DE68921088T2 - Integrierte Halbleiterschaltung. - Google Patents
Integrierte Halbleiterschaltung.Info
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Description
- Die vorliegende Erfindung betrifft ein integriertes Halbleiterschaltungs-Bauelement, und insbesondere ein integriertes Halbleiterschaltungs-Bauelement, das eine Schaltung aufweist, die ein internes Taktsignal erzeugt, das zum Ausgeben von Daten an eine externe Schaltung durch einen Ausgangspuffer verwendet wird.
- Im allgemeinen werden Daten, die in einem großintegrierten Schaltungsbauelement (nachfolgend einfach als LSI-Bauelement bezeichnet) wie z.B. einem Mikrocomputer erzeugt werden, an eine externe Schaltung durch einen eingebauten Ausgangspuffer ausgegeben, der von einem internen Taktsignal, das in dem LSI-Bauelement erzeugt wird, gesteuert wird.
- Die meisten LSI-Bauelemente, wie z.B. Direktspeicher-Zugriffscontroller, haben einen internen Taktgenerator, der interne Taktsignale aus einem externen Taktsignal erzeugt, das ihm von einem externen Bauelement zugeführt wird. Die erzeugten, internen Taktsignale werden dazu verwendet, das Betriebstiming in einer internen Logikschaltung und in Eingangs- und Ausgangspuffern zu bestimmen, die eine Schnittstelle mit externen Bauelementen bilden. Im allgemeinen erzeugen interne Taktgeneratoren zwei interne Taktsignale, die sich bezüglich des Timings nicht gegenseitig überlappen. EP A 0 145 357 und EP A 262 412 offenbaren interne Taktgeneratoren dieses Typs. Um die internen Taktsignale aus dem internen Taktsignal zu erzeugen, kann ein interner Taktgenerator ein Flip-Flop und eine Verzögerungsleitung enthalten. Die Genauigkeit des Timings des internen Taktsignals hangt von der Genauigkeit der Verzögerungsleitung ab.
- Im allgemeinen wird einer der erzeugten, internen Taktsignale zum Bestimmen des Betriebstimings eines Ausgangspuffers verwendet. Das Betriebstiming des Ausgangspuffers hängt deshalb von der Genauigkeit der Verzögerungsleitung ab, die in dem internen Taktgenerator bereitgestellt wird. Es wird darauf hingewiesen, das es sehr schwierig ist, eine stabilisierte Verzägerungsleitung derart auszubilden, daß immer ein festgelegter Verzögerungsbetrag eingehalten ist. Anders ausgedrückt weisen tatsachliche Verzägerungsleitungen Variationen der elektrischen Eigenschaften auf. Daraus folgt, daß der Betrieb des Ausgangspuffers, der von dem internen Taktsignal, das so erzeugt wird, angetrieben wird, instabil ist, und daß deshalb dessen Zuverlässigkeit nicht groß ist. Zudem ist es bei der oben erwähnten Struktur sehr schwierig, ausreichende Wechselstromcharakteristiken (nachfolgend einfach als AC-Charakteristiken bezeichnet) mit Bezug auf die Signalübertragungs-Charakteristiken und ähnliches zu erhalten.
- Es ist deshalb eine allgemeine Aufgabe der vorliegenden Erfindung, ein neues und nützliches, integriertes Halbleiterschaltungs-Bauelement bereit zustellen, bei dem die oben erwähnten Nachteile eliminiert sind.
- Eine spezifischere Aufgabe der vorliegenden Erfindung besteht darin, ein integriertes Halbleiterschaltungs-Bauelement bereitzustellen, das einen extrem stabilisierten Ausgangspuffer hat, indem ein internes Taktsignal durch einen verbesserten, internen Taktgenerator erzeugt wird.
- Gemäß Anspruch 1 werden die oben angegebenen Aufgaben der vorliegenden Erfindung durch ein integriertes Halbleiterschaltungs-Bauelement gelöst, das aufweist eine interne Logikeinrichtung zum Ausfuhren eines Logikbetriebs und zum Erzeugen eines Ausgangssignals auf der Basis des Logikbetriebs, eine Ausgangspuffereinrichtung, die mit der internen Logikeinrichtung verbunden ist, zum Ausgeben des Ausgangssignals durch einen Ausgangsanschluß in Synchronismus mit einem Taktsignal, eine erste Einrichtung zum Erzeugen eines ersten, internen Taktsignals, das in Synchronismus mit einer abfallenden Flanke eines externen Taktsignals abfällt, und zum Erzeugen eines zweiten internen Taktsignals, das in Synchronismus mit einer ansteigenden Flanke eines externen Taktsignals abfällt, wobei die interne Logikeinrichtung den Logikbetrieb in Synchronismus mit den ersten und zweiten, internen Taktsignalen ausführt, und eine zweite Einrichtung, die mit der ersten Einrichtung verbunden ist, zum Erzeugen eines dritten, internen Takts, der in Synchronismus mit der abfallenden Flanke des zweiten, internen Taktsignals ansteigt und der in Synchronismus mit der abfallenden Flanke des ersten, internen Takt signals abfällt, wobei das dritte, interne Taktsignal als Taktsignal der Ausgangspuffereinrichtung zugeführt wird.
- Die weiteren Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden, detaillierten Beschreibung ersichtlich, wenn sie in Verbindung mit den Zeichnungen gelesen wird.
- Figur 1 ist ein Schaltungsdiagramm eines herkömmlichen Ausgangspuffers, der in LST-Bauelementen verwendet wird;
- Figur 2 ist ein Schaltungsdiagramm eines herkömmlichen, internen Taktgenerators;
- Figur 3 ist eine Ansicht, die Wellenverlaufe eines ersten und zweiten internen Takts und des externen Takts illustriert;
- Figur 4 ist eine Ansicht, die Probleme illustriert, die in dem herkömmlichen Ausgangspuffer, der in der Figur 1 gezeigt wird, auftreten;
- Figur 5 ist ein Schaltungsdiagramm eines wesentlichen Teils einer bevorzugten Ausführungsform der vorliegenden Erfindung;
- Figur 6 ist eine Ansicht, die Wellenformen von Signalen illustriert, die in der Ausführungsform der Figur 5 beobachtet werden;
- Figur 7 ist ein schematisches Blockdiagramm, das die Gesamtstruktur der Ausführungsform illustriert;
- Figur 8 ist ein Schaltungsdiagrainm eines Teils eines Ausgangspufferblocks, der in Figur 7 gezeigt wird;
- Figur 9 ist eine Ansicht, die Wellenverläufe von Signalen illustriert, die in der Schaltung nach Figur 8 zu beobachten sind, und zwar verglichen mit Wellenverläufen von Signalen, die in der herkömmlichen Ausgangspufferschaltung zu beobachten sind, die durch ein internes Taktsignal gesteuert wird, das von der Schaltung der Figur 2 erzeugt wird;
- Figur 10 ist eine Variation der Konfiguration der Figur 8; und
- Figuren 11A bis 11C sind Ansichten, die weitere Variationen der Konfiguration nach Figur 8 illustrieren.
- Zuerst wird eine Beschreibung eines herkömmlichen Ausgangspuffers und eines herkömmlichen, internen Taktgenerators gegeben, um ein Verstehen der vorliegenden Erfindung zu erleichtern.
- Figur 1 illustriert eine Ausgangspufferschaltung BF, die auf einem Halbleiterchip 100 ausgebildet ist. Die Ausgangspufferschaltung BF enth< ein Flip-Flop 1, das mit einer internen Logikschaltung 105 verbunden ist und aus zwei UND-Gattern 1a, 1b und zwei NOR-Gattern 1c, 1d aufgebaut ist. Wenn ein Ausgangssetzsignal SSET an das Flip-Flop 1 angelegt wird, wird es mit einem Timing der ansteigenden Flanke eines ersten, internen Taktsignals φ&sub1; gesetzt (oder eines zweiten, internen Taktsignals φ&sub2;). Dann steuert das Flip-Flop 1 einen N-Kanal-Transistor 3b eines Ausgangspuffers 3 durch zwei Inverter 2b und 2c an, die in Serie verbunden sind. Dadurch wird ein Ausgangsanschluß PO auf ein niedriges Niveau (hier im nachfolgenden einfach als "L" oder "L"- Niveau bezeichnet) gesetzt.
- Andererseits, wenn ein Ausgangsrücksetzsignal SRST an das Flip-Flop 1 angelegt wird, wird es mit einem Timing der ansteigenden Flanke des ersten, internen Taktsignals φ&sub1; (oder des zweiten, internen Taktsignals φ&sub2;) zurückgesetzt. Dann steuert das Flip-Flop 1 einen P-Kanal-Transistor 3a des Ausgangspuffers 3 durch die Inverter 2b und 2c an. Dadurch wird der Ausgangsanschluß PO auf ein hohes Niveau (im nachfolgenden einfach als "H" oder "H"-Niveau bezeichnet) gesetzt.
- Auf diese Art und Weise werden die Ausgangssetz- und Rücksetzsignale SSET und SRST, die dem Flip-Flop 1 mit einem willkürlichen Timing oder einem vorgegebenen Timing zugeführt werden, mit dem ersten, internen Taktsignal φ&sub1; (oder dem zweiten, internen Taktsignal φ&sub2;) synchronisiert. Danach werden das Ausgangssetzsignal SSET und das Ausgangsrücksetzsignal SRST als Ausgangssignale durch den Ausgangsanschluß PO ausgegeben. Im Fall der Figur 1 werden das Ausgangssetzsignal SSET und das Ausgangsrücksetzsignal SRST mit dem gleichen Timing des ersten, internen Taktsignals φ&sub1; (oder φ&sub2;) gesteuert. In Alternative ist es möglich, das Ausgangssetzsignal SSET mit dem Timing des ersten internen Taktsignals φ&sub1; zu steuern und das Ausgangsrücksetzsignal SRST mit dem Timing des zweiten, internen Taktsignals φ&sub2; oder umgekehrt zu steuern.
- Figur 2 illustriert einen Generator für einen nichtüberlappenden, internen Takt (der nachfolgend als Generator für nichtüberlappenden Takt bezeichnet wird) 110. Ein externes Taktsignal EXCP wird an das NAND-Gatter 5 durch einen externen Eingangsanschluß PI angelegt, der äuf dem Halbleiterchip 100 ausgebildet ist. Das externe Taktsignal EXCP wird auch einem NAND-Gatter 7 durch einen Inverter 6 zugeführt. Ein Ausgangssignal des NAND- Gatters 5 wird als das zuvor erwähnte erste, interne Taktsignal φ &sub1; durch Inverter 8,9 und 10 erzeugt. Das Ausgangssignal des NAND- Gatters 5 wird auch einer ersten Verzögerungsschaltung 11 durch den Inverter 8 zugeführt. Die Verzögerungsschaltung 11 hat eine Funktion der Verzögerung des Ausgangssignals des Inverters 8 für eine vorgegebene Zeit Td1. Das Ausgangssignal der Verzögerungsschaltung 11 wird dem NAND-Gatter 7 zugeführt. Andererseits wird das Ausgangssignal des NAND-Gatters 7 als das zuvor erwähnte zweite Taktsignal φ&sub2; durch die Inverter 12, 13 und 14 gewonnen. Das Ausgangssignal des NAND-Gatters 7 wird auch einer zweiten Verzögerungsschaltung 15 durch den Inverter 12 zugeführt. Die zweite Verzögerungsschaltung 15 hat eine Funktion der Verzögerung des Ausgangssignals des Inverters 12 um eine vorgegebene Zeit Td2. Das Ausgangssignal der zweiten Verzögerungsschaltung 15 wird einem NAND-Gatter 5 zugeführt.
- Bei der Struktur der Figur 3 wird der Anstieg (a) des ersten, internen Taktsignals φ&sub1; um die Zeit Td2 gegenüber dem Anstieg (b) des externen Taktsignals EXCP verzögert, und der Abfall (c) des ersten, internen Taktsignals φ&sub1; ist mit dem Abfall (d) des externen Taktsignals EXCP synchronisiert. Andererseits wird der Anstieg (e) des zweiten, internen Taktsignals φ&sub2; um die Zeit Tdl gegenüber dem Abfall (d) des externen Taktsignals EXCP verzögert, und der Abfall (f) des zweiten, internen Taktsignals φ&sub2; ist mit dem Anstieg (b') des externen Taktsignals EXCP synchronisiert. In der obenstehenden Beschreibung werden Verzögerungen, die von den NAND-Gattern 5 und 7 und den Invertern 8 bis 10 und 12 bis 14 stammen, aus Vereinfachungsgründen nicht behandelt. Es wird ein nicht-überlappendes Intervall zwischen den ersten und zweiten internen Takten φ&sub1; und φ&sub2; aufgrund des Vorhandenseins der Verzögerungen Td1 und Td2 ausgebildet.
- Die Genauigkeit der Bestimmung des Ausgangssignals (entsprechend dem Ausgangssetzsignal SSET) hängt jedoch von der Genauigkeit der Verzögerüngszeit Td1 oder Td2 ab, da die Ausgangspufferschaltung mit den ersten und zweiten, internen Taktsignalen φ&sub1; oder φ&sub2; synchronisiert ist, die unter Verwendung der Verzögerungsschaltungen 11 und 15 erzeugt werden. Das Obenstehende verhindert eine Verbesserung der Wechselstromcharakteristiken, insbesondere der Signalübertragungcharakteristiken. Zudem ist es nicht einfach, ein System in dem Fall auszulegen, bei dem die Wechselstromcharakteristiken, die auf der Basis des externen Takts bestimmt werden, der Bauelemente verschlechtert sind.
- Das Obenstehende wird weiter mit Bezug auf die Figur 4 beschrieben. Gemäß der Figur 4 wird das Ausgangssignal, das von der internen Logikschaltung 105 zugeführt wird, mit dem ersten, internen Taktsignal φ&sub1; (oder φ&sub2;) synchronisiert, und wird durch den externen Anschluß PO mit der vorgegebenen Verzögerungszeit in Abhängigkeit von den Übertragungscharakteristiken der Inverter 2b, 2c und dem Ausgangspuffer 3 ausgegeben. Der Anstieg des ersten, internen Taktsignals φ&sub1; wird um die Verzögerungszeit Td2 gegenüber dem Anstieg des externen Taktsignals EXCP (siehe Figur 3) verzögert. Wenn ein Fehler in den Charakteristiken der zweiten Verzögerungsschaltung 15 existiert und wenn die Verzögerungszeit Td2 weiter durch eine vorgegebene Zeit Ta verzögert wird, schwingt (wird) deshalb das Ausgangssignal mit einer weiteren Verzögerung aufgrund dieser Zeit Ta ein (bestimmt). Im Ergebnis werden die Wechselstromcharakteristiken der Ausgangspufferschaltung durch die Zeit Ta verschlechtert. Es ist denkbar, das externe Taktsignal EXCP anstelle der ersten und zweiten internen Taktsignale φ&sub1; und φ&sub2; direkt zu verwenden. Da das Ausgangssetzsignal SSET und das Ausgangsrücksetzsignal SRST unter Verwendung der ersten und zweiten, internen Taktsignale φ&sub1; und φ&sub2; erzeugt werden, tritt jedoch die Differenz zwischen dem externen Taktsignal EXCP und den internen Taktsignalen φ&sub1; und φ&sub2; auf. Zudem werden, da die nicht-überlappende Dauer ansteigt, die Wechselstromcharakteristiken verschlechtert. Des weiteren besteht die Möglichkeit, daß das nächste, interne Taktsignal einer Logikschaltung (nicht gezeigt) zugeführt wird, die zum Erzeugen des Ausgangssetzsignals SSET und des Ausgangsrücksetzsignals SRST verwendet wird, wenn Bedingungen bei der Bestimmung der Signale SSET und SRST noch nicht aufgrund eines Versatzes, der aus der Anzahl von Logikelementen resultiert, die die Logikschaltung bilden, bestimmt worden sind. Zu dieser Zeit tritt, wenn das externe Taktsignal der Ausgangspufferschaltung zugeführt wird, ein Fehler im Betrieb auf. Deshalb ist die direkte Verwendung des externen Taktsignals bezüglich der Zuverlässigkeit der Ausgangspufferschaltung nicht geeignet.
- Die vorliegende Erfindung hat das Ziel, die oben erwähnten Nachteile des Stands der Technik zu überwinden.
- Eine Beschreibung einer bevorzugten Ausführungsform der vorliegenden Erfindung wird mit Bezug auf Figur 5 gegeben. Figur 5 illustriert einen Generator 20 für einen dritten, internen Takt (nachfolgend einfach als Drittakt-Generator bezeichnet), der ein drittes, internes Taktsignal φF aus den zuvor erwähnten ersten und zweiten internen Taktsignalen φ&sub1; und φ&sub2; erzeugt. Der Drittakt-Generator 20 enthält Inverter 21, 22 und 23, einen P-Kanal MOS-Transistor (nachfolgend einfach als PMOS-Transistor bezeichnet) Mp einen N-Kanal-MOS-Transistor (nachfolgend einfach als NMOS-Transistor bezeichnet) Mn, ein ODER-Gatter 24 und ein NAND- Gatter 25. Der Inverter 21 invertiert das erste Taktsignal φ&sub1; und erzeugt hierdurch ein invertiertes, erstes Taktsignal . Der PMOS-Transistor Mp leitet innerhalb eines "L"-Niveaus des invertierten, ersten Taktsignals (entsprechend einem "H" -Niveau-Intervall des ersten Taktsignals φ&sub1;). Zwei in Serie verbundene Inverter 22 und 23 invertieren das zweite, interne Taktsignal φ&sub2; zweimal und erzeugen ein Taktsignal φ&sub2;'. Der NMOS-Transistor Mn leitet während eines "H"-Niveau-Intervalls des Taktsignals φ&sub2;' (entsprechend einem "H" -Niveau-Intervall des zweiten, internen Taktsignals φ&sub2;) Die Drains der PMOS- und NMOS-Transistoren Mp und Mn sind mit dem ODER-Gatter 24 verbunden, dem das zweite, interne Taktsignal φ&sub2; zugeführt wird. Die Source des PMOS-Transistors ist mit der positiven Energiequelle VDD verbunden und die Source des NMOS-Transistors Mn ist mit einer negativen Energiequelle VSS verbunden. Das Gatter des PMOS-Transistors Mp ist mit dem NAND-Gatter 25 verbunden. Das auch mit dem Ausgang des ODER- Gatters 24 verbunden ist. Ein zusammengesetztes Gatter 26 ist durch das ODER-Gatter 24 und das NAND-Gatter 25 aufgebaut.
- Der PMOS-Transistor Mp lädt eine kapazitive Last CL auf eine Spannung gleich VDD-VTH,P, wobei VTH,P eine Schwellenspannung des PMOS-Transistors Mp ist, und zwar nur dann, wenn der PMOS-Transistor Mp leitet. Andererseits wird nur dann, wenn der NMOS-Transistor Mn leitet, die kapazitive Last CL auf fast die Spannung VSS entladen. Die kapazitive Last CL ist eine pure kapazitive Last, wie z.B. die Eingangsgatter-Kapazität, die Streukapazität und die parasitäre Kapazität, die mit dem ODER-Gatter 24 gekoppelt ist. Das zusammengesetzte Gatter 26 gibt ein drittes, internes Taktsignal φF aus, wenn = "H" ist und wenn φ&sub2; = "H" ist oder VCL "H" ist, wobei VCL das Potential der kapazitiven Last CL ist.
- Eine Beschreibung des Betriebs der Schaltung nach Figur 5 wird mit Bezug auf die Figur 6 gegeben. In der nachfolgenden Beschreibung wird davon ausgegangen, daß eine Verzögerungszeit, die in jedem der Gatter auftritt, aus Vereinfachungsgründen gleich Null ist.
- Zum Zeitpunkt t&sub0; ist das erste, interne Taktsignal φ&sub1; gleich "L" und das zweite, interne Taktsignal φ&sub2; ist "H".
- Zu dieser Zeit ist deshalb der FMOS Mp auf AUS und der NMOS- Transistor ist auf EIN. Die kapazitive Last CL wird dadurch im Entladezustand gehalten und somit ist VCL = VSS (d.h. VCL = "L"). Zu dieser Zeit wird dem zusammengesetzten Gatter 26 das invertierte, erste Taktsignal φ&sub1;, das auf "H" gehalten ist, und das zweite, interne Taktsignal φ&sub2;, das auf "H" gehalten ist, zugeführt. Das zusammengesetzte Gatter 26 gibt das dritte, interne Taktsignal φF deshalb gehalten auf "L" aus.
- Zum Zeitpunkt t&sub1; wird das zweite, interne Taktsignal φ&sub2; von "H" auf "L" geschaltet. Dem zusammengesetzten Gatter 26 wird das invertierte, erste Taktsignal , das auf "H" gehalten ist, das Potentialsignal VCL, das auf "L" gehalten ist, und das zweite, interne Taktsignal φ&sub2;, das auf "L" geschaltet ist, zugeführt. Das dritte, interne Taktsigftal φF, das aus dem zusammengesetzten Gatter 26 abgeleitet wird, wird deshalb von "L" auf "H" geschaltet. D.h., daß die ansteigende Flanke des dritten, internen Taktsignals φF mit der abfallenden Flanke ("H" auf "L") des zweiten, internen Taktsignals φ&sub2; synchronisiert ist. Wie zuvor beschrieben wurde werden die abfallenden Flanken des zweiten, internen Takt signals φ&sub2; in Synchronismus mit den ansteigenden Flanken des externen Taktsignals EXCP erzeugt, ohne daß die ansteigenden Flanken der ersten und zweiten, internen Taktsignale φ&sub1; und φ&sub2; verwendet werden. Zudem wird keine spezielle Verzögerungsschaltung zum Erzeugen des dritten, internen Taktsignals φF verwendet. Aus diesen Gründen ist es möglich, die ansteigenden Flanken des dritten, internen Taktsignals φF, die in Synchronismus mit den abfallenden Flanken des zweiten, internen Taktsignals φ&sub2; auftreten, mit hoher Genauigkeit zu erhalten.
- Bei einem Intervall zwischen den Zeitpunkten t&sub1; und t&sub2;, und zwar während einer Zeit, während der φ&sub1; = "L" und φ&sub2; = "L" ist, sind der PMOS-Transistor Mp und der NMOS-Transistor Mn auf AUS. Dem zusammengesetzten Gatter 26 wird deshalb das invertierte, erste Taktsignal , das auf "H" gehalten ist, das Potentialsignal VCL, das auf "L" gehalten ist, und das zweite, interne Taktsignal φ&sub2;, das auf "L" gehalten ist, zugeführt. Im Ergebnis gibt das zusammengesetzte Gatter 26 das dritte, interne Taktsignal, das auf "H" gehalten ist, aus. Wenn das erste, interne Taktsignal φ&sub1; von "L" auf "H" zum Zeitpunkt t&sub2; geändert wird, wird das invertierte, erste Taktsignal von H auf "L" geschaltet. Dem PMOS-Transistor Mp wird damit ermöglicht zu leiten. Die kapazitive Last CL wird auf ungefähr das Potential VDD derart aufgeladen, daß VCL = "H" ist. Zu dieser Zeit wird das invertierte, erste Taktsignal φ &sub1;, das auf "L" gehalten ist, an das zusammengesetzte Gatter 26 angelegt, das somit das dritte, interne Taktsignal "H" hält.
- Bei einem Intervall zwischen t&sub2; und t&sub3; wird das dritte, interne Taktsignal φF auf "H" gehalten, da das invertierte, erste Taktsignal "L" beträgt.
- Bei dem Zeitpunkt t&sub3; wird das erste, interne Taktsignal φ&sub1; von "H" auf "L" geschaltet, und dadurch wird der PMOS-Transistor Mp auf AUS geschaltet. Zu dieser Zeit ist, da φ&sub2; = "L" ist, der NMOS-Transistor Mn auf AUS und das Potential VCL ist auf "H"-Niveau gehalten. Dem zusammengesetzten Gatter 26 wird dann das invertierte, erste Taktsignal , das auf "H" gehalten ist, und das Potential VCL, das auf "H" gehalten ist, zugeführt. Das dritte, interne Taktsignal φF wird deshalb von "H" auf "L" geschaltet. D.h., daß die abfallende Flanke des dritten Taktsignals φF mit der abfallenden Flanke des ersten, internen Taktsignals φ&sub1; synchronisiert ist. Es wird darauf hingewiesen, daß die abfallenden Flanken des ersten, internen Taktsignals φ&sub1; in Synchronismus mit den abfallenden Flanken des externen Taktsignals EXCP erzeugt werden, ohne daß die ansteigenden Flanken der ersten und zweiten, internen Taktsignale φ&sub1; und φ&sub2; verwendet werden, und daß keine spezifische Verzögerungsschaltung zum Erzeugen des dritten, internen Taktsignals φF verwendet wird. Die abfallenden Flanken des dritten, internen Taktsignals φF hängen deshalb von der Genauigkeit des externen Taktsignals EXCP ab. Es ist deshalb möglich, die fallende Flanke des dritten, internen Taktsignals φF, das in Synchronismus mit den abfallenden Flanken des ersten, internen Taktsignals φ&sub1; auftritt, zu erhalten.
- Bei einem Intervall zwischen t&sub3; und t&sub4; wird das zweite, interne Taktsignal φ&sub2; auf einem "L"-Niveau gehalten. Der NMOS-Transistor Mn ist deshalb auf AUS. Das Potential VCL der kapazitiven Last wird bei einem "H" -Niveau deshalb aufrecht erhalten. Während der Zeit zwischen t&sub3; und t&sub4; wird, da φ&sub1; "H" ist, das dritte, interne Taktsignal oF auf "L" gehalten.
- Bei einem Intervall zwischen der Zeit t&sub4; und t&sub0;' wird das zweite, interne Taktsignal φ&sub2; von "L" auf "H" geschaltet. In Antwort auf diese Niveau-Änderung wird der NMOS-Transistor Mn auf EIN geschaltet und deshalb wird das Potential VCL der kapazitiven Last CL auf "L" geschaltet. Das zweite, interne Taktsignal φ&sub2;, das auf "H" gehalten ist, wird jedoch dem zusammengesetzten Gatter 26 zugeführt. Das dritte, interne Taktsignal φF wird deshalb auf "L" beibehalten. Dann wird der zuvor erwähnte Betrieb, der zwischen der Zeit t&sub1; und der Zeit t&sub4; ausgeführt wird, wiederholt ausgeführt.
- In dieser Art und Weise wird das dritte, interne Taktsignal φF gemäß der zuvor beschriebenen Ausführungsform erneut aus den ersten und zweiten, internen Taktsignalen φ&sub1; und φ&sub2;' erzeugt, die als Timingsignale in einer internen Logikschaltung verwendet werden. Insbesondere die ansteigenden und abfallenden Flanken des dritten, internen Takts φF werden auf der Basis der abfallenden Flanken des externen Taktsignals EXCP erzeugt. Im Ergebnis hängt die Genauigkeit des dritten, internen Taktsignals φF von der Genauigkeit des externen Taktsignals EXCP ab. Der dritte Takt φF wird kaum durch die Ungleichmäßigkeit der Charakteristiken der Bauelemente beeinträchtigt, die zu der Zeit der Herstellung der LSI-Bauelemente auftritt, da der dritte Takt φF durch den Abfall des Takts φ&sub1;' und φ&sub2; bestimmt wird.
- Figur 7 ist ein Blockdiagramm eines LSI-Bauelements, in dem der Drittakt-Generator 20 der Figur 5 ausgebildet ist. Gemäß Figur 7 sind auf dem Halbleiterchip 100 die interne Logikschaltung 105, ein Ausgangspufferblock 120, der zumindest eine Ausgangspufferschaltung BF enthält, wie in der Figur 1 gezeigt wird, der Generator 110 für nicht-überlappenden Takt und der Drittakt-Generator 20 ausgebildet. In der Figur 7 sind der Ausgangspufferblock 120 und der Drittakt-Generator 20 getrennt dargestellt. Es ist jedoch auch möglich, den Drittakt-Generator 20 als einen Bestandteil des Ausgangspufferblocks 120 auszubilden.
- Figur 8 illustriert einen Teil des Ausgangspufferblocks 120 zusammen mit der internen Logikschaltung 105 und dem Drittakt-Generator 120. In der Figur 8 sind jenen Teilen, die die gleichen sind, wie in der Figur 1, auch die gleichen Bezugszeichen gegeben. Figur 9 ist ein Timingdiagramm, das den Betrieb der Schaltung, die in Figur 8 gezeigt wird, illustriert, und das den Betrieb des herkömmlichen Ausgangspuffers, der durch das interne Taktsignal φ&sub1; (oder φ&sub2;) gesteuert wird, für den Zweck des Vergleichs mit der vorliegenden Ausführungsform illustriert. Die Signale, die durch (I) angegeben sind, gezeigt in Figur 9, beziehen sich auf die vorliegende Ausführungsform, und die Signale, die durch (II) angegeben sind, beziehen sich auf den Stand der Technik. Beim Betrieb wird nun davon ausgegancen, daß die Bedingungen zum Erzeugen des Ausgangssetzsignals SSET in einem "H" -Niveau-Intervall des zweiten, internen Taktsignals φ&sub2; (angegeben durch das Bezugszeichen (p)) bestimmt sind. Beztglich der Wechselstromcharakteristiken ist es erwünscht, daß das Ausgangssignal, das durch den externen Anschluß PO gewonnen wird, bestimmt wird, und zwar unmittelbar nachdem die oben erwähnten Bedingungen für das Ausgangssetzsignal SSET bestimmt wurden. Wenn wie im Fall des Stands der Technik die Ausgangspufferschaltung BF in einem "H"-Niveau-Intervall (o) des ersten, internen Taktsignal φ&sub1; gesteuert wird, das dem Intervall (p) des zweiten, internen Taktsignals φ&sub2; nachfolgt, wird das Ausgangssignal nach einer Zeit TA von der Zeit aus, wenn die oben erwähnten Bedingungen bestimmt wurden, bestimmt. Das liegt daran, daß ein nicht-überlappendes Intervall TA zwischen den ersten und zweiten, internen Taktsignalen φ&sub1; und φ&sub2; besteht. Im Intervall TA sind das erste, interne Taktsignal φ&sub1; und das zweite, interne Taktsignal φ&sub2; auf "L"-Niveau gehalten. Das Obenstehende verschlechtert die Wechselstromcharakteristiken der Ausgangspufferschaltung BF. Zudem ist sie, da die ansteigende Flanke des ersten Taktsignals φ&sub1; von der Verzögerungsschaltung abhängt, einer Beeinträchtigung durch Variationen in den Charakteristiken der Verzögerungsschaltung ausgesetzt. Wenn die Verzögerung durch die Zeit Ta erhöht wird, wird das Ausgangssignal mit einem Timing TA + Ta bestimmt. Dies führt zu einer weiteren Verschlechterung der Wechselstromcharakteristiken, insbesondere der Signalübertragungscharakteristiken.
- Andererseits wird in dem Fall, wo die Ausgangspufferschaltung BF durch das dritte Taktsignal φF gesteuert wird, das Ausgangssignal unmittelbar danach bestimmt, nachdem die zuvor erwähnten Bedingungen bestimmt wurden. Die Wechselstromcharakteristiken, die durch die vorliegende Erfindung erhalten werden, können deshalb durch die Zeit TA in dem Fall verbessert werden, bei dem keine Verzögerung in dem ersten, internen Taktsignal φ&sub1; auftritt. Auch, wenn das erste, interne Taktsignal φ&sub1; etwas verzögert ist, können die Wechselstromcharakteristiken durch Ta + TA verbessert werden. D.h., daß das Ausgangssignal unmittelbar danach bestimmt wird, nachdem die Bedingungen zum Erzeugen des Ausgangssetzsignals SSET in dem Intervall (p) des zweiten, internen Taktsignals φ&sub2; bestimmt wurden. Im Ergebnis wird es möglich, die Wechselstromcharakteristiken der Ausgangspufferschaltung BF erheblich zu verbessern.
- Tatsächlich sind eine Vielzahl von Ausgangspufferschaltungen BF in dem Ausgangspufferblock 120 ausgebildet. In diesem Fall kann der Drittakt-Generator 20 für jede vorgegebene Anzahl von Ausgangspufferschaltungen BF1 bis BFn, wie in der Figur 10 gezeigt wird, vorgesehen sein. Deshalb sind m x n Ausgangspufferschaltungen vorgesehen, wobei m Drittakt-Generatoren vorgesehen sind.
- Die Figuren 11A bis 11C illustrieren Variationen der Ausführungstorm der Figur 8. In einer Variation der Figur 11A wird das Drittaktsignal φF dem Flip-Flop 1 durch einen Inverter INV1 zugeführt. In einer Variation der Figur 11B wi:d das dritte Taktsignal φF direkt dem UND-Gatter 1b des Flip-Flops 1 und dem UND- Gatter 1a davon durch einen Inverter INV2 zugeführt. In einer Variation der Figur 11C wird das Drittaktsignal φF direkt dem ODER- Gatter 1a des Flip-Flop 1 und dem UND-Gatter 1b davon durch einen Inverter INV3 zugeführt.
Claims (14)
1. Integriertes Halbieiterschaltungs-Baueiernent, das eine
interne Logikeinrichtung (105) zum Ausführen eines Logikbetriebs
und zum Erzeugen eines Ausgangssignals auf der Basis des
Logikbetriebs, und eine Ausgangspuffereinrichtung (BF,120) aufweist, die
mit der internen Logikeinrichtung verbunden ist, zum Ausgeben des
Ausgangssignals durch einen Ausgangsanschluß (PO) in
Synchronismus mit einem Taktsignal, wobei das integrierte
Halbleiterschaltungs-Bauelement des weiteren eine erste Einrichtung (110) zum
Erzeugen eines ersten, internen Taktsignals (φ&sub1;), das in
Synchronismus mit einer abfallenden Flanke eines externen Taktsignals
(EXCP) abfällt, und zum Erzeugen eines zweiten, internen
Taktsignals (φ2) aufweist, das in Synchronismus mit der ansteigenden
Flanke des externen Taktsignals (EXCP) abfällt, wobei die interne
Logikeinrichtung den Logikbetrieb in Synchronismus mit den ersten
und zweiten, internen Taktsignalen ausführt, und gekennzeichnet
ist durch eine zweite Einrichtung (20), die mit der ersten
Einrichtung verbunden ist, zum Erzeugen eines dritten, internen
Takts (φF), der in Synchronismus mit der abfallenden Flanke des
zweiten, internen Taktsignals (φ&sub2;) ansteigt und der in
Synchronismus mit der abfallenden Flanke des ersten, internen
Taktsignals (φ&sub1;) abfällt, wobei das dritte, interne Taktsignal (φF) als
das Taktsignal der Ausgangspuffereinrichtung zugeführt wird.
2. Integriertes Halbieiterschaltungs-Baueiernent, wie in
Anspruch 1 beansprucht, dadurch gekennzeichnet, daß die zweite
Einrichtung (20) aufweist eine Invertereinrichtung (21) zum
Invertieren des ersten, internen Taktsignals, um ein invertiertes,
erstes Taktsignal ( ) zu erzeugen, eine Transistoreinrichtung
(Mp,Mn), die erste und zweite Eingangsanschlüsse und einen
Ausgangsanschluß hat, zum Erzeugen eines Potentialsignais (VCL)
durch den Ausgangsanschluß auf der Basis dem invertierten,
ersten, internen Taktsignals ( ), das dem ersten Eingangsanschluß
zugeführt wird, und des zweiten, internen Taktsignal (φ&sub2;),
das
dem zweiten Eingangsanschluß zugeführt wird, und eine
Gattereinrichtung (26) zum Erzeugen des dritten, internen Taktsignals (φ&sub2;)
auf der Basis des invertierten, ersten Taktsignals, des
Ausgangssignals, das von der Transistoreinrichtung aus zugeführt wird,
und des zweiten, internen Taktsignals.
3. Integriertes Halbleiterschaltungs-Bauelement, wie in
Anspruch 2 beansprucht, dadurch gekennzeichnet, daß die
Transistoreinrichtung aufweist einen
P-Kanal-Metall-Oxid-Halbleiter(P-Kanal-MOS)-Transistor (Mp), der ein Drain, eine Source und ein Gate
hat, und einen N-Kanal-Metall-Oxid-Halbleiter
(N-Kanal-MOS)-Transistor (Mn), der ein Drain, eine Source und ein Gate hat, daß den
Gates des P-Kanal-MOS-Transistors und des N-Kanal-MOS-Transistors
das invertierte, erste, interne Taktsignal ( ) bzw. das zweite,
interne Taktsignal (φ&sub2;) zugeführt wird, daß die Drains des
P-Kanal-MOS-Transistors und des N-Kanal-MOS-Transistors und das Gate
des P-Kanal-MOS-Transistors mit der Gattereinrichtung (26)
verbunden sind und daß die Source des P-Kanal-MOS-Transistors mit
einer positiven Energieguelle (VDD) verbunden ist und daß die
Source des N-Kanal-MOS-Transistors mit einer negativen
Energiequelle (VSS) verbunden ist.
4. Integriertes Halbleiterschaltungs-Bauelement, wie in
Anspruch 3 beansprucht, dadurch gekennzeichnet, daß die
Gattereinrichtung (26) ein ODER-Gatter (24) aufweist, das erste und zweite
Eingangsanschlüsse und einen Ausgangsanschluß hat, und ein NAND-
Gatter (25) aufweist, das erste und zweite Eingangsanschlüsse und
einen Ausgangsanschluß hat, daß die Drains des P-Kanal-MOS-
Transistors und des N-Kanal-MOS-Transistors (Mp,Mn) mit dem
ersten Eingangsanschluß des ODER-Gatters verbunden sind und daß dem
zweiten Eingangsanschluß davon das zweite interne Taktsignal (φ&sub2;)
zugeführt wird, wobei der Ausgangsanschluß bes ODER-Gatters mit
dem zweiten Eingangsanschluß des NAND-Gatters verbunden ist, und
daß der erste Eingangsanschluß des NAND-Gatters mit dem Gate des
P-Kanal-MOS-Transistors verbunden ist und daß das NAND-Gatter das
dritte, interne Taktsignal (φF) durch seinen Ausgangsanschluß
ausgibt.
5. Integriertes Halbleiterschaltungs-3auelement, wie in
irgendeinem der Ansprüche 2 bis 4 beansprucht, dadurch
gekennzeichnet, daß die zweite Einrichtung in Serie verbundene Inverter
(22,23) aufweist, die mit dem zweiten Eingangsanschluß der
Transistoreinrichtung (20) verbunden sind, und daß das zweite,
interne Taktsignal (φ&sub2;) der Transistoreinrichtung durch die in Serie
verbundenen Inverter zugeführt wird.
6. Integriertes Halbleiterschaltungs-Bauelement, wie in
einem der Ansprüche 1 bis 5 beansprucht, dadurch gekennzeichnet,
daß die Ausgangspuffereinrichtung (BF,120) eine Vielzahl von
Ausgangspufferschaltungen (BF1-BFn) aufweist, die mit der internen
Logikeinrichtung (105) verbunden sind, und daß die zweite
Einrichtung (20) jeder der Ausgangspufferschaltungen das dritte,
interne Taktsignal (φF) zuführt.
7. Integriertes Halbleiterschaltungs-Bauelement, wie in
einem der Ansprüche 1 bis 6 beansprucht, dadurch gekennzeichnet,
daß das dritte, interne Taktsignal (φF) direkt der
Ausgangspuffereinrichtung (BF,120) zugeführt wird.
8. Integriertes Halbleiterschaltungs-Bauelement, wie in
einem der Ansprüche 1 bis 7 beansprucht, dadurch gekennzeichnet,
daß es weiterhin einen Inverter (INV1,INV2,INV3) aufweist, der
mit der zweiten Einrichtung (20) verbunden ist, dadurch
gekennzeichnet, daß das dritte, interne Taktsignal (φF) der
Ausgangspuffereinrichtung (BF,120) durch den Inverter zugeführt wird.
9. Integriertes Halbleiterschaltungs-Bauelement, wie in
einem der Ansprüche 1 bis 8 beansprucht, dadurch gekennzeichnet,
daß die erste Einrichtung ein Flip-Flop (1), das einen
Setzanschluß, einen Rücksetzanschluß, erste und zweite Taktanschlüsse
zum Steuern eines Zustands des Flip-Flops und einen
Ausgangsanschluß hat, und einen Puffer (2b,2c) aufweist, der einen
Eingangsanschluß, der mit dem Ausgangsanschluß des Flip-Flops
gekoppelt ist, und einen Ausgangsanschluß hat, der mit einem externen
Anschluß verbunden ist, durch den das Ausgangssignal ausgegeben
wird, und daß dem Setzanschluß und dem Rücksetzanschluß des
Flip-Flops ein Setzsignal bzw. ein Rücksetzsignal (SSET',SRST)
zugeführt wird und daß den ersten und zweiten Taktanschlüssen des
Flip-Flops das dritte Taktsignal (φF) zugeführt wird.
10. Integriertes Halbieiterschaltungs-Baueiernent, wie in
Anspruch 9 beansprucht, dadurch gekennzeichnet, daß es weiterhin
einen Inverter (INV1) aufweist, der mit der zweiten Einrichtung
(20) verbunden ist, dadurch gekennzeichnet, daß das dritte
interne Taktsignal (φF), daß von der zweiten Einrichtung abgeleitet
wird, dem ersten Taktanschiuß und dem zweiten Taktanschluß des
Flip-Flops (1) zugeführt wird.
11. Integriertes Halbieiterschaltungs-Bauelement, wie in
Anspruch 9 beansprucht, dadurch gekennzeichnet, daß es weiterhin
einen Inverter (INV2,INV3) aufweist, der mit der zweiten
Einrichtung verbundeh ist, dadurch gekennzeichnet, daß das dritte,
interne Taktsignal (φF), das von der zweiten Einrichtung abgeleitet
wird, direkt dem ersten Eingangsanschluß des Flip-Flops (1) und
2sdem zweiten Eingangsanschluß des Flip-Flops durch den Inverter
(INV2,INV3) zugeführt wird.
12. Integriertes Halbleiterschaltungs-Bauelement, wie in
einem der Ansprüche 1 bis 11 beansprucht, dadurch gekennzeichnet,
30daß das erste, interne Taktsignal und das zweite, interne
Taktsignal (φ&sub1;,φ&sub2;) sich bezüglich des Timings nicht gegenseitig
überlappen.
13. Integriertes Halbleiterschaltungs-Bauelement, wie in
einem der Ansprüche 1 bis 12 beansprucht, dadurch gekennzeichnet,
daß die zweite Einrichtung (20) als ein Teil der
Ausgangspuffereinrichtung (BF,120) aufgebaut ist.
14. Integriertes Halbieiterschaltungs-Baueiernent, wie in
einem der Ansprüche 2 bis 13 beansprucht, dadurch gekennzeichnet,
daß die Transistoreinrichtung (Mp,Mn) eine kapazitive Last (CL),
die mit dem Ausgangsanschluß der Transistoreinrichtung verbunden
ist, bis zu einer vorgegebenen Spannung vorauflädt und die
kapazitive Last auf eine zweite vorgegebene Spannung entlädt.
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