JP2606100B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に動作電圧が変化しても誤動作を防止できる誤動作防
止回路に関する。
特に動作電圧が変化しても誤動作を防止できる誤動作防
止回路に関する。
【０００２】
【従来の技術】図５は、マイクロコンピュータを搭載し
た集積回路のリセット回路の従来例の回路図、図６は電
源電圧の変化を示すグラフである。
た集積回路のリセット回路の従来例の回路図、図６は電
源電圧の変化を示すグラフである。
【０００３】電源２１が投入され電圧がＮチャンネルト
ランジスタ２２のスレショルドレベルを越えると、Ｎチ
ャンネルトランジスタ２２のドレインをグランドレベル
に引き下げる。Ｐチャンネルトランジスタ２３のゲート
はＰチャンネルトランジスタ２３のドレインに接続さ
れ、かつＮチャンネルトランジスタ２２のドレインとも
接続されているため、電源２１がＮチャンネルトランジ
スタ２２のスレショルドレベルを越える電圧にＰチャン
ネルトランジスタ２３のスレショルドレベル電圧を加え
た電圧になると、Ｐチャンネルトランジスタ２３も導通
状態になりドレイン側を引き上げようとする。この後、
電源２１が上昇していくとＰチャンネルトランジスタ２
３とＮチャンネルトランジスタ２２の導通抵抗の比でド
レインの電圧が上昇していく。このドレイン電圧が次段
のインバータ２４の論理スレショルドレベルを越える
と、インバータ２４の出力がグランドレベルになる。つ
まり、インバータ２４の出力は電源２１がＮチャンネル
及びＰチャンネルのトランジスタ２２，２３のスレショ
ルドレベルの和の電圧を越えてから前段のドレイン電圧
がインバータ２４の論理スレショルドレベルを越えるま
では電源レベルを出力している。また、電源降下時は前
記とまったく反対の動作となる。このため、このインバ
ータ２４の出力信号をリセット信号とすれば、簡易電圧
検出のリセット回路となる。
ランジスタ２２のスレショルドレベルを越えると、Ｎチ
ャンネルトランジスタ２２のドレインをグランドレベル
に引き下げる。Ｐチャンネルトランジスタ２３のゲート
はＰチャンネルトランジスタ２３のドレインに接続さ
れ、かつＮチャンネルトランジスタ２２のドレインとも
接続されているため、電源２１がＮチャンネルトランジ
スタ２２のスレショルドレベルを越える電圧にＰチャン
ネルトランジスタ２３のスレショルドレベル電圧を加え
た電圧になると、Ｐチャンネルトランジスタ２３も導通
状態になりドレイン側を引き上げようとする。この後、
電源２１が上昇していくとＰチャンネルトランジスタ２
３とＮチャンネルトランジスタ２２の導通抵抗の比でド
レインの電圧が上昇していく。このドレイン電圧が次段
のインバータ２４の論理スレショルドレベルを越える
と、インバータ２４の出力がグランドレベルになる。つ
まり、インバータ２４の出力は電源２１がＮチャンネル
及びＰチャンネルのトランジスタ２２，２３のスレショ
ルドレベルの和の電圧を越えてから前段のドレイン電圧
がインバータ２４の論理スレショルドレベルを越えるま
では電源レベルを出力している。また、電源降下時は前
記とまったく反対の動作となる。このため、このインバ
ータ２４の出力信号をリセット信号とすれば、簡易電圧
検出のリセット回路となる。
【０００４】また、他の従来例として、半導体基板上
に、内部回路素子部と、この内部回路素子部に対して駆
動クロック信号を供給するクロック発生回路と、半導体
基板上に対して設けられ外部の電源に対して接続される
電源端子と、この電源端子から電源電圧が供給され、こ
の電源電圧が上記の内部の回路素子部の安定動作を保証
する第１の下限基準電圧Ｖｓ以下となる状態を検出し
て、上記のクロック発生回路に対してクロック発生停止
信号を発生する第１の電源電圧検出回路と、上記電源端
子からの電源電圧が供給され、この電源電圧が上記内部
回路素子部の動作状態保持電圧Ｖｒより高く、その動作
状態保持を保証できる第２の下限基準電圧Ｖｒ以下とな
る状態を検出してリセット信号を発生する第２の電源電
圧検出回路と、上記リセット信号の発生に応じて上記内
部回路素子部を初期状態に設定する手段とを具備してな
ることを特徴とする１チップマイクロコントローラ（特
開昭６２−２２１８１６号）がある。図８は特開昭６２
−２２１８１６号に開示された１チップマイクロコンピ
ュータのブロック図、図９は図８中のインバータ３１、
第１、第２の電源電圧検出回路３２，３３、アンドゲー
ト３４の部分の詳細回路図である。
に、内部回路素子部と、この内部回路素子部に対して駆
動クロック信号を供給するクロック発生回路と、半導体
基板上に対して設けられ外部の電源に対して接続される
電源端子と、この電源端子から電源電圧が供給され、こ
の電源電圧が上記の内部の回路素子部の安定動作を保証
する第１の下限基準電圧Ｖｓ以下となる状態を検出し
て、上記のクロック発生回路に対してクロック発生停止
信号を発生する第１の電源電圧検出回路と、上記電源端
子からの電源電圧が供給され、この電源電圧が上記内部
回路素子部の動作状態保持電圧Ｖｒより高く、その動作
状態保持を保証できる第２の下限基準電圧Ｖｒ以下とな
る状態を検出してリセット信号を発生する第２の電源電
圧検出回路と、上記リセット信号の発生に応じて上記内
部回路素子部を初期状態に設定する手段とを具備してな
ることを特徴とする１チップマイクロコントローラ（特
開昭６２−２２１８１６号）がある。図８は特開昭６２
−２２１８１６号に開示された１チップマイクロコンピ
ュータのブロック図、図９は図８中のインバータ３１、
第１、第２の電源電圧検出回路３２，３３、アンドゲー
ト３４の部分の詳細回路図である。
【０００５】
【発明が解決しようとする課題】図５の従来回路は図７
の様に製造条件の特性依存がＣＰＵ動作電圧特性に比例
しているという利点がある。図７を説明すると、従来回
路の検出電圧レベルの温度特性が図７のグラフのＶＴＨ
ＨＰＯＣおよびＶＴＬＬＰＯＣの特性のようになり、負
の温度係数をもってしまう。ここで、“ＰＯＣ”はＰＯ
ＷＥＲ ＯＮ ＣＬＥＡＲ（電源投入時リセット）を意
味する。さらに、ここでいうＶＴＨＨおよびＶＴＬＬ
は、製造条件で決まる、トランジスタのスレショルドレ
ベル（以下ＶＴと略）の高めと低めを表しており、ＶＴ
が低いと検出電圧が低くなり、高いと高くなる。一方、
ＣＰＵの最低動作電圧は同グラフのＶＴＨＨＣＰＵとＶ
ＴＬＬＣＰＵの特性となり正の温度係数をもつ。このた
め、従来のリセット回路の電圧までＣＰＵの動作を保証
しようとすると、保証温度範囲（例えば−４０〜＋８５
℃）では、従来回路の検出レベルが低温状態になるとＣ
ＰＵ最低動作電圧レベルを遥かに上まわってしまう。い
くらＣＰＵの最低動作電圧が低くても、ＣＰＵは従来回
路の検出電圧を最低動作電圧として判断してしまうた
め、外見からＣＰＵの動作電圧は従来回路の検出電圧と
なる。このため、ＣＰＵの最低動作電圧は保証温度範囲
全体を考えると、従来回路の低温時の電圧をワースト状
態と考えこれをスペック化しなければならない。しか
し、これは本当のＣＰＵ最低動作電圧より高くなってし
まう。
の様に製造条件の特性依存がＣＰＵ動作電圧特性に比例
しているという利点がある。図７を説明すると、従来回
路の検出電圧レベルの温度特性が図７のグラフのＶＴＨ
ＨＰＯＣおよびＶＴＬＬＰＯＣの特性のようになり、負
の温度係数をもってしまう。ここで、“ＰＯＣ”はＰＯ
ＷＥＲ ＯＮ ＣＬＥＡＲ（電源投入時リセット）を意
味する。さらに、ここでいうＶＴＨＨおよびＶＴＬＬ
は、製造条件で決まる、トランジスタのスレショルドレ
ベル（以下ＶＴと略）の高めと低めを表しており、ＶＴ
が低いと検出電圧が低くなり、高いと高くなる。一方、
ＣＰＵの最低動作電圧は同グラフのＶＴＨＨＣＰＵとＶ
ＴＬＬＣＰＵの特性となり正の温度係数をもつ。このた
め、従来のリセット回路の電圧までＣＰＵの動作を保証
しようとすると、保証温度範囲（例えば−４０〜＋８５
℃）では、従来回路の検出レベルが低温状態になるとＣ
ＰＵ最低動作電圧レベルを遥かに上まわってしまう。い
くらＣＰＵの最低動作電圧が低くても、ＣＰＵは従来回
路の検出電圧を最低動作電圧として判断してしまうた
め、外見からＣＰＵの動作電圧は従来回路の検出電圧と
なる。このため、ＣＰＵの最低動作電圧は保証温度範囲
全体を考えると、従来回路の低温時の電圧をワースト状
態と考えこれをスペック化しなければならない。しか
し、これは本当のＣＰＵ最低動作電圧より高くなってし
まう。
【０００６】また、特開昭６２−２２１８１６号は、ま
ず図９中の抵抗Ｒ７，Ｒ８で基準電圧を発生している
が、抵抗のバラツキを抑えることが半導体基板上では難
しいと思われ、また、図１０に示すように、発振器の発
振電圧とマイクロコンピュータの動作電圧とには差があ
り、従来の回路検出電圧がＣＰＵ最低動作電圧を下回る
ことになり、ＣＰＵが誤動作後に従来回路の検出電圧が
検出できても正常に判断できないので、マイクロコンピ
ュータの暴走を検出することはできない。
ず図９中の抵抗Ｒ７，Ｒ８で基準電圧を発生している
が、抵抗のバラツキを抑えることが半導体基板上では難
しいと思われ、また、図１０に示すように、発振器の発
振電圧とマイクロコンピュータの動作電圧とには差があ
り、従来の回路検出電圧がＣＰＵ最低動作電圧を下回る
ことになり、ＣＰＵが誤動作後に従来回路の検出電圧が
検出できても正常に判断できないので、マイクロコンピ
ュータの暴走を検出することはできない。
【０００７】本発明の目的は、ＣＰＵの電源電圧の変動
及び温度変動による誤動作を検出しリセットをかけ、暴
走状態を回避する半導体集積回路を提供することにあ
る。
及び温度変動による誤動作を検出しリセットをかけ、暴
走状態を回避する半導体集積回路を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板上に、演算装置と、記憶装置と、前記演
算装置と記憶装置のデータ信号の各々の入出力時間に同
期したテスト信号を発生するテスト信号発生装置と、前
記テスト信号を入力とする少なくとも１つの入出力装置
と、前記入出力装置の出力信号を印加する、抵抗および
コンデンサで構成されるＬＰＦと、前記ＬＰＦの出力を
記憶する第１の記憶装置と、前記第１の記憶装置の出力
信号と、前記テスト信号を比較する比較装置と、前記比
較装置の出力を記憶する第２の記憶装置を有し、前記第
１および第２の記憶装置の記憶タイミングは各々異なる
が、前記テスト信号とは同期しており、前記入出力装置
の入力信号も前記テスト信号と同期しており、前記第２
の記憶装置の出力を前記半導体基板上の装置全体のリセ
ット信号としている。
は、半導体基板上に、演算装置と、記憶装置と、前記演
算装置と記憶装置のデータ信号の各々の入出力時間に同
期したテスト信号を発生するテスト信号発生装置と、前
記テスト信号を入力とする少なくとも１つの入出力装置
と、前記入出力装置の出力信号を印加する、抵抗および
コンデンサで構成されるＬＰＦと、前記ＬＰＦの出力を
記憶する第１の記憶装置と、前記第１の記憶装置の出力
信号と、前記テスト信号を比較する比較装置と、前記比
較装置の出力を記憶する第２の記憶装置を有し、前記第
１および第２の記憶装置の記憶タイミングは各々異なる
が、前記テスト信号とは同期しており、前記入出力装置
の入力信号も前記テスト信号と同期しており、前記第２
の記憶装置の出力を前記半導体基板上の装置全体のリセ
ット信号としている。
【０００９】
【作用】本発明は、ＣＰＵ動作電圧を決めている要因で
ある内部バスの転送遅れに注目したものである。例とし
て、図４にあるＣＰＵのバス転送遅れのデータを示す。
このグラフは縦軸にバス通過中のデータの伝達時間を示
している。横軸は電源電圧を示している。例えば、電源
電圧４Ｖ時に、ＣＰＵのデータを通過する伝達時間は、
約１２５ｎｓとなる。
ある内部バスの転送遅れに注目したものである。例とし
て、図４にあるＣＰＵのバス転送遅れのデータを示す。
このグラフは縦軸にバス通過中のデータの伝達時間を示
している。横軸は電源電圧を示している。例えば、電源
電圧４Ｖ時に、ＣＰＵのデータを通過する伝達時間は、
約１２５ｎｓとなる。
【００１０】グラフの特性が示す様に低電圧になるとバ
ス上のデータが遅れてくる。これをＣＰＵ動作上にする
と、ある出力からある入力にデータを送る時間が延びて
しまうことになり、予め決まっている転送時間内でのデ
ータ転送ができなくなることを示している。つまり、Ｃ
ＰＵは誤動作することになる。
ス上のデータが遅れてくる。これをＣＰＵ動作上にする
と、ある出力からある入力にデータを送る時間が延びて
しまうことになり、予め決まっている転送時間内でのデ
ータ転送ができなくなることを示している。つまり、Ｃ
ＰＵは誤動作することになる。
【００１１】本発明は、内部バスの転送遅れを等価的回
路で実現し、ある一定以上の転送遅れになった場合、Ｃ
ＰＵは誤動作を始めるので、その前にＣＰＵにリセット
をかけ、ＣＰＵの誤動作を防ぐようにしたものである。
路で実現し、ある一定以上の転送遅れになった場合、Ｃ
ＰＵは誤動作を始めるので、その前にＣＰＵにリセット
をかけ、ＣＰＵの誤動作を防ぐようにしたものである。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１は本発明の一実施例の半導体集積回路
の回路図、図２はその動作タイミングチャートである。
テスト信号発生装置４よりテスト信号５が出力される。
テスト信号５はＣＰＵのデータ転送タイミングに同期し
ているものとする。テスト信号５はエクスクルーシブ・
ＮＯＲである比較装置１１に入力され、また、入出力装
置１，６に入力される。入出力装置１はインバータ機
能、入出力装置２と６は入出力制御信号が高レベルの時
のみインバータとして動作し、入出力制御信号が低レベ
ルのときは出力は高インピーダンスになる。入出力装置
２の出力は等価バス信号１７のラインに供給され、ま
た、入出力装置６の出力も同ラインに供給される。入出
力装置６は入出力制御信号８で制御され、入出力装置２
は入出力制御信号８の反転信号で制御される。このた
め、同ラインに供給される信号は必ず単一となる。ま
た、入出力装置２の出力はテスト信号５と同相、入出力
装置６の出力はテスト信号５と逆相となる。等価抵抗１
０と等価容量９はＣＰＵバスの最悪限界を値とする。こ
こで、最悪限界とは製造時のバスの実ＩＣ上の配線の細
り、およびバスにつながるトランジスタの容量増大の上
限、またバスをドライブするトランジスタのゲインの最
悪を考えた時の限界である。入出力装置２または６から
出力された信号は等価抵抗１０および等価容量９で積分
されるため図２に示す等価バス信号１７のようになる。
記憶装置７の入力タイミングＣＹ１３はＣＰＵのデータ
読み込み信号と同期しているものとする。記憶装置７の
出力（被比較信号１５）は比較装置１１でテスト信号５
と比較され、比較装置１１は両信号１５、５が同相であ
るならば“１”、逆相であるならば“０”の比較結果信
号１６を出力する。その結果が記憶装置１２にデータ転
送タイミングの最終クロックＣＸ１４でサンプリングさ
れ、記憶装置１２の出力がＣＰＵリセット信号となって
いる。
の回路図、図２はその動作タイミングチャートである。
テスト信号発生装置４よりテスト信号５が出力される。
テスト信号５はＣＰＵのデータ転送タイミングに同期し
ているものとする。テスト信号５はエクスクルーシブ・
ＮＯＲである比較装置１１に入力され、また、入出力装
置１，６に入力される。入出力装置１はインバータ機
能、入出力装置２と６は入出力制御信号が高レベルの時
のみインバータとして動作し、入出力制御信号が低レベ
ルのときは出力は高インピーダンスになる。入出力装置
２の出力は等価バス信号１７のラインに供給され、ま
た、入出力装置６の出力も同ラインに供給される。入出
力装置６は入出力制御信号８で制御され、入出力装置２
は入出力制御信号８の反転信号で制御される。このた
め、同ラインに供給される信号は必ず単一となる。ま
た、入出力装置２の出力はテスト信号５と同相、入出力
装置６の出力はテスト信号５と逆相となる。等価抵抗１
０と等価容量９はＣＰＵバスの最悪限界を値とする。こ
こで、最悪限界とは製造時のバスの実ＩＣ上の配線の細
り、およびバスにつながるトランジスタの容量増大の上
限、またバスをドライブするトランジスタのゲインの最
悪を考えた時の限界である。入出力装置２または６から
出力された信号は等価抵抗１０および等価容量９で積分
されるため図２に示す等価バス信号１７のようになる。
記憶装置７の入力タイミングＣＹ１３はＣＰＵのデータ
読み込み信号と同期しているものとする。記憶装置７の
出力（被比較信号１５）は比較装置１１でテスト信号５
と比較され、比較装置１１は両信号１５、５が同相であ
るならば“１”、逆相であるならば“０”の比較結果信
号１６を出力する。その結果が記憶装置１２にデータ転
送タイミングの最終クロックＣＸ１４でサンプリングさ
れ、記憶装置１２の出力がＣＰＵリセット信号となって
いる。
【００１４】等価バス信号１７が正常に出力された場合
には、クロックＣＸ１４が出力された時点でテスト信号
５と被比較信号１５が逆相であるため記憶装置１２から
リセット信号ＲＥＳＥＴは出力されないが、等価バス信
号１７が遅れた場合、クロックＣＸ１４が出力された時
点でテスト信号５と被比較信号１５が同相となるため、
比較装置１１の出力１６が“１”となり、記憶装置１２
からリセット信号ＲＥＳＥＴが出力される。
には、クロックＣＸ１４が出力された時点でテスト信号
５と被比較信号１５が逆相であるため記憶装置１２から
リセット信号ＲＥＳＥＴは出力されないが、等価バス信
号１７が遅れた場合、クロックＣＸ１４が出力された時
点でテスト信号５と被比較信号１５が同相となるため、
比較装置１１の出力１６が“１”となり、記憶装置１２
からリセット信号ＲＥＳＥＴが出力される。
【００１５】図３は本発明の他の実施例の半導体集積回
路の回路図である。本実施例は図１の実施例の回路面積
を縮小するために、等価バスラインに接続される入出力
装置を１個にしたものである。動作は図１の図１の実施
例と同じである。
路の回路図である。本実施例は図１の実施例の回路面積
を縮小するために、等価バスラインに接続される入出力
装置を１個にしたものである。動作は図１の図１の実施
例と同じである。
【００１６】以上の回路によりＣＰＵ最低動作温度に添
ったりリセット信号発生器が可能になる。例えば、図４
を参考として考えると、３．５Ｖのときにバス遅延は約
２５０ｎｓとなると、図１の等価抵抗９を設定すれば、
バス遅延が２５０ｎｓ以上になったときリセットがかか
る。つまり、ＣＰＵが暴走する前にリセットがかかるた
め、ＣＰＵの暴走を止めることができる。
ったりリセット信号発生器が可能になる。例えば、図４
を参考として考えると、３．５Ｖのときにバス遅延は約
２５０ｎｓとなると、図１の等価抵抗９を設定すれば、
バス遅延が２５０ｎｓ以上になったときリセットがかか
る。つまり、ＣＰＵが暴走する前にリセットがかかるた
め、ＣＰＵの暴走を止めることができる。
【００１７】
【発明の効果】以上説明したように本発明は、内部バス
の転送遅れがある一定以上になったことを検出してＣＰ
Ｕにリセットをかけることにより、ＣＰＵの電源電圧や
温度の変動によるＣＰＵの暴走を回避できる効果があ
る。
の転送遅れがある一定以上になったことを検出してＣＰ
Ｕにリセットをかけることにより、ＣＰＵの電源電圧や
温度の変動によるＣＰＵの暴走を回避できる効果があ
る。
【図１】本発明の第１の実施例の半導体集積回路の回路
図である。
図である。
【図２】第１の実施例のタイミングチャートである。
【図３】本発明の第２の実施例の半導体集積回路の回路
図である。
図である。
【図４】ＣＰＵのバススピード特性を示す図である。
【図５】従来のリセット回路の回路図である。
【図６】図５のリセット回路の電圧特性図である。
【図７】従来のリセット回路とＣＰＵの動作電圧特性図
である。
である。
【図８】特開昭６２−２２８１６号に開示された１チッ
プマイクロコンピュータのブロック図である。
プマイクロコンピュータのブロック図である。
【図９】図８中のインバータ３１、第１，第２の電源電
圧検出回路３２，３３の詳細回路図である。
圧検出回路３２，３３の詳細回路図である。
【図１０】ＣＰＵ動作電圧と発振動作電圧を示すグラフ
である。
である。
１，２，６ 入出力装置 ４ テスト信号発生装置 ５ テスト信号 ７，１２ 記憶装置 ８ 入出力制御信号 ９ 等価容量 １０ 等価抵抗 １１ 比較装置 １３，１４ クロック信号 １５ 被比較信号 １６ 比較結果信号 １７ 等価バス信号 ＲＥＳＥＴ リセット信号
Claims (2)
- 【請求項１】 半導体基板上に、演算装置と、記憶装置
と、前記演算装置と記憶装置のデータ信号の各々の入出
力時間に同期したテスト信号を発生するテスト信号発生
装置と、前記テスト信号を入力とする少なくとも１つの
入出力装置と、前記入出力装置の出力信号を印加する、
抵抗およびコンデンサで構成されるＬＰＦと、前記ＬＰ
Ｆの出力を記憶する第１の記憶装置と、前記第１の記憶
装置の出力信号と前記タイミング信号を比較する比較装
置と、前記比較装置の出力を記憶する第２の記憶装置を
有し、前記第１および第２の記憶装置の記憶タイミング
は各々異なるが、前記テスト信号とは同期し、および前
記入出力装置の入力信号も前記テスト信号と同期してお
り、前記第２の記憶装置の出力を前記半導体基板上の装
置全体のリセット信号としている半導体集積回路。 - 【請求項２】 第１および第２の記憶装置がＤ型フリッ
プフロップである、請求項１記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273685A JP2606100B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体集積回路 |
| US08/330,795 US5489863A (en) | 1993-11-01 | 1994-10-28 | Reset circuit |
| KR1019940028486A KR0140026B1 (ko) | 1993-11-01 | 1994-11-01 | 리셋 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273685A JP2606100B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07129423A JPH07129423A (ja) | 1995-05-19 |
| JP2606100B2 true JP2606100B2 (ja) | 1997-04-30 |
Family
ID=17531129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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