KR950015033A - 리셋 회로(Reset Circuit) - Google Patents

리셋 회로(Reset Circuit) Download PDF

Info

Publication number
KR950015033A
KR950015033A KR1019940028486A KR19940028486A KR950015033A KR 950015033 A KR950015033 A KR 950015033A KR 1019940028486 A KR1019940028486 A KR 1019940028486A KR 19940028486 A KR19940028486 A KR 19940028486A KR 950015033 A KR950015033 A KR 950015033A
Authority
KR
South Korea
Prior art keywords
signal
test signal
storage means
output
reset circuit
Prior art date
Application number
KR1019940028486A
Other languages
English (en)
Other versions
KR0140026B1 (ko
Inventor
게이꼬 사이조
Original Assignee
가네꼬 히사시
닛본덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR950015033A publication Critical patent/KR950015033A/ko
Application granted granted Critical
Publication of KR0140026B1 publication Critical patent/KR0140026B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/24—Resetting means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Microcomputers (AREA)
  • Debugging And Monitoring (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

테스트 신호 발생기는 CPU의 데이타 전송 타이밍에 동기하여 데이스 신호를 출력한다. 테스트 신호는 비교기에 공급되며 동시에 입력 유닛으로 공급된다. 입력 유닛의 출력 신호는 이 때 제1 기억 유닛에 기억될 등가 버스 신호 라인에 공급된다. 등가 버스 신호 라인상에는 등가 저항 및 등가 용량으로 구성된 LPF가 제공되어 있다. 등가 버스 신호가 지연되어 전송되고 있을 때, 비교기의 출력 신호는 클럭 타이밍에 따라 변경된다. 따라서 변경된 출력 신호는 즉시 제2 기억 유닛에 저장되어 리셋 신호를 출력하므로써 CPU를 리셋시킨다.

Description

리셋 회로(Reset Circuit)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제8도는 본 발명의 제1 실시예에 따른 리셋 회로의 회로도.

Claims (4)

  1. 반도체 기판상의 연산 유닛 및 기억 유닛간 데이타 전송 타이밍에 동기하여 테스트 신호를 발생하는 테스트 신호 발생 수단 ;상기 테스트 신호를 입력하는 적어도 하나의 입력 수단 ; 상기 입력 수단의 출력 신호를 수신하는 저항 및 캐패시터로 구성된 LPF ; 상기 LPF 출력을 기억하는 제1 기억 수단 ; 상기 제1 기억 수단의 출력 신호와 상기 테스트 신호를 비교하는 비교 수단 ; 및 상기 비교 수단의 출력을 기억하는 제2 기억수단을 포함하며, 상기 제1 및 제2 기억 수단은 서로 상이한 타이밍으로 데이타를 기억하지만 각각 상기 테스트 신호에 동기하고, 상기 입력 수단에 대한 입력 제어 신호는 또한 상기 테스트 신호에 동기하며, 더욱이 상기 제2 기억 수단의 출력 신호는 상기 반도체 기판상에 제공된 전체 유닛에 대한 리셋 신호로서 작용하는 것을 특징으로 하는 리셋 회로.
  2. 제1항에 있어서, 상기 제1 및 제2 기억 수단은 D형 플립플롭인 것을 특징으로 하는 리셋 회로.
  3. 제1항에 있어서, 상기 비교 수단은 익스클루시브-OR 회로인 것을 특징으로 하는 리셋 회로.
  4. 제1항에 따른 리셋 회로가 탑재된 마이크로컴퓨터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940028486A 1993-11-01 1994-11-01 리셋 회로 KR0140026B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP5273685A JP2606100B2 (ja) 1993-11-01 1993-11-01 半導体集積回路
JP93-273685 1993-11-01

Publications (2)

Publication Number Publication Date
KR950015033A true KR950015033A (ko) 1995-06-16
KR0140026B1 KR0140026B1 (ko) 1998-07-01

Family

ID=17531129

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940028486A KR0140026B1 (ko) 1993-11-01 1994-11-01 리셋 회로

Country Status (3)

Country Link
US (1) US5489863A (ko)
JP (1) JP2606100B2 (ko)
KR (1) KR0140026B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69628729D1 (de) * 1996-03-29 2003-07-24 St Microelectronics Srl Einschalt-Rücksetzsignal-Generatorschaltung
US6873926B1 (en) * 2001-02-27 2005-03-29 Cisco Technology, Inc. Methods and apparatus for testing a clock signal
DE10336480B3 (de) * 2003-08-08 2005-04-14 Infineon Technologies Ag Rücksetzgeneratorschaltung zur Erzeugung eines Rücksetzsignals
CN102073551B (zh) * 2010-02-16 2014-03-12 威盛电子股份有限公司 可自我重置的微处理器及其方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3838357A (en) * 1973-10-25 1974-09-24 Honeywell Inf Systems Apparatus for using start-up of a crystal oscillator to synchronize power turn-on in various portions of a system
US4035669A (en) * 1974-12-25 1977-07-12 Nippon Gakki Seizo Kabushiki Kaisha Operation-delayed switching circuit
US4367423A (en) * 1981-01-06 1983-01-04 General Electric Company Reset signal generator
DE3213345C2 (de) * 1982-04-08 1984-11-22 Siemens Ag, 1000 Berlin Und 8000 Muenchen Datenübertragungseinrichtung zwischen zwei asynchron gesteuerten Datenverarbeitungssystemen
JPS60221816A (ja) * 1984-04-19 1985-11-06 Nippon Denso Co Ltd １チツプマイクロコントロ−ラ
US4696019A (en) * 1984-09-19 1987-09-22 United Technologies Corporation Multi-channel clock synchronizer
US4821287A (en) * 1987-10-21 1989-04-11 F. L. Jennings Apparatus and method for detecting digital carrier synchronization problems
US5220673A (en) * 1988-04-14 1993-06-15 Zilog, Inc. Device and method for programming critical hardware parameters
JPH07120225B2 (ja) * 1988-04-15 1995-12-20 富士通株式会社 半導体回路装置
US5159205A (en) * 1990-10-24 1992-10-27 Burr-Brown Corporation Timing generator circuit including adjustable tapped delay line within phase lock loop to control timing of signals in the tapped delay line
US5377205A (en) * 1993-04-15 1994-12-27 The Boeing Company Fault tolerant clock with synchronized reset

Also Published As

Publication number Publication date
JP2606100B2 (ja) 1997-04-30
KR0140026B1 (ko) 1998-07-01
JPH07129423A (ja) 1995-05-19
US5489863A (en) 1996-02-06

Similar Documents

Publication Publication Date Title
US20040088512A1 (en) Memory controller with 1x/Mx write capability
KR950022077A (ko) 클럭 발생기와 이러한 클럭 발생기에 사용하기 위한 위상 비교기
US6889335B2 (en) Memory controller receiver circuitry with tri-state noise immunity
KR910001514A (ko) 마이크로 프로세서 리세트 회로 및 방법과 컴퓨터 시스템
KR920020524A (ko) Lsi의 시험방법 및 lsi
KR980006247A (ko) 지연 소자 시험 장치 및 시험 기능을 갖는 집적 회로
KR950015033A (ko) 리셋 회로(Reset Circuit)
KR920020433A (ko) 마이크로 콘트롤러 유닛
KR970017654A (ko) 복수의 클럭 사이클에서 동일한 액세스 타이밍을 가진 반도체 기억 장치
KR970017609A (ko) 반도체기억장치
KR880005762A (ko) 데이타 전송 시스템
KR960024804A (ko) 클록발생회로 및 마이크로컴퓨터
KR19980041606A (ko) 가변 억세스 타임을 보장하는 동기형 반도체 메모리 장치
JPH10257034A (ja) 無瞬断切替装置
KR100328849B1 (ko) 액정표시소자의모드선택회로
US6928025B1 (en) Synchronous integrated memory
KR200222679Y1 (ko) 입력신호의 상승에지 및 하강에지의 선택적 검출장치
KR100192977B1 (ko) 파형 발생 회로
KR100434309B1 (ko) 에뮬레이터 회로
JPH01208791A (ja) 半導体記憶回路
KR900009180Y1 (ko) 시스템 클럭 전환회로
KR950015102A (ko) 시리얼 입출력 인터페이스 회로
KR930007014B1 (ko) 동기 및 비동기 혼용방식의 메모리 액세스에서 대기상태 처리회로
KR970076837A (ko) 고속동작에 적합한 동기형 반도체 메모리 장치
KR950022074A (ko) 이중화 클럭절체시 과도현상 제거회로 및 불필요한 절체방지회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050225

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee