JPS63110811A - クロツクジエネレ−タ - Google Patents

クロツクジエネレ−タ

Info

Publication number
JPS63110811A
JPS63110811A JP61257352A JP25735286A JPS63110811A JP S63110811 A JPS63110811 A JP S63110811A JP 61257352 A JP61257352 A JP 61257352A JP 25735286 A JP25735286 A JP 25735286A JP S63110811 A JPS63110811 A JP S63110811A
Authority
JP
Japan
Prior art keywords
clock
clocks
signal
clock generator
point
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61257352A
Other languages
English (en)
Inventor
Hideki Ando
秀樹 安藤
Takeo Nakabayashi
中林　竹雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP61257352A priority Critical patent/JPS63110811A/ja
Priority to DE19873727035 priority patent/DE3727035A1/de
Priority to US07/113,309 priority patent/US4866310A/en
Publication of JPS63110811A publication Critical patent/JPS63110811A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
    • H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
    • H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ノンオーバラップクロツタのノンオーバラ
ップ性を半導体チップの全領域で保障することのできる
クロックジェネレータに関するものである。
〔従来の技術〕
第２図は、クロックジェネレータの出力段の論理回路図
である。図において、ＰＬ、Ｐ２はり６ツクジエネレー
タの前段ブロックで形成された２相ノンオーバラツプク
ロフク、Ｔ１．Ｔ２は、チップ全域に分配される２相ノ
ンオーバラツプクロツタ、４．５．８，９，１０．１１
はインバータ、６．７は２人力ＮＡＮＤである。なお、
クロックＰＩ、Ｐ２発生のためのクロックジェネレータ
前段部は、本発明の本質に全く関係がないので図示を省
略している。
次に動作について説明する。ＰＬ、Ｐ２は第３図（ａｌ
に示すような２相ノンオーバラツプクロツクとする。こ
れにドライバをつけ直接チップ全域に分配したとすると
、クロックＴ１．Ｔ２の信号線に寄生する容量のため、
第３図（ｂ）のように波形がなまる。そこで設計段階で
はこの容量を見積り、波形がなまってもクロックＴｌ、
Ｔ２がともに“Ｈ”の期間（オーバラップ期間）がない
ように設計しなければならない。しかし、設計段階でこ
の容量を見積もることは難しく、設計ミスをおかすと、
同図（Ｃ）のようにオーバラップ期間を生じてしまう、
このような設計誤りをカバーするため、第２図の２人力
ＮＡＮＤ６．７及び配線１２．１３によりクロックＴＩ
、Ｔ２をクロスカップルさせ、Ｔ１が“Ｈ′のときはＴ
２が′Ｈ”になることを禁止し、またＴ２が“Ｈ”のと
きはＴ１が“Ｈ”になることを禁止するように回路を構
成している。
従って第２図の構成では、第３図（ｄｌのようにオーバ
ラップ期間は生じない。
〔発明が解決しようとする問題点〕
ところが、クロック信号線Ｔ１．Ｔ２につく負荷は完全
な容量性負荷でなく、抵抗成分を一般にもっているため
、クロックジェネレータの発生源と、そこから遠い点と
では、クロック波形のなまり方が異なり、第２図の構成
ではチップ全領域でのノンオーバラップ性は必ずしも保
障されないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、チップ全領域でクロックのノンオーバラップ
性を保障することのできるクロックジェネレータを得る
ことを目的とする。
〔問題点を解決するための手段〕
この発明に係るクロックジェネレータは、半導体チップ
上のある１相の信号経路中の最大遅延を生じる経路の信
号で、他の相の発生を禁止するよう構成したものである
。
〔作用〕
この発明におけるクロックジェネレータは、ある１相の
信号経路中の最大遅延を生じる経路の信号で、他の相の
発生を禁止するよう構成しているから、チップ全領域に
おいてクロックのノンオーパラ７ブ性が保障される。
〔実施例〕
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例によるクロックジェネレータを示
す０図において、１０１，１０２はクロックジェネレー
タの出力段（クロック発生制御手段；以下ドライバ部と
呼ぶ）であり、１０３はクロックＴＩ、Ｔ２で制御され
る論理回路である。
クロックジェネレータの前段部で形成されたクロックＰ
１は、ドライバ部１０１に入り、ドライブされて論理回
路３に入る。クロック信号ｍＴ１のもつ負荷は完全な容
量性ａ荷ではなく抵抗成分を持つ、そのため、同図１０
５点での波形Ｔｌ′は、１０４点での波形Ｔ１よりなま
っている。そこで１０５点より引出した信号Ｔｌ’をド
ライバ部１０２の負論理ＡＮＤ７に入力することにより
、１０５点と１０６点でのクロックＴ２とＴｌ’とのノ
ンオーバラップ性が保障される。同様にして、１０４点
でのＴ１と１０７点でのＴ２とのノンオーバラップ性も
保障される。
−ｉにクロック信号線はチップ全域に網目のようにはり
めぐらされる。簡単な例として、第４図（ａ）のように
信号線１，２．３が配線されているとする。同図の等価
回路は簡単には同図（ｂ）のように描くことができる。
同図１点、２点、３点のクロックＴ１の源からの遅延時
間は、それぞれＲ１・ＣＬ、Ｒ２・Ｃ２，Ｒ３・Ｃ３で
ある。このように、クロック配線網の端点における信号
伝搬は、信号伝搬経路により異なっている。また、伝搬
遅延の大きい点はど波形はなまっている。
そこで今、クロックＴ１配線網の端点のうち、最も信号
伝搬遅延の大きい点を第１図の１０５点に、Ｔ２配線網
の端点のうち、最も信号伝搬遅延の大きい点を第１図の
１０７点に選ぶものとする。
そうすれば、最もなまったクロックＴｌ′とＴ２’のノ
ンオーバラップ性が保障されることになり、従ってチッ
プ全域にわたってクロックのノンオーバラップ性を保障
することができる。
なお上記実施例では、２相クロツクについてのみ示した
が、３相あるいは４相でもノンオーバラップクロツタな
らば、同様の考え方に暴きクロックジェネレータを構成
すれば同等の効果がある。
また第１図のドライバ部１０１．ＩＱ２と同等の論理回
路ならば他の論理回路で構成しても良い。
また、上記実施例ではクロックジェネレータのドライブ
部のみ分散させたものを示したが、クロックジェネレー
タ全回路を２つ配置しても同じことである。
さらに、第１図では別々のところにクロックトライバを
おいたが、要するにある１つの相の信号経路中の最大遅
延を生じる経路の信号線を他の相のドライバに入力し、
その相の発生を禁止するようにすれば、クロックトライ
バの配置はどうであってもよい。
〔発明の効果〕
以上のように、この発明によれば、多相ノンオーバラッ
プクロツタのある１つの相のクロックの信号経路中の最
大遅延経路の信号で、他の相のクロック発生を禁止する
ようクロックジェネレータを構成したので、ノンオーバ
ラップ性をチップ全領域に対して保障することができる
という効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例によるクロックジェネレータ
を示す図、第２図は従来例を示す図、第３図はクロック
の波形図、第４図はクロック配線網及びその等価回路を
示す図である。 図において、１０１，１０２はドライバ部（クロック発
生制御手段）、１０３は論理回路である。

Claims (1)

    【特許請求の範囲】
  1. （１）ハイ期間が相互にオーバラップする期間を有さな
    いノンオーバラップの多相クロックを発生するクロック
    ジェネレータにおいて、 上記多相クロックで制御される半導体集積回路における
    ある１つの相のクロックの信号経路中で最大遅延を生じ
    る経路の信号で他相のクロックの発生を禁止する、上記
    多相クロックの各クロック毎に設けられたクロック発生
    制御手段を備えたことを特徴とするクロックジェネレー
    タ。
JP61257352A 1986-10-28 1986-10-28 クロツクジエネレ−タ Pending JPS63110811A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP61257352A JPS63110811A (ja) 1986-10-28 1986-10-28 クロツクジエネレ−タ
DE19873727035 DE3727035A1 (de) 1986-10-28 1987-08-13 Taktsignalgenerator
US07/113,309 US4866310A (en) 1986-10-28 1987-10-28 Clock signal generator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61257352A JPS63110811A (ja) 1986-10-28 1986-10-28 クロツクジエネレ−タ

Publications (1)

Publication Number Publication Date
JPS63110811A true JPS63110811A (ja) 1988-05-16

Family

ID=17305186

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61257352A Pending JPS63110811A (ja) 1986-10-28 1986-10-28 クロツクジエネレ−タ

Country Status (3)

Country Link
US (1) US4866310A (ja)
JP (1) JPS63110811A (ja)
DE (1) DE3727035A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0273713A (ja) * 1988-09-09 1990-03-13 Nec Ic Microcomput Syst Ltd 半導体集積回路のクロックラインバッフア回路

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07120225B2 (ja) * 1988-04-15 1995-12-20 富士通株式会社 半導体回路装置
US5239215A (en) * 1988-05-16 1993-08-24 Matsushita Electric Industrial Co., Ltd. Large scale integrated circuit configured to eliminate clock signal skew effects
US5008563A (en) * 1989-09-05 1991-04-16 Eastman Kodak Company Adjustable clock generator circuit
EP0418417A1 (de) * 1989-09-21 1991-03-27 Siemens Aktiengesellschaft Schaltungsanordnung zur Generierung kombinatorischer binärer Logik mit Multiplexern und Invertern
DE69317758T2 (de) * 1992-12-28 1998-10-29 Advanced Micro Devices Inc Mikroprozessorschaltung mit zwei Taktsignalen
US5444407A (en) * 1992-12-28 1995-08-22 Advanced Micro Devices, Inc. Microprocessor with distributed clock generators
US5444406A (en) * 1993-02-08 1995-08-22 Advanced Micro Devices, Inc. Self-adjusting variable drive strength buffer circuit and method for controlling the drive strength of a buffer circuit
DE4339159C1 (de) * 1993-11-16 1995-04-27 Siemens Ag Schaltungsanordnung zur synchronen Takterzeugung wenigstens zweier Taktsignale
US5742832A (en) * 1996-02-09 1998-04-21 Advanced Micro Devices Computer system with programmable driver output's strengths responsive to control signal matching preassigned address range
US6434640B1 (en) 1999-05-25 2002-08-13 Advanced Micro Devices, Inc. Unload counter adjust logic for a receiver buffer
US6370600B1 (en) 1999-05-25 2002-04-09 Advanced Micro Devices, Inc. Staging buffer for translating clock domains when source clock frequency exceeds target clock frequency
US6424688B1 (en) 1999-10-27 2002-07-23 Advanced Micro Devices, Inc. Method to transfer data in a system with multiple clock domains using clock skipping techniques
US6711696B1 (en) 2000-08-11 2004-03-23 Advanced Micro Devices, Inc. Method for transfering data between two different clock domains by calculating which pulses of the faster clock domain should be skipped substantially simultaneously with the transfer
US6748039B1 (en) 2000-08-11 2004-06-08 Advanced Micro Devices, Inc. System and method for synchronizing a skip pattern and initializing a clock forwarding interface in a multiple-clock system
US6952791B2 (en) * 2001-12-03 2005-10-04 Broadcom Corporation Method and circuit for initializing a de-skewing buffer in a clock forwarded system

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2837855C2 (de) * 1978-08-30 1984-03-29 Siemens AG, 1000 Berlin und 8000 München Impulswandler zur Taktversorgung von digitalen Halbleiterschaltungen
JPS5787620A (en) * 1980-11-20 1982-06-01 Fujitsu Ltd Clock generating circuit
DE3171351D1 (en) * 1980-12-22 1985-08-14 British Telecomm Improvements in or relating to electronic clock generators
US4477738A (en) * 1982-06-14 1984-10-16 Ibm Corporation LSSD Compatible clock driver
IT1210945B (it) * 1982-10-22 1989-09-29 Ates Componenti Elettron Circuito di interfaccia per generatori di segnali di sincronismo a due fasi nonsovrapposte.
US4514647A (en) * 1983-08-01 1985-04-30 At&T Bell Laboratories Chipset synchronization arrangement

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0273713A (ja) * 1988-09-09 1990-03-13 Nec Ic Microcomput Syst Ltd 半導体集積回路のクロックラインバッフア回路

Also Published As

Publication number Publication date
DE3727035A1 (de) 1988-05-11
US4866310A (en) 1989-09-12
DE3727035C2 (ja) 1990-08-30

Similar Documents

Publication Publication Date Title
JPS63110811A (ja) クロツクジエネレ−タ
JPH0879065A (ja) 位相ロック・ループ回路およびジッタ制御方法
US6525588B2 (en) Clock control circuit and method
JP2001053593A (ja) 可変位相シフトクロック発生器
US7952413B2 (en) Clock generating circuit and clock generating method thereof
US6661262B1 (en) Frequency doubling two-phase clock generation circuit
JP3962455B2 (ja) クロック機構
US6934872B2 (en) Method and apparatus for optimizing clock distribution to reduce the effect of power supply noise
US6114877A (en) Timing circuit utilizing a clock tree as a delay device
JP2577894B2 (ja) 擬似ランダム雑音符号発生回路
JPH0879063A (ja) 位相ロック・ループ回路およびパルス供給／生成方法
JPH0352687B2 (ja)
JP3190199B2 (ja) 同相信号出力回路、逆相信号出力回路、二相信号出力回路及び信号出力回路
JPH0427729B2 (ja)
JP2632512B2 (ja) 半導体集積回路
JPH03222518A (ja) 集積回路装置
JPH10215153A (ja) クロック逓倍回路及び半導体集積回路
JP2786463B2 (ja) フリップフロップ回路
US6307416B1 (en) Integrated circuit for producing two output clock signals at levels which do not overlap in time
JPS649837B2 (ja)
JP3096711B2 (ja) チャージポンプの出力電圧制御装置
JP2592522B2 (ja) Ｐｎ符号の位相変調回路
JPS59201517A (ja) 多相クロツク信号供給方式
JPS60146315A (ja) クロツク信号発生方式
JPH087643B2 (ja) 情報処理システム