JPH0879063A - 位相ロック・ループ回路およびパルス供給／生成方法 - Google Patents

位相ロック・ループ回路およびパルス供給／生成方法

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JPH0879063A
JPH0879063A JP7222337A JP22233795A JPH0879063A JP H0879063 A JPH0879063 A JP H0879063A JP 7222337 A JP7222337 A JP 7222337A JP 22233795 A JP22233795 A JP 22233795A JP H0879063 A JPH0879063 A JP H0879063A
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Abstract

(57)【要約】 （修正有） 【課題】融通性が高く、フィードバック遅延がほぼゼロ
で、基板ノイズおよび電源ノイズの影響を受け難く、広
範囲の周波数で動作可能なＰＬＬの、チャージ・ポンプ
へのパルスの供給方法を提供する。 【解決の手段】位相／周波数検出器１０は、ロック周波
数である入力基準クロックと、クロック分配ツリー３０
の出力で、入力基準クロックより大きい周波数の信号
と、電流制御発振器２０の出力で、入力基準クロックに
ほぼ対応する周波数まで低減された信号を、入力し、ク
ロック分配ツリーと電流制御発振器の出力の複合信号が
入力クロックとの周波数対応を果たし、その結果、位相
の判定が可能になり、チャージ・ポンプに供給する増分
パルスと減分パルスを合成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
関連特許出願 に出願された"Method and Apparatus for Reducing Jit
ter in a Phase Locked Loop Circuit"という名称の特
許出願第 号（整理番号No.21323/00155:BU9
-94-055）
【０００２】に出願された"Differential Charge Pump
With Integrated Common Mode Control"という名称の特
許出願第 号（整理番号No. 21323/00156:BU
9-94-062）
【０００３】に出願された"Differential Current Cont
rolled Oscillator With Variable Load"という名称の
特許出願第 号（整理番号No. 21323/00157:
BU9-94-063）
【０００４】に出願された"Lock Indicator For Phase
Locked Loop Circuit"という名称の特許出願第
号（整理番号No. 21323/00160:BU9-94-059）
【０００５】に出願された"Resistorless Phase Locked
Loop Circuit EmployingDirect Current Injection"と
いう名称の特許出願第 号（整理番号No. 21
323/00161:BU9-94-087）
【０００６】
【従来の技術】ＡＳＩＣ（特定用途向け集積回路）チッ
プおよびマイクロプロセッサ・チップの設計および製造
では、チップ設計者自身の設計を選び生み出す元になる
従来回路のライブラリをチップ設計者に提供すること
が、従来のやり方である。チップ設計者は、このライブ
ラリから必要な回路を選び、それを接続して所望のチッ
プ構成を形成する。マイクロプロセッサの場合は、ライ
ブラリ回路の設計およびパラメータが固定されているた
め、チップ設計者に所与の制約事項が課せられる。ＡＳ
ＩＣチップの場合は、設計だけでなく、配線規則も固定
されているため、さらに制約事項が課せられる。したが
って、設計者は、回路設計に拘束され、ＡＳＩＣチップ
の場合には様々な回路を使用する際の規則にも拘束され
る。
【０００７】チップ設計者が使用できるライブラリ回路
の１つとして、位相ロック・ループ回路がある。この位
相ロック・ループ（ＰＬＬ）は、数多くの様々な応用分
野で広く使用されている。これらは、２通りまたは３通
りの機能を実行するために使用される。主な機能は、回
路の出力クロックをクロック入力にロックする、すなわ
ち、整合させることである。もう１つの機能は、回路の
出力周波数を入力周波数に対して逓倍（すなわち増加）
するか、または分割（すなわち減少）することである。
位相ロック・ループのもう１つの機能は、クロック回復
を行うこと、すなわち、入力信号に関連する入力ジッタ
を減衰し、ジッタ入力データからクロックを回復するこ
とである。
【０００８】他の回路と同様、位相ロック・ループ回路
を提供する場合、融通性が高い回路、すなわち、広範囲
の応用分野および環境で使用可能な回路を提供すること
が望ましい。具体的には、アナログ回路であって、多量
の基板ノイズが発生するディジタルＣＭＯＳ技術で使用
可能な、位相ロック・ループ回路を提供することが１つ
の目標になっている。また、広い周波数範囲で動作可能
なＰＬＬを提供することも望ましい。さらに、ＡＳＩＣ
チップの設計では、クロック分配ツリーで誘導される遅
延ならびに周波数を逓倍することに回路のフィードバッ
ク部分で分割器によって誘導される恐れのある遅延を補
正することが必要である。このような分割器によって誘
導される遅延は、カードなどの比較的低周波数の発生源
から信号を受け取り、それをチップ上で使用するために
逓倍する場合に発生することが多い。
【０００９】また、高周波数範囲ならびに低周波数範囲
の両方でジッタを低減することも望ましい。さらに事態
を複雑にするものとして、最近出現した設計上の問題
は、チップが動作する電源電圧の低減に関連するもの
で、この電圧は５Ｖまたは３Ｖあるいは２Ｖにまで低減
されている。このような低電源電圧では、ループをロッ
ク済み状態に維持するために従来のチャージ・ポンプで
は相応しくない場合が多い。さらに、このような制約事
項および条件をすべて無効にするには、その回路に可能
な限り小さい「使用面積」すなわちチップの表面積とし
て使用することが要求される。これは、ＰＬＬならびに
その他の回路の設計でこれまで重要な考慮事項であり、
今後も引き続き重要な考慮事項である。
【００１０】
【発明が解決しようとする課題】したがって、本発明の
目的は、融通性が高く、フィードバック遅延がほぼゼロ
で、基板ノイズおよび電源ノイズの影響を非常に受け難
く、使用面積が少なく、広範囲の周波数で動作可能な、
マイクロプロセッサ・チップならびにＡＳＩＣチップで
の使用に適したＰＬＬを提供することである。
【００１１】
【課題を解決するための手段】本発明によれば、位相ロ
ック・ループ回路での使用に特に適合した位相／周波数
検出器が提供される。この位相／周波数検出器は、ロッ
ク周波数である周波数を示す入力基準クロック信号を受
け取る。一実施例では、位相／周波数検出器は、合成さ
れた２つの他の入力信号を受け取り、これらの入力信号
の一方は、クロック分配ツリーからのものであり、入力
基準クロックの周波数よりかなり大きい周波数を有す
る。もう一方の入力信号は、電流制御発振器からのもの
であり、入力信号の周波数にほぼ対応する周波数まで低
減される。クロック分配ツリーと電流制御発振器からの
入力は、それらからの複合信号が入力クロックの周波数
との周波数対応の役割を果たし、その結果、位相の判定
が可能になり、チャージ・ポンプに供給される増分パル
スと減分パルスを出力するように合成される。この構成
により、基準クロック信号より周波数が高い場合でも、
制御が必要な出力クロック・ツリーからのパルスの位相
が使用され、好ましい実施例では、基準クロック信号の
周波数を有する結果信号を供給するためにクロック分配
ツリーからの信号と合成するように、電流制御発振器の
出力と位相／周波数検出器との間に周波数分割器が挿入
される。
【００１２】位相／周波数検出器の他の実施例では、検
出される基準信号と出力信号との位相差にかかわらず、
ともに等しくかつ固定され生成される増分パルスと減分
パルスのそれぞれに幅成分を課す遅延回路が設けられて
いる。これにより、デッド・ゾーンが防止され、通常は
デッド・ゾーン発生の原因になりそうな増分パルスと減
分パルスの幅の差が非常に小さい場合でも、入力と増分
パルスおよび減分パルスの両方に一定の増分が行われ、
これにより、増分パルスと減分パルスの幅が非常に小さ
くてもシステムによる操作が可能になる。
【００１３】
【発明の実施の形態】
位相ロック・ループ回路 次に図面、特にここでは図１を参照すると、同図には、
本発明による位相ロック・ループ（ＰＬＬ）のブロック
図が示されている。様々な構成要素およびその補助回路
について、以下に詳述する。
【００１４】この回路は、基準クロック入力を受け取
り、その基準クロック入力周波数を出力クロック信号と
比較する位相／周波数検出器１０を含む。位相／周波数
検出器１０は、周知の方法で周波数逓倍を行うフィード
バック分割器／パルス発生器１２の出力ストローブ・パ
ルスも入力として受け取る。このストローブ・パルス
は、出力クロックを（後述するように）マスキングし
て、フィードバック分割器１２に関連する遅延のない周
波数分割を実施するために、位相／周波数分割器１０内
で使用される。というのは、位相／周波数分割器は、フ
ィードバック分割器／パルス発生器１２からではなく、
クロック出力からのマスキング済みフィードバック信号
を直接比較するからである。一般に、クロックからのフ
ィードバックは周波数を整合させるために使用し、フィ
ードバック分割器からのフィードバックは後述するよう
に周波数を整合させるために使用する。位相／周波数検
出器１０は、チャージ・ポンプ１４および１６に増分
（ＩＮＣ）パルスと減分（ＤＥＣ）パルスを出力する。
【００１５】位相／周波数検出器１０は、立上り検出器
である。これは、クロック基準信号の立上りとＰＬＬ出
力クロックの立上りとを比較する。図５（詳細は後述す
る）は、「デッド・ゾーン」を有する典型的な先行技術
の位相／周波数検出器のＩＮＣ出力とＤＥＣ出力の生成
を示している。出力クロック位相が基準クロック位相よ
り遅れるすなわち遅延すると、増分（ＩＮＣ）パルスが
生成される。このパルスの幅ｔ１は、基準クロックの立
上りと出力クロックの立上りとのタイミング差と等し
い。出力クロック位相が基準クロック位相より先行する
すなわち進むと、減分（ＤＥＣ）パルスが生成される。
このＤＥＣパルスの幅ｔ２は、出力クロックの立上りと
基準クロックの立上りとのタイミング差と等しい。位相
／周波数検出回路には速度制限があるため、基準クロッ
クと出力クロックの位相が所与の規定値Δに達すると、
ＩＮＣ信号もＤＥＣ信号も一切生成されない。この値Δ
がゼロ付近である場合、検出器の位相交差は「デッド・
ゾーン」と呼ばれる。というのは、この検出器はこの領
域で機能的に「デッド」状態になるからである。
【００１６】これにより、ＰＬＬの余分な静的位相エラ
ーが発生する。「デッド・ゾーン」を持たない位相／周
波数検出器を構築するため、検出器の状態マシンで余分
な遅延が追加される。その構造については、図３に関連
して後述する。図６は、この回路のように「デッド・ゾ
ーン」を持たない位相／周波数検出器１０のタイミング
図を示している。出力クロックが位相上、基準クロック
より遅れる（遅延する）と、ＩＮＣパルスが生成され
る。このＩＮＣパルスの幅は、ｔ１およびｔ３という２
つの部分から構成される。ｔ１は、基準クロックの立上
りと出力クロックの立上りとのタイミング差と等しい。
ｔ３は、位相検出器の状態マシンの余分な遅延によって
生成される。ＤＥＣパルスも生成され、その幅はｔ３と
等しい。後述するように、チャージ・ポンプは、幅がＩ
ＮＣパルスおよびＤＥＣパルスと等しい電流パルスを生
成する。ＩＮＣはフィルタ１８に電荷を追加し、ＤＥＣ
はフィルタ１８から電荷を差し引くので、ＩＮＣ電荷と
ＤＥＣ電荷のｔ３部分はループ・フィルタ１８で互いに
打ち消しあう。フィルタへの正味電荷は、ｔ１のみに比
例する。
【００１７】チャージ・ポンプ１４は、一対のキャパシ
タから構成される差動ループ・フィルタ１８に電流信号
を出力し、信号の目的が周波数の増分か減分かに応じ
て、ループ・フィルタ・キャパシタ１８上の電荷を増加
または減少する。この増分／減分信号は第２のチャージ
・ポンプ１６にも供給され、このチャージ・ポンプ１６
は増分／減分信号を電流出力に変換し、その出力は差動
電流制御発振器２０に供給され、その発振器は入力電流
の変化に応答してその出力周波数を変更する。発振器２
０に電流を供給するチャージ・ポンプ１６を使用する
と、フィルタ１８のキャパシタに抵抗器を結合する必要
性がなくなる。実際にこれは、電流制御発振器２０に関
連して後述するように、このような抵抗器によって通常
実施される差動機能を実行する。（位相／周波数検出器
１０、チャージ・ポンプ１４と１６、電流制御発振器２
０の回路の詳細については、後述する。）したがって、
位相上、出力クロックが基準クロックより早い場合、位
相／周波数検出器１０は減分パルスを生成し、チャージ
・ポンプ１４と１６はこの論理信号を電流パルスに変換
する。チャージ・ポンプ１４からのパルスは、ループ・
フィルタ・キャパシタ１８での電圧を減少する。これに
対して、位相上、出力クロック信号が基準クロックより
遅い場合、位相／周波数検出器１０は、ループ・フィル
タ・キャパシタ１８での電圧を増加するためにチャージ
・ポンプ１４が使用する増分パルスを生成する。ループ
・フィルタ・キャパシタ１８は、第１のチャージ・ポン
プ１４からの電流を電圧に変換する。本質的に、ループ
・フィルタ・キャパシタ１８とチャージ・ポンプ１６
は、平滑ＤＣ電圧を電圧／電流変換器２２に提供するた
めにパルス発生器からのパルスを平滑する。
【００１８】ループの安定性のために必要なゼロは、位
相／周波数検出器１０の出力に必要な利得が印加された
後で発振器２０に電流を直接注入するチャージ・ポンプ
１６によって作成される。
【００１９】ゼロを作成する際のチャージ・ポンプの作
用については、ファイラがキャパシタＣと直列の抵抗器
Ｒから構成される先行技術を検討すれば、もっともよく
説明することができる。このフィルタは、電流パルスｉ
（ω）を押し出すチャージ・ポンプから給電される。こ
の場合、ωは２πｆと等しく、ｆは周波数である。次に
フィルタでの電圧ｖ（ω）が、電圧／電流変換器に供給
され、その変換器の利得はｇになる。電圧／電流変換器
の出力ｉ1は電流制御発振器に供給される。
【００２０】ｖ（ω）は次式で定義される。
【数１】
【００２１】ｉ1は次式で定義される。
【数２】
【００２２】この場合、上記の式の第１項すなわちｇ×
Ｒ×ｉ（ω）＝ｉdは、実際は電流ｉ（ω）に利得係数
ｇ×Ｒを掛けたものであるのに対し、第２項は注入され
た電荷の積分を表していることが分かる。したがって、
発振器に供給される電流は２つの成分の合計になる。
【００２３】この実施態様では、上記の式の２つの項を
合計することによって、合計注入電流が作成される。チ
ャージ・ポンプ１６は、正しい利得を電流に印加するこ
とによって第１項ｉdを作成し、チャージ・ポンプ１４
はフィルタおよび電圧／電流変換器により容量性積分を
実施する。次に合計電流の２つの成分は電流制御発振器
の入力で合計される。この抵抗器なしの実施態様の主な
利点は、ループ・フィルタ内に抵抗器が不要であり、そ
のために空間とコストが節約される点である。また、広
範囲の入力および出力クロック動作周波数に対応するた
めに利得ｇ×Ｒの変更が容易である点である。
【００２４】ループ・フィルタ・キャパシタ１８からの
出力電圧は、周知の方法で電圧が出力として電流に変換
される従来設計の電圧／電流変換器２２に入力として供
給される。電圧／電流変換器２２からの出力電流は、チ
ャージ・ポンプ１６からの出力とともに差動電流制御発
振器２０に供給される。この２つの入力は、電流制御発
振器２０によって合計されて差動出力を提供する。その
周波数は、電圧／電流変換器２２と第２のチャージ・ポ
ンプ１６の電流出力の値によって異なる。
【００２５】差動電流制御発振器２０の差動電圧出力
は、この発振器２０の差動電圧出力を所望の周波数の単
端出力に変換する従来設計の差動／ＣＭＯＳ変換器２４
に供給される。差動／ＣＭＯＳ変換器２４の出力は、ク
ロック分配ツリー３０への入力として入力クロック周波
数の所望の倍数を有する信号を提供する、従来設計の順
方向周波数分割器およびバッファ２６に供給される。
【００２６】クロック分割ツリー３０は、必要な様々な
クロック機能を実行するためにチップ設計者が設計し使
用する一連のクロック回路である。ＡＳＩＣチップの場
合は、それぞれが同一クロック・タイミング信号を必要
とする複数のチップが使用される可能性がある。処理変
数はクロック分配ツリー内のチップ間で異なる遅延をも
たらす傾向があるので、様々なチップの様々な遅延にか
かわらず、同一クロックにより動作するすべてのチップ
で適切な位相整合を行うために、順方向分割器およびバ
ッファ２６からの出力ではなくクロック分割ツリーから
の出力が、位相／周波数検出器１０への入力として使用
される。また、クロック分割ツリーからの出力は、位相
／周波数検出器１０からの出力用の周波数逓倍器として
動作する、従来設計のフィードバック分割器およびバッ
ファ１２への入力としても使用される。
【００２７】周波数逓倍率の制御ならびにチャージ・ポ
ンプ１６の利得の制御を行うために、デコーダ３８に信
号を出力する制御回路３６が設けられている。このデコ
ーダ３８は、周知の方法でチャージ・ポンプ１６と分割
器２６および１２に信号を出力し、回路の周波数低倍率
を設定する。
【００２８】また、ジッタ制御回路４２も設けられてい
る。これについては以下に詳述するが、位相／周波数検
出器１０からの出力信号を入力として受け取り、チャー
ジ・ポンプ１４、１６への出力を制御して、後述する方
法でジッタを低減するものである。（図１に示すよう
に、ジッタ制御回路４２は、位相／周波数検出器１０に
接続されている。ただし、後述するようにロック・イン
ジケータ４４に接続し、これによって作動させることも
できる。）ロック・インジケータ４４は、位相／周波数
検出器１０からの入力とクロック基準信号とを受け取
り、「ロック済み」信号を出力する。最後に、周知の方
法でループ・フィルタ・キャパシタ１８に適切な電荷を
提供することによって回路を適切な位相ロック向けの安
定した範囲で初期設定する初期設定回路４６が設けられ
ている。
【００２９】電気入力は様々な回路に提供されるが、こ
れらの回路は当技術分野で周知のものであるので、図１
には示していない。これらの回路の一部は、様々な構成
要素の回路を説明する際に参照する。
【００３０】初期設定 次に図２を参照すると、電源投入時に、電力が印加され
たときに設定されるラッチによって入力ＩＮＩＴおよび
ＩＮＩＴＮが強制的にそれぞれハイおよびローに変更さ
れる。これらの入力は、ＦＥＴ素子８４および８６をオ
ンにして、ＦＩＬＴＮをハイに、ＦＩＬＴをローにし、
ＩＣＯを強制的にその最低動作周波数に変更する。ＩＮ
ＩＴがハイになることによってＦＥＴ６２〜８０も活動
化され、そのＦＥＴがＦＩＬＴ／ＦＩＬＴＮ電圧を感知
し、ＦＩＬＴがアース付近になり、ＦＩＬＴＮが電源電
圧付近になるまで、ＣＬＲをローに保つ。次にＣＬＲが
立ち上がり、ＩＮＩＴＡのラッチをリセットし、初期設
定装置をオフにする。ＦＥＴ８２および８８は永続的に
オフであるが、ＦＥＴ８４および８６によってＦＩＬＴ
およびＦＩＬＴＮに追加されるキャパシタンスと一致す
る。このような初期設定回路は当技術分野では周知であ
る。
【００３１】位相／周波数検出器および分割器 位相／周波数検出器１０は、クロック・ツリー３０およ
びフィードバック分割器１２からの出力信号を受け取
り、これらの信号を使用して基準クロックに対する位相
差を検出し、必要な増分信号と減分信号を出力するよう
に構成されている。出力周波数は入力周波数の倍数なの
で、両方の信号（クロック・ツリー３０の出力とフィー
ドバック分割器１２の出力）が使用され、フィードバッ
ク分割器は入力信号の周波数と一致する信号を出力しな
がら、遅延をもたらす。このため、フィードバック分割
器１２の出力の位相は、クロック・ツリー３０からの出
力信号の位相より遅れる。位相／周波数検出器１０は、
このパルスのマスキングしていない立上りまたは立下り
が基準クロック入力の立上りまたは立下りの周波数と一
致するように、クロック・ツリーからの出力信号に対し
てマスキングを行う回路（これについては後述する）を
含む。この機能を示す波形は、図３に示す。
【００３２】図３に示すように、パルス信号Ａは、その
周波数が基準クロックの周波数の所与の倍数であるクロ
ック・ツリー３０からの出力信号を表している。この図
示の例では、この信号が基準クロック周波数の３倍の周
波数になっている。フィードバック分割器１２は周知の
ようにＢとして示すパルス信号を出力する。基本的に、
信号Ｂのそれぞれのパルスは、信号Ａの３つのパルス分
の長さにわたる。また、信号Ｂは、フィードバック分割
器１２によって誘導される遅延の結果である信号Ａより
遅れている。この実施例では、信号Ａの立上りを位相整
合に使用する。信号Ａのマスキングの結果は信号Ｃとし
て示す。信号Ｂは、以下の方法で信号Ａに対してマスキ
ングを行う場合に使用する。信号Ｂがハイの場合、信号
Ａに対してマスキングを行わないので、信号Ａの立上り
Ｘ１は、信号Ｃの立上りＸ１'として出力される結果で
ある。しかし、信号Ｂがローの場合は、信号Ａに対して
マスキングを行うので、信号Ａの立上り、したがって立
上りＸ２とＸ３は、マスキングが行われ、出力として現
れなくなる。もう一度信号Ｂがハイになると、これは信
号Ａの立上りＸ４に対してマスキングを行わないので、
これは出力Ｘ４'として出力信号Ｃ上に現れる。信号Ａ
の立上りＸ５およびＸ６にはマスキングが行われ、立上
りＸ７にはマスキングが行われずに信号Ｃ上にＸ７'と
して現れる。したがって、出力信号Ｃは、クロック・ツ
リー３０からのフィードバック信号である信号Ａの周波
数の１／３の周波数のパルスを有する。これらのパルス
は、フィードバック分割器１２からの信号Ｂの誘導遅延
が発生せずに、基準クロックの周波数と一致している。
信号Ｃは反転されて信号
【数３】 （以降Ｃバーという）を形成し、この信号Ｃバーが位相
／検出器のコア状態マシンに入力される立下りとして使
用される。このコア状態マシンは立下り検出器である。
位相／周波数検出器１０用の回路は、信号ＡおよびＢか
らの信号Ｃの生成を含むものであるが、図４に示す。
【００３３】次に図４を参照すると、２つの入力信号Ａ
およびＢがＮＡＮＤゲート１１０に入力され、ゲート１
１０が信号Ｃバーを出力する。基準クロック信号（
【数４】 （以降Ｆバーという）として示す）はＮＡＮＤゲート１
１１に入力される。ゲート１１０の出力は、その位相が
ゲート１１１からの信号の位相と比較される信号であ
る。この回路の残りの部分は、一般に周知の方法でこの
位相比較を実行する。ゲート１１０からの出力は、ＮＡ
ＮＤゲート１１２への一方の入力として、またＮＡＮＤ
ゲート１１４への一方の入力としても供給される。ゲー
ト１１４からの出力は、インバータ１１８および１２０
に信号を出力するＮＡＮＤゲート１１６に入力される。
ゲート１１６とインバータ１１８および１２０は、遅延
回路１２１として機能するが、その機能および目的につ
いては後述する。インバータ１２０からの出力は、ＮＡ
ＮＤゲート１２２ならびにゲート１１２、またＮＡＮＤ
ゲート１２４および１２６にも入力される。ゲート１１
４からの出力は、ゲート１２４への一方の入力でもあ
り、その出力はゲート１１４への一方の入力になる。ゲ
ート１２６からの出力はＮＡＮＤゲート１２８への一方
の入力になり、もう一方の入力はゲート１１１から入力
される。
【００３４】ゲート１２２の出力は増分（ＩＮＣ）信号
を生成するインバータ１３２に入力され、インバータ１
３２の出力は非増分信号（ＩＮＣＮ）と呼ばれる反転増
分信号を生成するインバータ１３４に入力される。同様
に、ゲート１１２の出力は減分信号（ＤＥＣ）を出力す
るインバータ１３６に入力され、インバータ１３６の出
力は非減分（ＤＥＣＮ）信号と呼ばれる減分信号を反転
するインバータ１３８にも入力される。チャージ・ポン
プ１４および１６を作動させるために使用するのは、Ｉ
ＮＣ信号とＤＥＣ信号である。チャージ・ポンプは差動
式なので、差動回路で周知のように「ＮＯＴ」信号も必
要である。また、チャージ・ポンプ１４、１６が電流を
出力する時間を制御するのは、ＩＮＣパルスまたはＤＥ
Ｃパルスの持続期間である。
【００３５】前述のように、位相／周波数検出器１０は
遅延回路１２１を含む。この回路の目的は、インバータ
１１８および１２０の遅延値に応じて、一定値の遅延を
もたらすことである。これは、ＩＮＣパルスまたはＤＥ
Ｃパルスの位相幅が回路の速度制限により信号の位相差
に対して検出器が反応できないようなものになっている
状態である、いわゆる「デッド・ゾーン」をなくすため
のものである。この遅延は、すべての増分パルスとすべ
ての減分パルスに所与の一定パルス幅をもたらすもので
ある。これについては、図５および図６に示す。図５は
遅延がもたらされていない従来の信号出力の図であり、
図６は本発明による遅延を有する信号出力の図である。
【００３６】上記の図４および図５の説明を検討するた
め、図５には、入力基準信号が信号Ｆとして示され、位
相／周波数検出器１０からの出力信号が信号Ｃとして示
されている。図５に示すように、パルス信号Ｃがｔ１分
だけ基準パルス信号Ｆより遅れていると、増分（ＩＮ
Ｃ）パルスが生成され、その幅は信号Ｃが信号Ｆより遅
れる時間に対応する。信号Ｆが信号Ｃより遅れると、減
分（ＤＥＣ）パルスが生成され、その幅ｔ２は信号Ｆが
信号Ｃより遅れる時間に対応する。これらのパルスＤＥ
ＣまたはＩＮＣの幅が小さい場合は、これは、システム
が十分反応できるほど速くないデッド・ゾーンに対応す
る。
【００３７】遅延を有するこの回路によって生成される
パルス信号を図６に示す。パルスＣがパルスＦより遅れ
ると、ｔ１＋ｔ３の幅の増分（ＩＮＣ）パルスが生成さ
れ、ｔ３は遅延回路１２１によって誘導される遅延に対
応し、ｔ１は遅れの量に対応する。ｔ３と等しい幅の減
分（ＤＥＣ）パルスも生成される。したがって、この２
つのパルスＩＮＣおよびＤＥＣがチャージ・ポンプ１４
および１６に供給されると、それぞれの信号のｔ３成分
が互いに打ち消しあい、その結果、ｔ１に比例する電荷
の増分がチャージ・ポンプ１４および１６からキャパシ
タ１８および発振器２０にそれぞれ供給される。しか
し、これは、システムが処理できる幅のＩＮＣパルスと
ＤＥＣパルスの生成によって実施されるが、それぞれの
パルスは互いに打ち消しあう成分を持っている。同様
に、パルスＦがパルスＣより遅れると、幅ｔ２およびｔ
３の減分（ＤＥＣ）パルスが生成され、幅ｔ３の増分
（ＩＮＣ）パルスが生成される。それぞれのｔ３値は、
チャージ・ポンプ１４および１６に供給されるときに打
ち消される。したがって、デッド・ゾーンを発生せずに
小さいＩＮＣパルスまたはＤＥＣパルスでも効果的に作
成される。
【００３８】また、分割器が位相／周波数分割器１０へ
の入力信号として使用される場合、ゲート１１０への入
力と同様のＮＡＮＤゲート１１１への２重入力は、入力
としての個々の元の信号ならびに分割信号を使用して分
割器によって入力に発生する遅延をなくすために使用す
ることができる。これは図７に示すが、同図には、信号
Ｇならびに基準クロック入力Ｈを供給する入力分割器１
４２とゲート１１１が示されている。この場合、ゲート
１１１の出力はゲート１１０の出力と同様のものにな
る。
【００３９】ジッタ制御 位相ロック・ループが動作する環境の特性の１つは、入
力クロック・パルスの周波数に固有のわずかな変動の結
果であるジッタとして知られている。この結果、矯正ま
たは補正しないと、特に低周波数範囲では電流制御発振
器２０からの出力信号上に現れるノイズ状態が発生す
る。図８は、ノイズ周波数の関数として典型的なＰＬＬ
ノイズ利得（出力ノイズを入力ノイズで割ったもの）を
示す図である。低周波数では、この利得が一定であり、
したがって、すべての入力ジッタが出力ノイズとしてＰ
ＬＬを介して供給される。利得が低下し始める周波数
は、様々な成分の値を制御することによって、たとえ
ば、Ｆ１とＦ２との間でいくらか調整することができる
が、その場合でも低周波数では一定のスループットにな
る。ジッタ制御回路４２は、ＰＬＬがロック済み状態ま
たは動作状態のときに、低周波数でも出力ジッタまたは
ノイズを低減する。
【００４０】ジッタ制御回路は、ＰＬＬのロック・フェ
ーズ中、すなわち、その回路がロックされていないが増
分パルスおよび減分パルスを生成しているときに、ＰＬ
Ｌがロック済み状態になるように基準電流発生器から比
較的大きい電流が供給されるが、ＰＬＬがロック済み状
態のときは、ＰＬＬをロック済み状態に維持するために
かなり小さい平均電流が供給されるという原理に基づい
て動作する。出力上のジッタの量は、チャージ・ポンプ
１４、１６の出力電流によるが、チャージ・ポンプに供
給される電流がこのように低減した結果、チャージ・ポ
ンプの出力が低減され、これにより、ジッタのために出
力ノイズが低減される。
【００４１】チャージ・ポンプへの電流を制御するため
の回路を図９に示す。この回路は、電流発生器１４９か
らの４つの電流入力Ｉ１、Ｉ２、Ｉ３、Ｉ４を使用す
る。電流Ｉ１はチャージ・ポンプ１４に直接供給され、
電流Ｉ３はチャージ・ポンプ１６に直接供給される。電
流Ｉ２は電界効果トランジスタ（ＦＥＴ）１５０を介し
てチャージ・ポンプ１４に供給され、電流Ｉ４はＦＥＴ
１５２を介してチャージ・ポンプ１６に供給される。し
たがって、ＦＥＴ１５０および１５２がオンになると、
チャージ・ポンプ１４に供給される総電流はＩ１プラス
Ｉ２になり、チャージ・ポンプ１６に供給される総電流
はＩ３プラスＩ４になる。これに対して、ＦＥＴ１５０
および１５２がオフになると、チャージ・ポンプ１４に
供給される電流はＩ１になり、チャージ・ポンプ１６に
供給される電流はＩ３になる。このため、ロック済み状
態に達するために周波数を調整しているＰＬＬのロック
・フェーズ中はＦＥＴ１５０および１５２がオンになる
が、ＰＬＬがロック済み状態または動作状態に達する
と、ＦＥＴ１５０および１５２がオフになり、このた
め、チャージ・ポンプ１４および１６に供給される電流
が低減される。このように電流が低減された結果、出力
信号のノイズが低減される。
【００４２】このノイズの低減は図１０に示す。領域Ａ
として示されている図の左側は、所与のクロック入力周
波数でそれがロック状態からロック済み状態に移行する
ときの出力信号上のノイズ周波数の変動を示している。
（入力は固定周波数ジッタを含む。）この領域Ａでは、
４つの電流Ｉ１、Ｉ２、Ｉ３、Ｉ４のすべてがチャージ
・ポンプ１４および１６に供給される。
【００４３】領域Ｂとして示されている次の領域は、同
じ所与の周波数および入力ジッタでＰＬＬがロック済み
状態に達したときの出力信号上のノイズを示している。
この領域Ｂでは、電流Ｉ１およびＩ３だけがチャージ・
ポンプ１４および１６に供給される。図１１は、領域Ａ
および領域Ｂの各部を拡大して示し、出力信号のノイズ
の大幅な低下を示している。
【００４４】さらに図１０を参照すると、次の領域であ
る領域Ｃは、基準クロックの周波数が変更され、その結
果、出力周波数が変更されたときの出力信号のノイズを
示している。この変更時に、ＰＬＬはロック・モードに
入り、したがって、４つの電流Ｉ１、Ｉ２、Ｉ３、Ｉ４
のすべてがチャージ・ポンプ１４および１６に印加さ
れ、その結果、ノイズ・レベルが高くなっている。
【００４５】領域Ｄに示すように、ＰＬＬがこの新しい
周波数でロック済み状態に移行すると、ＦＥＴ１５０お
よび１５２をオフにすることによってＩ２およびＩ４か
らの電流が除去されてＩ１およびＩ３からの電流だけが
残り、したがって、この新しい入力周波数での出力信号
のノイズが低減される。
【００４６】図１２に示すジッタ利得の低減は、チャー
ジ・ポンプの出力の低減によるので、チャージ・ポンプ
への電流の低減幅が大きくなると、出力ノイズが低下す
る。しかし、安定性の懸念からチャージ・ポンプの出力
を非常に小さい値に低減することは望ましくない。した
がって、この低減の程度はシステム設計パラメータの１
つになる。約０．６というＸの値まで低減することは容
易に達成され、回路パラメータを最適化することによっ
て、約０．２５というＸの値までの低減も達成すること
ができる。
【００４７】図９に示すように、ロック・インジケータ
４４からの出力信号に応答して、ＦＥＴ１５０および１
５２がオン／オフになる。この信号は、ＦＥＴ１５４、
１５６、１５８、１６０に印加される。ＦＥＴ１５４お
よび１５６はＰＦＥＴであり、ＦＥＴ１５８および１６
０はＮＦＥＴである。ロック・インジケータからの信号
によって、ＰＬＬがロック解除状態になっていることが
示されると、ＦＥＴ１５４、１５６、１５８、１６０が
ＦＥＴ１５０および１５２をオンにし、したがって、電
流Ｉ１、Ｉ２、Ｉ３、Ｉ４が供給される。ロック・イン
ジケータからの信号がロック済み状態または動作状態を
示すと、ＦＥＴ１５４、１５６、１５８、１６０がＦＥ
Ｔ１５０および１５２をオフにする。あるいは、位相／
周波数検出器１０からの信号を必要な回路とともに使用
して、図１に示すようにＦＥＴ１５０および１５２をオ
ン／オフにすることもできる。
【００４８】チャージ・ポンプ 前述のように、チャージ・ポンプ１４および１６は、ル
ープ・フィルタ・キャパシタ１８および電流制御発振器
２０をそれぞれ制御するために使用される。ポンプ１４
は差動出力ポンプであり、ポンプ１６は単端出力ポンプ
であるので、この２つのポンプ１４、１６の回路は異な
っている。チャージ・ポンプ回路は、位相／周波数検出
器１０からのディジタル訂正パルスをアナログ制御電圧
および電流に変換し、電流制御発振器２０を駆動する。
サーボ理論に関しては、これは、全体的なフィードバッ
ク・ループを安定状態に維持しながらエラーを最小限に
するために、「比例プラス積分」制御機能を提供する。
図１３に示すように、入力ＩＮＣ、ＩＮＣＮ、ＤＥＣ、
ＤＥＣＮ上に位相／周波数検出器から訂正信号が到着す
る。固定基準電流は線Ｉ０、Ｉ１、Ｉ２、Ｉ３上で回路
に入る。ＩＰＢＩＡＳは、２つの電流スイッチＩＰＳＷ
０およびＩＰＳＷＭ用のバイアス電圧を生成するために
これらの電流のうちの２つを使用する。訂正信号による
指令を受けるブロックＩＰＳＷＤは、発振器２０の電流
感知ノードに電流パルスを注入し、フィードバックの
「比例」部分を提供する。ブロックＩＰＳＷＭは、ＦＩ
ＬＴおよびＦＩＬＴＮに接続されたフィルタ・キャパシ
タの一方またはもう一方から電流パルスを引き出す。こ
れは、フィードバックの「積分」部分を表す差動電圧に
キャパシタによって積分される。ブロックＩＰＣＭはＦ
ＩＬＴおよびＦＩＬＴＮの電圧を監視し、両方のノード
のコモンモード電圧を一定に保持するのに必要な等価電
流を両方のノード上に供給する。ポンプ１４用の回路に
ついては、図１４および図１５に示す。
【００４９】次に図１４を参照すると、ＦＥＴ２０２、
２０４、２０６、２０８は減分（ＤＥＣ）パルスと非減
分（ＤＥＣＮ）パルスをゲートするために同図に示すよ
うに接続され、ＦＥＴ２１０、２１２、２１４、２１６
は位相／周波数検出器１０からの増分（ＩＮＣ）パルス
と非増分（ＩＮＣＮ）パルスをゲートするために接続さ
れている。ＦＥＴ２０４および２０８はＦＥＴ２１８を
介してアースに接続され、ＦＥＴ２１２および２１６は
ＦＥＴ２２０を介してアースに接続されている。バイア
ス１は、ＦＥＴ２０２、２０６、２１０、２１４用の電
圧を設定する。これらの素子は、チャージ・ポンプの出
力インピーダンスを増加するためのカスコード回路を構
成する。第２の電圧バイアスであるバイアス２は、ＦＥ
Ｔ２１８および２２０内の電流源の電流を設定する。
【００５０】図１４に示す差動チャージ・ポンプ・スイ
ッチは、ＩＮＣ信号およびＤＥＣ信号による指令を受け
るＦＩＬＴまたはＦＩＬＴＮから制御済みの電流パルス
を引き出す。電流源ＦＥＴ２１８およびＦＥＴ２２０
は、正電源またはＦＩＬＴ／ＦＩＬＴＮノードのいずれ
かに差動スイッチＦＥＴ２０４、２０８、２１２、２１
６によって向けられる一定電流を生成する。カスコード
素子ＦＥＴ２０２、２０６、２１０、２１４は、ポンプ
出力の出力インピーダンスを増加し、スイッチング・ノ
イズを低減する。
【００５１】ＩＮＣパルスは、ＦＥＴ２１２をオンに
し、ＦＥＴ２１６をオフにして、ＦＩＬＴＮから電流を
引き出し、差動フィルタ電圧を増加する。ＤＥＣパルス
は、ＦＥＴ２０４をオンにし、ＦＥＴ２０８をオフにし
て、ＦＩＬＴから電流を引き出し、差動フィルタ電圧を
低減する。
【００５２】検出器１０からのＤＥＣ信号がハイで、Ｄ
ＥＣＮ信号がローの場合、ＦＥＴ２０４はオンになり、
ＦＥＴ２０８はオフになり、ＤＥＣパルスがハイである
限り、そのままの状態を維持する。これにより、ＦＥＴ
２１８からの電流がループ・フィルタ・キャパシタ１８
に流れるようになり、ノードＦＩＬＴに接続されたキャ
パシタからの電荷が除去される。これに対して、ＩＮＣ
信号がハイで、ＩＮＣＮ信号がローの場合、これらの信
号はＦＥＴ２１２をオンにし、ＦＥＴ２１６をオフに
し、その結果、ノードＦＩＬＴＮに接続されたループ・
フィルタ・キャパシタに電流が供給される。図１５に示
すコモン・モード回路は、ＦＩＬＴおよびＦＩＬＴＮ上
のコモン・モード電圧を電源電圧のほぼ半分に維持し、
ポンプ１４の動作範囲を拡大する。このコモン・モード
回路は、図１４のチャージ・ポンプ回路の出力ＦＩＬＴ
およびＦＩＬＴＮに接続している。また、カスコード化
電流ミラーのためにバイアス電圧が供給される。Ｉ１お
よびＩ０は、カスコード化ＰＦＥＴ電流ミラー用のバイ
アス電流を提供する。図１５のこのコモン・モード回路
を使用すると、図１３に示すチャージ・ポンプ出力から
出力線ＦＩＬＴおよびＦＩＬＴＮ上のダイオードをクラ
ンプする必要がなくなり、チャージ・ポンプ１４の線形
範囲が延長される。
【００５３】図１５に示すコモンモード・フィードバッ
ク回路は、フィルタ・ノードでのコモンモード電圧を一
定に保つために機能する。入力Ｉ１で印加された基準電
流はＮＦＥＴ Ｆ１２、Ｆ１５、Ｆ１９を流れ、ＦＥＴ
Ｆ１９、Ｆ２０、Ｆ２３、Ｆ２４が線形動作領域内に
保持されるようにＦＥＴ Ｆ１５〜Ｆ１７のゲート上の
バイアス電圧を確立する。素子の整合のため、ＦＥＴ１
３、１６、１６内の電流はＩ１電流と等しい。Ｉ０内の
等価基準電流により、カスコードＦＥＴ Ｆ１２、Ｆ１
３、Ｆ１４用のバイアス電圧が生成される。
【００５４】ＦＥＴ Ｆ２３およびＦ２４はノードＦＩ
ＬＴおよびＦＩＬＴＮでの電圧を感知する。これらの素
子のサイズは、コモンモード電圧が所望の設定点にある
ときにこれらの素子が渡す総電流がＦＥＴ Ｆ２０内の
電流と等しくなるように設定されている。ＦＥＴ Ｆ２
３およびＦＥＴ Ｆ２４からの電流はＰＦＥＴ Ｆ１、
Ｆ２、Ｆ６、Ｆ７によってミラーリングされる。主チャ
ージ・ポンプによって電流がＦＩＬＴまたはＦＩＬＴＮ
から引き出されることにより、コモンモード電圧が低下
するので、ＦＥＴ Ｆ６内の電流が低下する。ＦＥＴ
Ｆ１３内の電流は一定の状態を維持するので、ＦＥＴ
Ｆ６とＦＥＴ Ｆ１３との間のノードでの電圧が低下
し、整合したカスコード化電流源ＦＥＴ Ｆ４とＦ９な
らびにＦ５とＦ１０がオンになる。これらは、ＦＩＬＴ
およびＦＩＬＴＮに等価電流を供給し、差動電圧に影響
せずにコモンモード電圧を増加する。２次フィードバッ
ク経路であるＦＥＴ Ｆ３、Ｆ８、Ｆ２２、Ｆ２１はル
ープ利得を低減して、回路を安定化する。Ｉ０からの電
流は、強制的にトランジスタＦ１１およびＦ１８を通過
し、これらのトランジスタはＦＥＴ Ｆ１２、Ｆ１３、
Ｆ１４用の電圧バイアスを設定する。
【００５５】チャージ・ポンプ１６は、位相／周波数検
出器１０からの差動パルスに応答して、電流制御発振器
２０に単端出力電流を供給する。チャージ・ポンプ１６
用の回路については、図１６に示す。同図に示すよう
に、差動入力１６は、構造上、チャージ・ポンプ１４の
ものと同様であり、ＩＮＣ信号とＩＮＣＮ信号を受け取
るように構成されたＦＥＴ２３０、２３２、２３４、２
３６と、位相／周波数検出器１０からのＤＥＣ信号とＤ
ＥＣＮ信号を受け取るように構成されたＦＥＴ２３８、
２４０、２４２、２４４を含んでいる。ＦＥＴ２４６お
よび２４８はＦＥＴ２３２および２３６をアースに接続
し、ＦＥＴ２５０および２５２はＦＥＴ２４０および２
４４をアースに接続する。ＦＥＴ２６０および２６２は
第１の電流ミラーとして動作し、ＦＥＴ２６４および２
６６は第２の電流ミラーとして動作し、ＦＥＴ２６８お
よび２７０は第３の電流ミラーとして動作する。ＦＥＴ
２７２、２７４、２７６、２７８はＦＥＴ２３０、２３
４、２３８、２４２をアースに接続する。ＦＥＴ２８０
および２８２は、電流制御発振器２０に接続された出力
電流である出力Ｉ０の電荷を追加するために使用され、
ＦＥＴ２８４、２８６、２８８、２９０は、出力Ｉ０の
電荷を低減するために使用される。位相／周波数検出器
１０からのＩＮＣ線およびＩＮＣＮ線上のパルスは、Ｆ
ＥＴ２３２をオンにし、ＦＥＴ２３６をオフにし、次に
これらがＦＥＴ２８０および２８２をオンにし、その結
果、パルスの幅に対応する時間の間、Ｉ０に電流が流
れ、発振器２０への電流が追加される。これに対して、
ＤＥＣ線およびＤＥＣＮ線上のパルスにより、ＦＥＴ２
４０がオンになり、ＦＥＴ２４４がオフになり、それに
より、ＦＥＴ２８４、２８６、２８８、２９０がオンに
なり、このＦＥＴ２９０がＩ０をアースに接続し、その
結果、ＤＥＣパルスの幅に対応する時間の間、電流制御
発振器２０に負の電流が発生する。
【００５６】要約すると、図１６に示す単端チャージ・
ポンプは、ＩＮＣ信号およびＤＥＣ信号による指令を受
ける発振器２０に双方向の電流パルスを注入する。電流
源であるＦＥＴ２４８、２４６、２５０、２５２は、入
力ＶＥ０およびＶＥ１に応じて、３通りのレベルの電流
の１つを発生する。ポンプの増分側の電流は、スイッチ
ＦＥＴ２３２およびＦＥＴ３２６を介して電流ミラーＦ
ＥＴ２６０および２８０に流れ、発振器２０への電流源
となる。ポンプの減分側の電流は、スイッチＦＥＴ２４
０、２４１を介して電流ミラーＦＥＴ２６４およびＦＥ
Ｔ２６８に流れ、次にミラーＦＥＴ２９０、２８６を通
過し、電流制御発振器からの電流を低下させる。ＦＥＴ
２７４およびＦＥＴ２７８からの一定電流は電流ミラー
に追加され、正味出力電流をいっさい発生せずに応答時
間を改善する。カスコード素子ＦＥＴ２６２、２６６、
２７０、２８２、２７２、２３０、２３４、２７６、２
３８、２４２、２８８、２８４は、応答時間を改善し、
電流源の出力インピーダンスを増加する。
【００５７】このため、チャージ・ポンプ１６は、発振
器２０に供給される電流を減少または増加するように動
作し、その出力周波数は入力電流の関数になる。前述の
ように、フィルタ・ループ１８内の抵抗器の代わりにチ
ャージ・ポンプ１６が使用されているが、抵抗器のこの
ような使用は先行技術では一般的なやり方である。した
がって、空間を要する抵抗器をループ・フィルタ１８内
に設けずに、同じ結果が達成される。
【００５８】電流制御発振器 電流制御発振器２０は、差動信号を出力し、その周波数
は入力電流の規模につれて変化する。発振器２０は負荷
要素としてＦＥＴを使用し、これにより、電流が変化す
るにつれて抵抗が変化できるようになる。電流の変化に
つれて抵抗を変化させることにより、差動負荷対で比較
的一定の電圧を維持し、それにより、電流制御発振の動
作範囲を拡張することが可能である。これは図１７を参
照することにより理解することができるが、同図は、電
流制御発振器の全体構造を高レベルで示している。
【００５９】発振器２０は、ＦＥＴ３００、３０２、３
０４という一連の差動対を含み、これらがリング発振器
を構成する。ＦＥＴ対３００、３０２、３０４は、それ
ぞれそこを横切る負荷３０６、３０８、３１０を有す
る。（ＦＥＴ対３００上のポイント１はＦＥＴ対３０６
のポイント１に接続され、ＦＥＴ対３００上のポイント
２はＦＥＴ対３０６上のポイント２に接続されてい
る。）発振器の入力Ｉへの電流は電圧／電流変換器２２
から供給される。差動負荷対での電圧降下は、負荷３０
６、３０８、３１０の電流の値と抵抗の値との関数とし
て、すなわち、Ｖ＝ＩＲという基本公式通りに変化す
る。したがって、電流Ｉが変化し、抵抗Ｒがそのままの
状態を維持すると、出力電圧は電流の関数として変化す
る。これは、発振器２０の動作範囲を狭くするものであ
る。しかし、負荷３０６、３０８、３１０の抵抗が電流
とは反対に変化すると、電圧はほぼ一定の状態を維持す
る。図示の実施例にはＦＥＴ対３００、３０２、３０４
の３つの段階が示され、使用されているが、リング発振
器を形成するために４つまたはそれ以上の状態あるいは
２つの状態を使用することもできる。図１８には、負荷
３０６、３０８、３１０の抵抗の変動性に備えるものを
含み、発振器２０の回路が示されている。
【００６０】図１８に示すように、３対の差動ＦＥＴ対
３００、３０２、３０４はそれぞれ、ＦＥＴ３１２と３
１４の対、ＦＥＴ３１６と３１８の対、ＦＥＴ３２０と
３２２の対から構成される。安定電流を提供するため、
それぞれＦＥＴ対３３０と３３２、３３４と３３６、３
３８と３４０から構成され、それぞれ３つの差動ＦＥＴ
対３００、３０２、３０４のＦＥＴと回路関係になるよ
うに接続された、３つの電流源３２４、３２６、３２８
が設けられている。負荷３０６は、図示の通り差動ＦＥ
Ｔ対３００に接続されたＦＥＴ３４２、３４４、３４
６、３４８から構成されている。同様に、負荷３０８
は、差動ＦＥＴ対３０２に接続されたＦＥＴ３５０、３
５２、３５４、３５６から構成され、負荷３１０は、差
動対３０４に接続されたＦＥＴ３５８、３６０、３６
２、３６４から構成されている。
【００６１】ＦＥＴ３６６、３６８、３７０、３７２、
３７４は、電流入力として電圧／電流変換器２２からの
入力電流入出力とチャージ・ポンプ１６に接続されてい
る。バイアス回路からの電流は、ＦＥＴ用の動作電流を
提供する。
【００６２】前述のように、差動対３００、３０２、３
０４は電流を出力し、その周波数は周知の方法で入力電
流の変化につれて変化する。さらに、出力電圧は、それ
ぞれの負荷３０６、３０８、３１０の抵抗を電流変動と
は反対に変化させることにより、一定に維持される。こ
の負荷抵抗の変化は、これを次のように実施する。入力
電流は、ＮＦＥＴ３６６および３６８から構成される第
１のカスコード化電流ミラーに強制的に供給される。こ
の電流は、１次電流ミラーから、ＮＦＥＴ３７０および
３７２から構成される２次電流ミラーにミラーリングさ
れる。第２の電流ミラーはＰＦＥＴ３７４に接続された
ダイオードに電流を強制的に供給する。このＰＦＥＴ３
７４は、可変負荷用の可変制御電圧を提供する。入力電
流が増加すると、ＦＥＴ３３４での電圧降下が増加し、
負荷抵抗が減少する。入力電流が減少すると、ＦＥＴ３
７４での電圧が減少し、負荷抵抗が増加する。それぞれ
の負荷は、可変抵抗ＰＦＥＴ３４４、３４８、３５２、
３５６、３６０、３６２と、ダイオード接続ＰＦＥＴ３
４２、３４８、３５０、３５６、３５８、３６４から構
成される。ダイオード接続ＰＦＥＴはこの負荷を線形に
改善し、負荷における電圧の揺れを制限する。可変抵抗
器は、電流の変化とは反比例して抵抗を変化させ、した
がって、発振器２０の動作範囲を拡大する。
【００６３】ロック・インジケータ ロック・インジケータ４４は、ＰＬＬが位相ロック済み
状態になっていることを示す信号を出力する。このよう
な状態は、出力クロック信号を必要とする回路が位相ロ
ック済み状態でのみ動作することをシステム設計者が把
握するため、またはそのように判定できるようにするた
めに必要である。さらに、ロック済み状態を検出する際
に、ロック・インジケータがタイミングならびにチャー
ジ・ポンプ１４および１６からの訂正パルスに敏感にな
らないようにすることが必要である。また、ロック・イ
ンジケータが入力周波数非依存になり、タイマを使用し
ないことが望ましい。というのは、ロック特性は様々な
周波数に対して様々な時間値を持つ可能性があり、多く
の先行技術のロック・インジケータは時間依存であり、
様々な周波数での様々なパラメータに対応しない。
【００６４】ロック・インジケータ４４は、ＰＬＬがそ
の位相ロック済み状態になっているかどうかを判定する
ために、基準クロックと位相／周波数検出器１０の出力
信号に依存している。簡単に説明すると、位相／周波数
検出器１０から出力された増分パルスと減分パルスの幅
の差が所与の値ｖより大きい場合にリセット信号を発生
することにより、ロック・インジケータは機能する。基
準クロックからのパルスの数がカウントされ、基準クロ
ックの所与の数ｎすなわち１６個の入力パルスの場合に
位相／周波数検出器１０からのすべての出力パルスがｖ
より大きい値を持っていない場合、ロック・インジケー
タ４４は、ＰＬＬが位相ロック済み状態になっているこ
とを示す。ロック済み状態になると、ロック・インジケ
ータ４４は、ｖより大きい値を有する数のパルスが基準
クロックの所与の数ｍのパルス内で発生するまでロック
済み状態を維持する。この数ｍは通常、数ｎより大き
い。この状態が発生すると、ロック・インジケータ４４
は、ＰＬＬがロック解除状態になっていることを示す出
力信号を発生する。その時点でロック・インジケータが
もう一度ロック済み状態に陥る、基準クロックの所与の
数ｎのパルス中にｖより大きい幅値を有する出力が発生
しなくなるまで、ロック・インジケータはロック解除状
態を維持する。ロック・インジケータ４４の出力はロッ
ク済み状態またはロック解除状態にラッチされる。
【００６５】ロック済み状態およびロック解除状態を判
定しラッチするための回路を図１９に示す。基準クロッ
ク信号は、ＸＯＲゲート３８６に接続された一対のＮＡ
ＮＤゲート３８２、３８４を含む遅延回路３８０に入力
される。ＸＯＲゲート３８６の出力は、ロック・カウン
タ３８８とロック解除カウンタ３９０に信号を出力する
一連の７つのインバータ３８７に入力される。この遅延
回路の目的は、基準クロック信号内に遅延をもたらし
て、増分信号および減分信号を生成するときに位相／周
波数検出器１０によって発生する遅延と一致させること
である。
【００６６】ロック・カウンタ３８８（その構造につい
ては後述する）は、後述するように１６個のパルスに達
する前にリセットされるまで、１６個のパルスをカウン
トし、１６個のパルスの後で１つの信号を出力する。ロ
ック・カウンタ３８８からの出力は、遅延回路３９２を
通過し、ラッチ３９４に入力される。ロック・カウンタ
からラッチ３９４への入力パルスはラッチ３９４をラッ
チして、ロック済み状態を示す。
【００６７】位相／周波数検出器１０からの増分信号お
よび減分信号は、ＸＯＲゲート３９８に入力され、その
出力はＩＮＣパルスとＤＥＣパルスとの幅の差になり、
その出力は一対のインバータ４００を通過する。インバ
ータ４００は、増分パルスと減分パルスの幅の差が所与
の値ｖより大きい場合のみ、出力信号を生成する。ｖの
値はインバータ４００用に選択された値によって決ま
り、したがって、この値を選択することによって、ジッ
タ許容差の量を設計で回路に取り入れることができる。
インバータ４００の出力はＯＲゲート４０２に入力さ
れ、そのＯＲゲートの出力はロック・カウンタ３８８を
リセットするために使用される。
【００６８】また、ロック・カウンタ３８８の出力はＯ
Ｒゲート４０４に入力され、そのＯＲゲートの出力はロ
ック解除カウンタ３９０をリセットするために使用され
る。ロック解除カウンタ３９０は３２個のパルスをカウ
ントし、それがリセットされていない場合に出力パルス
を生成し、そのパルスがＯＲゲート４０６によりゲート
され、ラッチ３９４をロック解除状態にラッチする。
【００６９】この回路は次のように動作する。基準クロ
ックが信号を入力すると、その信号は遅延回路３８０を
通過し、ロック・カウンタ３８８とロック解除カウンタ
３９０の両方に印加される。この時点で、ラッチ３９４
はロック解除位置になっている。ロック・カウンタ３８
８はパルスのカウントを開始し、リセットされていなけ
れば、１６個のパルスの終わりに出力信号を生成してラ
ッチ３９４をロック済み位置にする。基準クロックが信
号を入力するのと同時に、位相／周波数検出器１０が増
分ＩＮＣ信号と減分ＤＥＣ信号をＸＯＲゲート３９８に
入力する。これらのＩＮＣおよびＤＥＣパルスの幅の差
がｖより小さい場合、インバータ４００からの出力は一
切行われない。この出力なし状態が１６個のパルス分持
続する場合は、ロック・カウンタ３８８がリセットされ
ず、ラッチ３９４がロック済み状態にラッチされる。た
だし、ロック・カウンタ３８８が１６個のパルスをカウ
ントしている間に、増分ＩＮＣパルスと減分ＤＥＣパル
スの幅の間にｖより大きい値が発生すると、インバータ
４００がＯＲゲート４０２に信号を出力し、そのＯＲゲ
ートがロック・カウンタ３８８をリセットし、そのカウ
ンタがもう一度カウントを開始する。ロック・カウンタ
３８８のカウントとリセットは、インバータ４００から
のリセット信号なしで１６個のパルスがカウントされる
まで続行する。この時点で、ラッチ３９４はロック済み
状態に入る。
【００７０】ラッチがロック済み状態になった後、ロッ
ク済み状態からロック解除状態に出るには、その時点で
ラッチ３９４がロック解除状態にラッチされる１６個を
超えるパルスの期間に増分パルスと減分パルスがｖより
大きい値を有することが必要である。これは次のように
発生する。この場合、リセットされない限り、３２個の
パルスをカウントするロック解除カウンタ３９０にも遅
延回路３８０からの出力が入力されることに留意された
い。３２個のパルスの後、ロック解除カウンタ３９０は
信号を出力し、ラッチ３９４をロック解除状態にする。
ロック・カウンタ３８８が出力信号を生成する１６個の
パルスをカウントしたと想定すると、ロック・カウンタ
３８８からの出力信号はＯＲゲート４０４を通過し、ロ
ック解除カウンタ３９０をリセットし、このカウンタが
もう一度３２個までのカウントを開始する。したがっ
て、ロック解除カウンタ３９０から出力信号が一切生成
されず、このため、ラッチがロック済み状態を維持す
る。次に、増分ＩＮＣパルスと減分ＤＥＣパルスとの幅
の差がｖより大きいことを示す単一パルスがインバータ
４００によって生成されると想定する。これが発生する
と、ロック・カウンタ３８８は、その１６個のパルス・
カウントに達する前にリセットされるので、ロック解除
カウンタには一切リセット信号が送達されず、したがっ
て、３２個のカウントに達するかまたはリセットされる
までその３２個のパルスのカウントを続行する。インバ
ータからそれ以上のパルスが生成されないと想定する
と、ロック・カウンタ３８８が１６個のパルスのカウン
トに達したときに、ロック解除カウンタ３９０をリセッ
トする信号が出力される。したがって、ラッチ３９４は
ロック済み状態を維持する。ただし、インバータ４００
によって生成される信号が１６個より多いクロック・パ
ルス分持続する場合、ロック解除カウンタ３９０は、そ
の３２個のカウントに達する前にリセット信号を受け取
らず、ラッチ３９４への信号を生成してロック解除状態
にラッチする。この状態は、ロック・カウンタ３８８に
よって１６個のパルスがカウントされるまで続行し、そ
の後、そのカウンタがラッチ３９４をロック済み状態に
ラッチする。
【００７１】したがって、この回路のロック・インジケ
ータはクロック・ジッタに対して比較的鈍感であること
に留意されたい。というのは、増分パルスと減分パルス
の幅の差が値ｖより大きい場合にのみ応答して、ＰＬＬ
がロック解除状態になり、その値はロック済み状態に影
響しない、ある程度のジッタを考慮したものであるから
である。さらに、ＰＬＬがまだロック済みモードになっ
ている間にループ・フィルタ・キャパシタ１８上の電荷
を補給する必要があるために、ｖより大きい値の複数の
断続パルスに応答して、ＰＬＬがロック解除状態に移行
することはない。また、ロック・インジケータは、入力
クロック周波数に応答するのであって、時間に応答する
のではない。このため、同一動作特性を有する広範囲の
周波数で適用可能である。
【００７２】次に図２０を参照すると、同図にはロック
・カウンタ３８８の構造が示されている。この回路は、
４つのインバータ４１４に直列に接続された一連の５つ
の２で分割回路４１２を含む。この２で分割回路は当技
術分野では周知のものであり、このような従来の回路で
あればどの回路でも使用することができる。追加の２で
分割回路とインバータを追加すると、３２パルス・カウ
ントのロック解除カウンタ３９０の構造が得られる。
【００７３】ロック・カウンタ３８８用の１６個のパル
ス・カウントの値とロック解除カウンタ３９０用の３２
個のパルス・カウントの値はある程度まで任意であり、
ＰＬＬ回路の様々なパラメータに応じて変更可能である
ことに留意されたい。たとえば、場合によっては余分な
電荷パルスを考慮し、それに対応するために８パルス・
カウンタで十分な場合もあるが、ロック・カウンタ３８
８用として３２個のパルスが必要な場合もある。これに
対して、ロック解除カウンタ３９０用として６４パルス
・カウンタで十分な場合もある。さらに、ｖという値
は、素子およびインバータ４００のサイズまたは値を変
更することによって、入力信号のジッタに応じて調整ま
たは選択することができる。
【００７４】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００７５】（１）入力クロック基準信号と回路出力信
号との位相／周波数の差を比較し、出力として増分パル
スと減分パルスを提供する位相／周波数検出器と、前記
位相／周波数検出器に結合されたチャージ・ポンプと、
前記チャージ・ポンプに結合されたループ・フィルタ・
キャパシタであって、前記ループ・フィルタ・キャパシ
タが電流制御発振器に電流入力を提供するように結合さ
れ、前記電流制御発振器の出力が電流制御発振器の電流
入力に応答して出力周波数を提供する、ループ・フィル
タ・キャパシタとを含み、前記位相／周波数検出器が、
ロック周波数である第１の周波数を有する基準クロック
信号を受け取る第１の入力ポートと、前記第１の周波数
より大きい第２の周波数でクロック分配ツリーからの出
力を受け取る第２の入力ポートであって、その出力の位
相が前記第１の周波数にロックされる第２の入力ポート
と、前記第１の周波数にほぼ対応する第２の周波数で、
それから位相が外れている電流制御発振器からの出力信
号を受け取る第３の入力ポートと、前記第２および第３
の入力ポートで受け取った前記信号を合成して、前記第
３の信号の周波数に対応する周波数と前記第２の信号の
位相に対応する位相を有する複合信号を生成する信号合
成回路と、前記第１のポートおよび前記信号合成回路と
回路関係にある出力回路であって、前記複合信号と前記
基準信号の位相差に対応する幅を有する増分パルスと減
分パルスを出力する出力回路とを含むことを特徴とす
る、位相ロック・ループ回路。 （２）周波数分割器が、電流制御発振器の出力および前
記第３のポートと回路関係にあって、前記第２の周波数
の信号を供給することを特徴とする、上記（１）に記載
の位相ロック・ループ回路。 （３）前記周波数分割器が、基準クロック信号の周波数
と同等の周波数の信号を供給することを特徴とする、上
記（２）に記載の位相ロック・ループ回路。 （４）前記信号合成回路が、電流制御発振器からの信号
によりクロック分配ツリーからの信号の一部分に対して
マスキングを行って、分割した周波数の信号を供給する
ためのゲートを含むことを特徴とする、上記（１）に記
載の位相ロック・ループ回路。 （５）前記複合信号と前記基準クロック信号の位相差に
かかわらず、前記増分パルスと減分パルスのそれぞれに
所与の幅の増分を提供するように構成された遅延回路を
さらに特徴とする、上記（１）に記載の位相ロック・ル
ープ回路。 （６）入力クロック基準信号と回路出力信号との位相／
周波数の差を比較し、出力として増分パルスと減分パル
スを提供する位相／周波数検出器と、前記位相／周波数
検出器に結合されたチャージ・ポンプと、前記チャージ
・ポンプに結合されたループ・フィルタ・キャパシタで
あって、前記ループ・フィルタ・キャパシタが電流制御
発振器に電流入力を提供するように結合され、前記電流
制御発振器の出力が電流制御発振器の電流入力に応答し
て出力周波数を提供する、ループ・フィルタ・キャパシ
タとを含み、前記位相／周波数検出器が、電流制御発振
器からの入力信号と基準クロック信号を受け取るための
入力ポートと、それぞれが前記信号の位相の差に対応す
る幅を有する増分パルスと減分パルスを出力するための
比較回路と、前記信号の位相差にかかわらず、前記増分
パルスと減分パルスに所与の幅増分値の等価幅をもたら
すための遅延回路とを含むことを特徴とする、位相ロッ
ク・ループ回路。 （７）入力として基準クロック信号と回路出力信号を受
け取り、入力クロック信号と回路出力信号の位相／周波
数を比較し、増分パルスおよび減分パルスとして基準ク
ロック信号と回路出力信号の位相の差に応答してその幅
の増分パルスと減分パルスを出力する位相／周波数検出
器を有する位相ロック・ループ回路において、入力信号
の位相差にかかわらず、それぞれが前記幅の所定の等価
増分値を有する前記増分パルスと減分パルスを生成する
ステップを含む、前記位相／周波数検出器から増分パル
スと減分パルスを供給する方法。 （８）入力として基準クロック信号と回路出力信号を受
け取り、入力クロック信号と回路出力信号の位相／周波
数を比較し、増分パルスおよび減分パルスとして基準ク
ロック信号と回路出力信号の位相の差に応答してその幅
の増分パルスと減分パルスを出力する位相／周波数検出
器を有する位相ロック・ループ回路において、入力クロ
ック信号の周波数に対応する第１の周波数を有する第１
の信号成分と入力クロック信号の位相に対応する第２の
周波数を有する第２の成分として前記回路出力信号を供
給し、前記第１および第２の成分を合成して、基準クロ
ックの周波数および位相に対応する信号を供給すること
を含む、前記位相／周波数検出器から前記パルスを生成
する方法。 （９）前記信号の位相差にかかわらず、それぞれの増分
パルスおよび減分パルスに所与の幅の増分値をもたらす
ステップを含むことを特徴とする、上記（８）に記載の
方法。
【図面の簡単な説明】
【図１】改良型位相ロック・ループ回路の高レベル・ブ
ロック図である。
【図２】初期設定回路の回路図である。
【図３】クロック分配ツリーからのフィードバック信号
に対するフィードバック周波数分割器のマスキング機能
のグラフ表現である。
【図４】位相／周波数検出器の回路の回路図である。
【図５】「デッド・ゾーン」を有する従来の位相／周波
数検出器から出力されるＩＮＣパルスとＤＥＣパルスの
グラフ表現である。
【図６】「デッド・ゾーン」を持たないこのＰＬＬの位
相／周波数検出器から出力されるＩＮＣパルスとＤＥＣ
パルスのグラフ表現である。
【図７】分割された入力が使用される、図５と同様の回
路の一部を示す図である。
【図８】ジッタ制御回路を使用しない場合の周波数に対
するジッタ利得の変動を示すグラフ表現である。
【図９】ＰＬＬのジッタ制御回路の回路図である。
【図１０】本発明のジッタ制御を使用した場合の出力ノ
イズの低減を示すグラフ表現である。
【図１１】図９のグラフの一部を示す拡大図である。
【図１２】本発明のジッタ制御装置および方法を使用し
た場合のＰＬＬのジッタ利得を周波数の関数として示す
グラフ表現である。
【図１３】チャージ・ポンプ構成の高レベル図である。
【図１４】ＰＬＬ回路の差動チャージ・ポンプの主スイ
ッチの回路図である。
【図１５】図１２のチャージ・ポンプのコモン・モード
回路の回路図である。
【図１６】ＰＬＬ回路の単端出力チャージ・ポンプの回
路図である。
【図１７】ＰＬＬ回路の電流制御発振器の高レベル・ブ
ロック図である。
【図１８】電流制御発振器の構成要素を示す回路図であ
る。
【図１９】ＰＬＬ回路のロック・インジケータの回路図
である。
【図２０】図１８のロック・インジケータに使用する分
割回路の１つを示す図である。
【符号の説明】
１０ 位相／周波数検出器 １２ フィードバック分割器／パルス発生器 １４ チャージ・ポンプ１ １６ チャージ・ポンプ２ １８ フィルタ（ループ・フィルタ・キャパシタ） ２０ 電流制御発振器 ２２ 電圧／電流変換器 ２４ 差動／ＣＭＯＳ変換器 ２６ 順方向分割器およびバッファ ３０ クロック分配ツリー ３６ 制御回路 ３８ デコーダ ４２ ジッタ制御回路 ４４ ロック・インジケータ ４６ 初期設定回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドナルド・ユージン・ストレイヤー アメリカ合衆国13827 ニューヨーク州オ ウェゴ マクリーン・ロード 1755

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】入力クロック基準信号と回路出力信号との
    位相／周波数の差を比較し、出力として増分パルスと減
    分パルスを提供する位相／周波数検出器と、 前記位相／周波数検出器に結合されたチャージ・ポンプ
    と、 前記チャージ・ポンプに結合されたループ・フィルタ・
    キャパシタであって、前記ループ・フィルタ・キャパシ
    タが電流制御発振器に電流入力を提供するように結合さ
    れ、前記電流制御発振器の出力が電流制御発振器の電流
    入力に応答して出力周波数を提供する、ループ・フィル
    タ・キャパシタとを含み、 前記位相／周波数検出器が、 ロック周波数である第１の周波数を有する基準クロック
    信号を受け取る第１の入力ポートと、 前記第１の周波数より大きい第２の周波数でクロック分
    配ツリーからの出力を受け取る第２の入力ポートであっ
    て、その出力の位相が前記第１の周波数にロックされる
    第２の入力ポートと、 前記第１の周波数にほぼ対応する第２の周波数で、それ
    から位相が外れている電流制御発振器からの出力信号を
    受け取る第３の入力ポートと、 前記第２および第３の入力ポートで受け取った前記信号
    を合成して、前記第３の信号の周波数に対応する周波数
    と前記第２の信号の位相に対応する位相を有する複合信
    号を生成する信号合成回路と、 前記第１のポートおよび前記信号合成回路と回路関係に
    ある出力回路であって、前記複合信号と前記基準信号の
    位相差に対応する幅を有する増分パルスと減分パルスを
    出力する出力回路とを含むことを特徴とする、位相ロッ
    ク・ループ回路。
  2. 【請求項２】周波数分割器が、電流制御発振器の出力お
    よび前記第３のポートと回路関係にあって、前記第２の
    周波数の信号を供給することを特徴とする、請求項１に
    記載の位相ロック・ループ回路。
  3. 【請求項３】前記周波数分割器が、基準クロック信号の
    周波数と同等の周波数の信号を供給することを特徴とす
    る、請求項２に記載の位相ロック・ループ回路。
  4. 【請求項４】前記信号合成回路が、電流制御発振器から
    の信号によりクロック分配ツリーからの信号の一部分に
    対してマスキングを行って、分割した周波数の信号を供
    給するためのゲートを含むことを特徴とする、請求項１
    に記載の位相ロック・ループ回路。
  5. 【請求項５】前記複合信号と前記基準クロック信号の位
    相差にかかわらず、前記増分パルスと減分パルスのそれ
    ぞれに所与の幅の増分を提供するように構成された遅延
    回路をさらに特徴とする、請求項１に記載の位相ロック
    ・ループ回路。
  6. 【請求項６】入力クロック基準信号と回路出力信号との
    位相／周波数の差を比較し、出力として増分パルスと減
    分パルスを提供する位相／周波数検出器と、 前記位相／周波数検出器に結合されたチャージ・ポンプ
    と、 前記チャージ・ポンプに結合されたループ・フィルタ・
    キャパシタであって、前記ループ・フィルタ・キャパシ
    タが電流制御発振器に電流入力を提供するように結合さ
    れ、前記電流制御発振器の出力が電流制御発振器の電流
    入力に応答して出力周波数を提供する、ループ・フィル
    タ・キャパシタとを含み、 前記位相／周波数検出器が、 電流制御発振器からの入力信号と基準クロック信号を受
    け取るための入力ポートと、 それぞれが前記信号の位相の差に対応する幅を有する増
    分パルスと減分パルスを出力するための比較回路と、 前記信号の位相差にかかわらず、前記増分パルスと減分
    パルスに所与の幅増分値の等価幅をもたらすための遅延
    回路とを含むことを特徴とする、位相ロック・ループ回
    路。
  7. 【請求項７】入力として基準クロック信号と回路出力信
    号を受け取り、入力クロック信号と回路出力信号の位相
    ／周波数を比較し、増分パルスおよび減分パルスとして
    基準クロック信号と回路出力信号の位相の差に応答して
    その幅の増分パルスと減分パルスを出力する位相／周波
    数検出器を有する位相ロック・ループ回路において、 入力信号の位相差にかかわらず、それぞれが前記幅の所
    定の等価増分値を有する前記増分パルスと減分パルスを
    生成するステップを含む、前記位相／周波数検出器から
    増分パルスと減分パルスを供給する方法。
  8. 【請求項８】入力として基準クロック信号と回路出力信
    号を受け取り、入力クロック信号と回路出力信号の位相
    ／周波数を比較し、増分パルスおよび減分パルスとして
    基準クロック信号と回路出力信号の位相の差に応答して
    その幅の増分パルスと減分パルスを出力する位相／周波
    数検出器を有する位相ロック・ループ回路において、 入力クロック信号の周波数に対応する第１の周波数を有
    する第１の信号成分と入力クロック信号の位相に対応す
    る第２の周波数を有する第２の成分として前記回路出力
    信号を供給し、前記第１および第２の成分を合成して、
    基準クロックの周波数および位相に対応する信号を供給
    することを含む、前記位相／周波数検出器から前記パル
    スを生成する方法。
  9. 【請求項９】前記信号の位相差にかかわらず、それぞれ
    の増分パルスおよび減分パルスに所与の幅の増分値をも
    たらすステップを含むことを特徴とする、請求項８に記
    載の方法。
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