JPS60146315A - クロツク信号発生方式 - Google Patents
クロツク信号発生方式Info
- Publication number
- JPS60146315A JPS60146315A JP59001616A JP161684A JPS60146315A JP S60146315 A JPS60146315 A JP S60146315A JP 59001616 A JP59001616 A JP 59001616A JP 161684 A JP161684 A JP 161684A JP S60146315 A JPS60146315 A JP S60146315A
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- JP
- Japan
- Prior art keywords
- clock signal
- clock
- digital
- signals
- gates
- Prior art date
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- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はクロック信号発生方式に関し１％にクロック信
号源からの多相クロックにそれぞれ同期して動作するデ
ィジタル回路を内蔵する半導体集積回路におけるクロッ
ク信号゛発生方式に関する。
号源からの多相クロックにそれぞれ同期して動作するデ
ィジタル回路を内蔵する半導体集積回路におけるクロッ
ク信号゛発生方式に関する。
従来のこの種のクロック信号発生方式について回向を用
いて概説する。第１図は従来のクロック信号発生方式の
一例を示すブロック図、第２図は第１図におけるクロッ
ク信号源からの２相りロック信号のクロックパルス位相
を示す図である。第１図において、ＭＯ８Ｏ８撰集積回
路ィジタル回路２１．２２を内蔵している。クロック信
号源１から互いに異なる位相で発生する第１．第２のク
ロック信号ＣＰＩ、ＣＰ２（第２図に図示）はそれぞれ
ディジタル回路２１．２２に供給され、例えばディジタ
ル回路２１は前記クロック信号ＣＰ１に同期してデータ
を送信し、ディジタル回路２２は前記クロック信号ＣＰ
２に同期してデータを受信する。しかしながらこのＭＯ
８Ｏ８撰集積回路、ディジタル回路２１は例えばＭＯＳ
ト５ンジスタ（以下Ｔ）Ｔ凰、Ｔ意およびＴ３のＭＯ８
トランジメタ群を有し、一方ディジタル回路２２は例え
ばＴ４およびＴ＠のＭＯＳ）ランジスタ群を有するので
、クロック信号Ｃｒｔ、、ＣＰ２にはマスクパターン上
存在する配線素子による抵抗および前記ＭＯＳトランジ
スタ群のゲート入力容量の異なるものが負荷として接続
される。従って前記位相のクロック信号ＣＰ１．ｃｐ２
の各配線終端でのクロック信号ＣＰＩ’、ＣＰ２’は該
クロック信号ＯＰ１ ＋ ＣＰ ２に対し異なった位相
遅れを生じる。ここでクロック信号ＣＰＩの負荷とＣＦ
２の負荷は上述したように同一でないためクロック信号
ＣＰ１′とＣＰ２’のそれぞれの位相遅延は等しくはな
く、該クロック信号ＣＰｉ’、ＣＰ２′のいずれかの位
相遅延が大きくなっ゛Ｃ両クりック信号ＣＰ１’、ＣＰ
２’のクロックパルスに１なり生じると、ディジタル回
路２１．２２がデータ送受時に誤動作する怖れがあると
いう欠点があった。
いて概説する。第１図は従来のクロック信号発生方式の
一例を示すブロック図、第２図は第１図におけるクロッ
ク信号源からの２相りロック信号のクロックパルス位相
を示す図である。第１図において、ＭＯ８Ｏ８撰集積回
路ィジタル回路２１．２２を内蔵している。クロック信
号源１から互いに異なる位相で発生する第１．第２のク
ロック信号ＣＰＩ、ＣＰ２（第２図に図示）はそれぞれ
ディジタル回路２１．２２に供給され、例えばディジタ
ル回路２１は前記クロック信号ＣＰ１に同期してデータ
を送信し、ディジタル回路２２は前記クロック信号ＣＰ
２に同期してデータを受信する。しかしながらこのＭＯ
８Ｏ８撰集積回路、ディジタル回路２１は例えばＭＯＳ
ト５ンジスタ（以下Ｔ）Ｔ凰、Ｔ意およびＴ３のＭＯ８
トランジメタ群を有し、一方ディジタル回路２２は例え
ばＴ４およびＴ＠のＭＯＳ）ランジスタ群を有するので
、クロック信号Ｃｒｔ、、ＣＰ２にはマスクパターン上
存在する配線素子による抵抗および前記ＭＯＳトランジ
スタ群のゲート入力容量の異なるものが負荷として接続
される。従って前記位相のクロック信号ＣＰ１．ｃｐ２
の各配線終端でのクロック信号ＣＰＩ’、ＣＰ２’は該
クロック信号ＯＰ１ ＋ ＣＰ ２に対し異なった位相
遅れを生じる。ここでクロック信号ＣＰＩの負荷とＣＦ
２の負荷は上述したように同一でないためクロック信号
ＣＰ１′とＣＰ２’のそれぞれの位相遅延は等しくはな
く、該クロック信号ＣＰｉ’、ＣＰ２′のいずれかの位
相遅延が大きくなっ゛Ｃ両クりック信号ＣＰ１’、ＣＰ
２’のクロックパルスに１なり生じると、ディジタル回
路２１．２２がデータ送受時に誤動作する怖れがあると
いう欠点があった。
本発明は上記欠点を解決すべくなされたもので、その目
的とするところは従来実限できなかったクロック同志の
重なりの発生を確実に阻止できるクロック信号発生方式
を提供することにある。
的とするところは従来実限できなかったクロック同志の
重なりの発生を確実に阻止できるクロック信号発生方式
を提供することにある。
本発明によれば、クロック信号源からの多相クロックに
それぞれ同期して動作するディジタル回路を内蔵する半
導体集積回路において、前記クロック信号源からｎ番目
に発生するクロック信号を前記ディジタル回路に供給す
る際に前記クロック信号源と前記各ディジタル回路間の
接続配線の抵抵負荷および該ディジタル回路を構成する
トランジスタ群のゲート入力容量負荷により生じるクロ
ック位相の遅延のうち最大の遅延が生じたクロック信号
をｎ＋１番目に発生するクロック信号の禁止信号として
供給する手段を備えることを％徴とするクロック信号発
生方式が得られる。
それぞれ同期して動作するディジタル回路を内蔵する半
導体集積回路において、前記クロック信号源からｎ番目
に発生するクロック信号を前記ディジタル回路に供給す
る際に前記クロック信号源と前記各ディジタル回路間の
接続配線の抵抵負荷および該ディジタル回路を構成する
トランジスタ群のゲート入力容量負荷により生じるクロ
ック位相の遅延のうち最大の遅延が生じたクロック信号
をｎ＋１番目に発生するクロック信号の禁止信号として
供給する手段を備えることを％徴とするクロック信号発
生方式が得られる。
次に第３図を参照して本発明について説明する。
第３図は本発明のクロック信号発生方式の一実施例を示
すブロック図である。同図に２いて従来方式と同じ構成
要件には第１図と同じ符号を付しである。クロック信号
源ｌがらのクロック信号Ｃｐｉ 、ＣＦ２（クロックパ
ルス位相は第２図に図示）はそれぞれ２人カアンドゲー
ト２３，２４の１人力に接続され、２人カアンドグー）
２３．２４の出力はそれぞれディジタル回路２１ ’１
２２のマスクパターン上存在する負荷に接続される。す
べ“Ｃの負荷（ＭＯＳト９ンジスタ群および配線素子）
にクロックパルスを供給した後の各クロック信号ＣＰＩ
’、ＣＰ２’はそれぞれインバータ２６．２５の入力に
接続され、それぞれの出力である反転信号が鋲止入力と
して互いの２人カアンドゲート２４゜２３の個入力とし
て接続される。
すブロック図である。同図に２いて従来方式と同じ構成
要件には第１図と同じ符号を付しである。クロック信号
源ｌがらのクロック信号Ｃｐｉ 、ＣＦ２（クロックパ
ルス位相は第２図に図示）はそれぞれ２人カアンドゲー
ト２３，２４の１人力に接続され、２人カアンドグー）
２３．２４の出力はそれぞれディジタル回路２１ ’１
２２のマスクパターン上存在する負荷に接続される。す
べ“Ｃの負荷（ＭＯＳト９ンジスタ群および配線素子）
にクロックパルスを供給した後の各クロック信号ＣＰＩ
’、ＣＰ２’はそれぞれインバータ２６．２５の入力に
接続され、それぞれの出力である反転信号が鋲止入力と
して互いの２人カアンドゲート２４゜２３の個入力とし
て接続される。
本実施例によれば、クロックパルスが負荷により遅延し
ても遅延後の信号が後続のクロックパルス発生を禁止す
るので、クロックパルスの重なりの発生を確実に阻止し
ディジタル回路２１．２２のデータ送受時における誤動
作を防止できる。
ても遅延後の信号が後続のクロックパルス発生を禁止す
るので、クロックパルスの重なりの発生を確実に阻止し
ディジタル回路２１．２２のデータ送受時における誤動
作を防止できる。
本実施例は本発明を制限するものではない。すなわち、
２相クロツクの場合について述べたが、３相以上の多相
タロツクに適用しても同様の効果が得られ、またＭＯＢ
形集積回路以外の半導体集積回路に本発明を適用できる
こ、とけ言うまでもない。
２相クロツクの場合について述べたが、３相以上の多相
タロツクに適用しても同様の効果が得られ、またＭＯＢ
形集積回路以外の半導体集積回路に本発明を適用できる
こ、とけ言うまでもない。
以上の説明により明らかなように本発明のクロック信号
発生方式によれば、簡単な回路構成によりクロックパル
スの１なりの発生を確実に阻止できるので、ディジタル
回路のデータ送受時の誤動作を防止できるという効果が
生じる。特に高速動作が要求されるシステムの場合には
、設計上必然的にクロック相互の間隔が極めて少なくな
らざるを得ないのでクロック同志の重なりが起こりやす
いが、本発明を適用すれば誤動作の回避が可能であシ、
その効果は大である。
発生方式によれば、簡単な回路構成によりクロックパル
スの１なりの発生を確実に阻止できるので、ディジタル
回路のデータ送受時の誤動作を防止できるという効果が
生じる。特に高速動作が要求されるシステムの場合には
、設計上必然的にクロック相互の間隔が極めて少なくな
らざるを得ないのでクロック同志の重なりが起こりやす
いが、本発明を適用すれば誤動作の回避が可能であシ、
その効果は大である。
第１図は従来のクロック信号発生方式の一例を示すブロ
ック図、第２図は第１図におけるクロック信号源からの
２相りロック信号のクロックパルス位相を示す図および
第３図は本発明のクロック信号発生方式の一実施例を示
すブロック図である。 図において、１・・・・・・クロック信号源、２１．２
２・・・・・・ディジタル回路、２３．２４・・・・・
・２人カアンドゲート、２５．２６・・・・・・インバ
ータ。
ック図、第２図は第１図におけるクロック信号源からの
２相りロック信号のクロックパルス位相を示す図および
第３図は本発明のクロック信号発生方式の一実施例を示
すブロック図である。 図において、１・・・・・・クロック信号源、２１．２
２・・・・・・ディジタル回路、２３．２４・・・・・
・２人カアンドゲート、２５．２６・・・・・・インバ
ータ。
Claims (1)
- クロック信号源からの多相タロツクにそれぞれ同期して
動作するディジタル回路を内蔵する半導体集積回路にお
いてｓ ｍｊ記ジクロツク信号源らｎ番目に発生するク
ロック信号を前記ディジタル回路に供給する際に前記ク
ロック信号源と前記各ディジタル回路間の接続配線の抵
抗負荷および該ディジタル回路を構成するトランジスタ
群のゲート入力容量負荷により生じるクロック位相の遅
延のうち最大の遅延が生じたクロック信号をｎ＋１番目
に発生するクロック信号の禁止信号とし°Ｃ供給する手
段を備えることを４？徴とするクロック信号発生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001616A JPS60146315A (ja) | 1984-01-09 | 1984-01-09 | クロツク信号発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001616A JPS60146315A (ja) | 1984-01-09 | 1984-01-09 | クロツク信号発生方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60146315A true JPS60146315A (ja) | 1985-08-02 |
Family
ID=11506445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59001616A Pending JPS60146315A (ja) | 1984-01-09 | 1984-01-09 | クロツク信号発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60146315A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6330025U (ja) * | 1986-08-08 | 1988-02-27 | ||
| JPH01177116A (ja) * | 1988-01-05 | 1989-07-13 | Hitachi Ltd | クロック回路およびマイクロプロセッサ |
| KR100573090B1 (ko) * | 1997-03-17 | 2006-09-27 | 대비코 인코퍼레이티드 | 방수피트덮개 |
-
1984
- 1984-01-09 JP JP59001616A patent/JPS60146315A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6330025U (ja) * | 1986-08-08 | 1988-02-27 | ||
| JPH01177116A (ja) * | 1988-01-05 | 1989-07-13 | Hitachi Ltd | クロック回路およびマイクロプロセッサ |
| KR100573090B1 (ko) * | 1997-03-17 | 2006-09-27 | 대비코 인코퍼레이티드 | 방수피트덮개 |
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