JPH01177116A - クロック回路およびマイクロプロセッサ - Google Patents
クロック回路およびマイクロプロセッサInfo
- Publication number
- JPH01177116A JPH01177116A JP63000463A JP46388A JPH01177116A JP H01177116 A JPH01177116 A JP H01177116A JP 63000463 A JP63000463 A JP 63000463A JP 46388 A JP46388 A JP 46388A JP H01177116 A JPH01177116 A JP H01177116A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- input
- level
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000007257 malfunction Effects 0.000 abstract description 18
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＬＳＩ等においてクロックを分配するクロッ
ク回路に係り、特に、超高速論理回路にクロックを供給
するのに好適なりロック回路およびマイクロプロセッサ
に関する。
ク回路に係り、特に、超高速論理回路にクロックを供給
するのに好適なりロック回路およびマイクロプロセッサ
に関する。
従来は、例えば特開昭６１−１７２４３２号に示される
ように、１相のクロック信号から２相のクロック信号を
得るためのクロック信号発生器の開発に主眼が置かれ、
分配されてからのクロック信号の重複については配慮が
なかった。
ように、１相のクロック信号から２相のクロック信号を
得るためのクロック信号発生器の開発に主眼が置かれ、
分配されてからのクロック信号の重複については配慮が
なかった。
上記従来技術では、クロック分配系におけるクロックト
ライバ素子の特性の偏りや負荷のばらつきにより発生す
るクロックスキューについての配慮がなく、クロックス
キューの発生により回路が誤動作する可能性があった。
ライバ素子の特性の偏りや負荷のばらつきにより発生す
るクロックスキューについての配慮がなく、クロックス
キューの発生により回路が誤動作する可能性があった。
この回路誤動作は、クロック周波数が高くなるほど顕在
化してくる。
化してくる。
本発明の目的は、クロック分配系で発生し誤動作の原因
となるクロックスキューを補正し、回路の誤動作を根本
的に回避可能なりロック回路とそのクロック回路を備え
たマイクロプロセッサとを提供することである。
となるクロックスキューを補正し、回路の誤動作を根本
的に回避可能なりロック回路とそのクロック回路を備え
たマイクロプロセッサとを提供することである。
噛、を解決するための手段〕
上記目的は、誤動作を起こす回路へのクロック供給部に
おいて、誤動作の原因となるスキューを生じているクロ
ックトライバ間で、一方のクロックトライバの出力を他
方のクロックトライバの入力に供給することにより達成
される。
おいて、誤動作の原因となるスキューを生じているクロ
ックトライバ間で、一方のクロックトライバの出力を他
方のクロックトライバの入力に供給することにより達成
される。
すなわち、本発明は、上記目的を達成するために、第１
クロックを入力とする多入力論理ゲートと第２クロック
を入力とする多入力論理ゲートとを含み両多入力論理ゲ
ートの出力が次段のクロック同期式論理回路のクロック
信号となるクロック回路において、前記両多入力論理ゲ
ートの少なくとも一方の出力を他方の多入力論理ゲート
の一入力に接続したクロック回路を提案するものである
。
クロックを入力とする多入力論理ゲートと第２クロック
を入力とする多入力論理ゲートとを含み両多入力論理ゲ
ートの出力が次段のクロック同期式論理回路のクロック
信号となるクロック回路において、前記両多入力論理ゲ
ートの少なくとも一方の出力を他方の多入力論理ゲート
の一入力に接続したクロック回路を提案するものである
。
本発明は、また、このようなりロック回路を備えたマイ
クロプロセッサを提案するものである。
クロプロセッサを提案するものである。
一方のクロックトライバからのクロック信号を受は取る
他方のクロックトライバは、そのクロック信号を受は取
ってから自分のクロック信号を出力する。したがって、
回路誤動作の原因となるクロックの重なりがなくなるか
ら、クロックスキューに起因する回路の誤動作を回避で
きる。
他方のクロックトライバは、そのクロック信号を受は取
ってから自分のクロック信号を出力する。したがって、
回路誤動作の原因となるクロックの重なりがなくなるか
ら、クロックスキューに起因する回路の誤動作を回避で
きる。
次に、図面を参照して、本発明の詳細な説明する。
本発明によるクロック回路の一実施例を第１図に示す。
図において、Φ１とΦ２は非重複の２相りロック信号で
ある。本クロック回路１０１は、クロックΦ２とに１と
を入力としに２を出力するクロックトライバｌと、クロ
ック中工と制御信号３とを入力としに１を出力するクロ
ックトライバ２とからなる。
ある。本クロック回路１０１は、クロックΦ２とに１と
を入力としに２を出力するクロックトライバｌと、クロ
ック中工と制御信号３とを入力としに１を出力するクロ
ックトライバ２とからなる。
本発明により設置された接続線４は、Ｋ１のクロック信
号が出てからに２のクロック信号を出させ、両クロック
信号の重なりを抑制するためのものである。
号が出てからに２のクロック信号を出させ、両クロック
信号の重なりを抑制するためのものである。
このクロック回路１０１は、クロックトライバ出力Ｋｌ
とに２との間にスキューが発生した場合。
とに２との間にスキューが発生した場合。
Ｋ１のＨレベル後半とに２のＨレベル前半とが重ならな
いように動作する。すなわち、Ｋ１がＨレベルからＬレ
ベルに変化しないと、Ｋ２はＬレベルからＨレベルに変
化しない。
いように動作する。すなわち、Ｋ１がＨレベルからＬレ
ベルに変化しないと、Ｋ２はＬレベルからＨレベルに変
化しない。
本発明のクロック出力をクロック信号として利用する一
般的なダイナミック回路の一例を第２図に示す。本ダイ
ナミック回路１０２は、プリチャージ用ＰＭＯ８１１と
、ディスチャージ用ＮＭＯ３１２゜１３と、出力ラッチ
１９とからなる。Ｋｌ、に２゜Ｋｌ’はクロックである
。出力ラッチ１９は、Ｋ１がＨレベルのときデータをサ
ンプリングし、Ｌレベルのときホールドする形式のラッ
チである。
般的なダイナミック回路の一例を第２図に示す。本ダイ
ナミック回路１０２は、プリチャージ用ＰＭＯ８１１と
、ディスチャージ用ＮＭＯ３１２゜１３と、出力ラッチ
１９とからなる。Ｋｌ、に２゜Ｋｌ’はクロックである
。出力ラッチ１９は、Ｋ１がＨレベルのときデータをサ
ンプリングし、Ｌレベルのときホールドする形式のラッ
チである。
ダイナミックノード１４がラッチ１９の入力となる。イ
ンバータ１８は、クロックに２を反転させるためのもの
である。
ンバータ１８は、クロックに２を反転させるためのもの
である。
次に、ダイナミック回路１０２の動作について説明する
。クロックに２がＨレベルでＫｌ（Ｋｌ’）がＬレベル
のとき、ラッチ１９が前のデータをホールドしたままノ
ード１４はプリチャージされる。
。クロックに２がＨレベルでＫｌ（Ｋｌ’）がＬレベル
のとき、ラッチ１９が前のデータをホールドしたままノ
ード１４はプリチャージされる。
ここで、クロックに２がレベルでＫｌ （Ｋｌ’ ）が
Ｈレベルのときを考える。まず、入力データＤがＨレベ
ルの場合は、ノード１４はディスチャージされ、ラッチ
１９にはＨレベルデータがラッチされる。入力データＤ
がＬレベルの場合は、ノード１４がＨレベルを保持した
状態で、ラッチ１９にはＬレベルがラッチされる。
Ｈレベルのときを考える。まず、入力データＤがＨレベ
ルの場合は、ノード１４はディスチャージされ、ラッチ
１９にはＨレベルデータがラッチされる。入力データＤ
がＬレベルの場合は、ノード１４がＨレベルを保持した
状態で、ラッチ１９にはＬレベルがラッチされる。
このダイナミック回路１０２にクロックを供給する場合
、クロックスキューの種類によっては、回路誤動作が発
生する。例えば、第３図に示すスキューを伴ったクロッ
クＫｌ （Ｋｌ’ ）、に２をダイナミック回路１０２
に供給すると、クロックの重なり部分（第３図のハツチ
ング部分）で誤動作を起こす、このようになるのは、出
力ラッチ１９のデータサンプリング後半にノード１４の
プリチャージがなされ、誤ったデータがラッチされるた
めである。
、クロックスキューの種類によっては、回路誤動作が発
生する。例えば、第３図に示すスキューを伴ったクロッ
クＫｌ （Ｋｌ’ ）、に２をダイナミック回路１０２
に供給すると、クロックの重なり部分（第３図のハツチ
ング部分）で誤動作を起こす、このようになるのは、出
力ラッチ１９のデータサンプリング後半にノード１４の
プリチャージがなされ、誤ったデータがラッチされるた
めである。
この問題は、第４図に示すように、ダイナミック回路１
０．２へのクロックを本発明のクロック回路１０１から
供給することにより回避できる。
０．２へのクロックを本発明のクロック回路１０１から
供給することにより回避できる。
本発明のクロック回路１０１を通せば、第５図のタイミ
ングチャートから明らかなように、ラッチ１９のサンプ
リング後半（ＫｌがＨレベルのとき）では、接続線４に
よりに２の変化が抑制され、ＬレベルからＨレベルにな
ることがないからである。
ングチャートから明らかなように、ラッチ１９のサンプ
リング後半（ＫｌがＨレベルのとき）では、接続線４に
よりに２の変化が抑制され、ＬレベルからＨレベルにな
ることがないからである。
第６図は、マイクロプロセッサのクロック分配系に本発
明を適用した例である。図において、１１１と１１２は
、非重複クロックであり、１１６゜１１７．１１８のク
ロックトライバに供給される。
明を適用した例である。図において、１１１と１１２は
、非重複クロックであり、１１６゜１１７．１１８のク
ロックトライバに供給される。
このうち、１１６と１１８とが本発明のクロック回路を
採用したクロックトライバであり、それぞれ１２６と１
２７，１２８と１２９の対でスキュー補正済みのクロッ
ク信号を出力する。１１７はスキュー補正なしのクロッ
クトライバである。
採用したクロックトライバであり、それぞれ１２６と１
２７，１２８と１２９の対でスキュー補正済みのクロッ
ク信号を出力する。１１７はスキュー補正なしのクロッ
クトライバである。
１１９と１２５とはプリチャージ手段であり、ダイナミ
ックタイプのデータバス１１３，１１４゜１１５をそれ
ぞれプリチャージする。データバス１１３、’１１４の
データは、入力ラッチ１２０゜１２１に取り込まれ、演
算手段１２２に送られる。
ックタイプのデータバス１１３，１１４゜１１５をそれ
ぞれプリチャージする。データバス１１３、’１１４の
データは、入力ラッチ１２０゜１２１に取り込まれ、演
算手段１２２に送られる。
演算手段１２２に入力されたデータは演算処理され、出
力ラッチ１２３に記憶される。記憶されたデータは、出
力手段１２４からデータバス１１５に出力される。
力ラッチ１２３に記憶される。記憶されたデータは、出
力手段１２４からデータバス１１５に出力される。
ここで、クロックトライバ１１６に本発明のクロック回
路を採用したのは、プリチャージ手段１１９と入力ラッ
チ１２０，１２１との間で、第３図と同様のクロックス
キューに起因するデータ入力ラッチ取り込みエラーが発
生するためである。
路を採用したのは、プリチャージ手段１１９と入力ラッ
チ１２０，１２１との間で、第３図と同様のクロックス
キューに起因するデータ入力ラッチ取り込みエラーが発
生するためである。
一方、クロックトライバ１１８に本発明のクロック回路
を採用したのは、プリチャージ手段１２５と出力手段１
２４との間で、出力結果のバス１１５への出力エラーが
発生するからである。なお、第６図において、点線はク
ロック信号の供給経路、実線はデータの伝達経路を示す
。
を採用したのは、プリチャージ手段１２５と出力手段１
２４との間で、出力結果のバス１１５への出力エラーが
発生するからである。なお、第６図において、点線はク
ロック信号の供給経路、実線はデータの伝達経路を示す
。
これらの実施例によれば、論理変更を最小限に抑えなが
ら、クロックスキューに起因する回路の誤動作を回避で
きる。
ら、クロックスキューに起因する回路の誤動作を回避で
きる。
また１本発明のクロック回路は、スキュー補正が必要と
される部分のみに採用できる柔軟性を備えている。
される部分のみに採用できる柔軟性を備えている。
上記実施例では、一方のクロックトライバの出力を他方
のクロックトライバの一入力に供給する例を示したが、
さらに、他方のクロックトライバの出力を一方のクロッ
クトライバの一入力にも供給しても良い。すなわち、お
互いのクロック信号の出力があってから自分のクロック
を出力するようにもできる。
のクロックトライバの一入力に供給する例を示したが、
さらに、他方のクロックトライバの出力を一方のクロッ
クトライバの一入力にも供給しても良い。すなわち、お
互いのクロック信号の出力があってから自分のクロック
を出力するようにもできる。
本発明によれば、クロックスキューでクロックに重なり
が生じた場合でも、そのクロックを供給される回路の誤
動作の原因となるクロックの重なりのみを、論理変更を
最小限に抑えながら、除去できる。
が生じた場合でも、そのクロックを供給される回路の誤
動作の原因となるクロックの重なりのみを、論理変更を
最小限に抑えながら、除去できる。
第１図は本発明によるクロック回路の一実施例を示す図
、第２図はクロック同期式論理回路の一例を示す図、第
３図は第２図回路が誤動作するときのタイミングチャー
ト、第４図は誤動作を避けるために本発明クロック回路
を付加したクロック同期式論理回路を示す図、第５図は
その動作のタイミングチャート、第６図は本発明をマイ
クロプロセッサに適用した実施例を示すブロック図であ
る。 Φ１．Φ２・・・クロック信号、１・・・クロックトラ
イバ、２・・・クロックトライバ、３・・・制御信号、
４・・・接続線、１１・・・ＰＭＯ８，１２，１３・・
・ＮＭＯ８，１４・・・ダイナミックノード、１９・・
・出力ラッチ、１０１・・・クロック回路、１０２・・
・ダイナミック回路、１１１，１１２・・・非重複２相
クロック信号、１１３．１１４，１１５・・・データバ
ス、１１６゜１１８・・・本発明クロック回路（ドライ
バ） 、１１７・・・補正なしクロックトライバ、１１
９・・・プリチャージ回路、１２０，１２１・・・入力
ラッチ、１２２・・・演算手段、１２３・・・出力ラッ
チ、１２４・・・出力手段、１２５・・・プリチャージ
回路、１２６と１２７゜１２８と１２９・・・補正済み
のクロック信号。
、第２図はクロック同期式論理回路の一例を示す図、第
３図は第２図回路が誤動作するときのタイミングチャー
ト、第４図は誤動作を避けるために本発明クロック回路
を付加したクロック同期式論理回路を示す図、第５図は
その動作のタイミングチャート、第６図は本発明をマイ
クロプロセッサに適用した実施例を示すブロック図であ
る。 Φ１．Φ２・・・クロック信号、１・・・クロックトラ
イバ、２・・・クロックトライバ、３・・・制御信号、
４・・・接続線、１１・・・ＰＭＯ８，１２，１３・・
・ＮＭＯ８，１４・・・ダイナミックノード、１９・・
・出力ラッチ、１０１・・・クロック回路、１０２・・
・ダイナミック回路、１１１，１１２・・・非重複２相
クロック信号、１１３．１１４，１１５・・・データバ
ス、１１６゜１１８・・・本発明クロック回路（ドライ
バ） 、１１７・・・補正なしクロックトライバ、１１
９・・・プリチャージ回路、１２０，１２１・・・入力
ラッチ、１２２・・・演算手段、１２３・・・出力ラッ
チ、１２４・・・出力手段、１２５・・・プリチャージ
回路、１２６と１２７゜１２８と１２９・・・補正済み
のクロック信号。
Claims (1)
- 【特許請求の範囲】 １、第１クロックを入力とする多入力論理ゲートと第２
クロックを入力とする多入力論理ゲートとを含み両多入
力論理ゲートの出力が次段のクロック同期式論理回路の
クロック信号となるクロック回路において、 前記両多入力論理ゲートの少なくとも一方の出力を他方
の多入力論理ゲートの一入力に接続したことを特徴とす
るクロック回路。 ２、第１クロックを入力とする多入力論理ゲートと第２
クロックを入力とする多入力論理ゲートとを含み両多入
力論理ゲートの出力が次段のクロック同期式論理回路の
クロック信号となるクロック回路を備えたマイクロプロ
セッサにおいて、 前記両多入力論理ゲートの少なくとも一方の出力を他方
の多入力論理ゲートの一入力に接続したことを特徴とす
るマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63000463A JP2652024B2 (ja) | 1988-01-05 | 1988-01-05 | クロック回路およびマイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63000463A JP2652024B2 (ja) | 1988-01-05 | 1988-01-05 | クロック回路およびマイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01177116A true JPH01177116A (ja) | 1989-07-13 |
| JP2652024B2 JP2652024B2 (ja) | 1997-09-10 |
Family
ID=11474490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63000463A Expired - Fee Related JP2652024B2 (ja) | 1988-01-05 | 1988-01-05 | クロック回路およびマイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2652024B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60146315A (ja) * | 1984-01-09 | 1985-08-02 | Nec Corp | クロツク信号発生方式 |
-
1988
- 1988-01-05 JP JP63000463A patent/JP2652024B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60146315A (ja) * | 1984-01-09 | 1985-08-02 | Nec Corp | クロツク信号発生方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2652024B2 (ja) | 1997-09-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5306962A (en) | Qualified non-overlapping clock generator to provide control lines with non-overlapping clock timing | |
| US5422914A (en) | System and method for synchronizing data communications between two devices operating at different clock frequencies | |
| KR950012058B1 (ko) | 레지스터 제어 회로 | |
| JPH0198313A (ja) | 同期化回路 | |
| JP3321926B2 (ja) | 自己同期型半導体集積回路装置 | |
| JPH01177116A (ja) | クロック回路およびマイクロプロセッサ | |
| JP3320469B2 (ja) | データ処理回路配置 | |
| JPH0273713A (ja) | 半導体集積回路のクロックラインバッフア回路 | |
| JPH04233014A (ja) | コンピュータ・システム | |
| JPH03204222A (ja) | クロックドライバー回路 | |
| JPH0685620A (ja) | フリップフロップ回路 | |
| JP2756445B2 (ja) | 非同期回路リセット方式 | |
| JP2735268B2 (ja) | Ｌｓｉの出力バッファ | |
| US6415401B1 (en) | Integrated circuit having a test cell that resynchronizes the integrated circuit | |
| JPH05242025A (ja) | バスラッチ回路 | |
| JP2000353939A (ja) | クロック信号同期式フリップフロップ回路 | |
| JPH1075276A (ja) | データ転送装置 | |
| JPH04326617A (ja) | 信号切替回路 | |
| JPH0495295A (ja) | メモリー回路 | |
| JPS63176055A (ja) | 電話機ル−プ電流検出回路 | |
| JPH05893B2 (ja) | ||
| JPH0767070B2 (ja) | セレクト回路 | |
| JPH03132846A (ja) | バス競合検出回路 | |
| JPH03208151A (ja) | Ｄｍａコントローラ | |
| JPH0329420A (ja) | ダイナミック方式プログラマブルロジックアレイ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |