JPH03208151A - Ｄｍａコントローラ - Google Patents
ＤｍａコントローラInfo
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- JPH03208151A JPH03208151A JP281290A JP281290A JPH03208151A JP H03208151 A JPH03208151 A JP H03208151A JP 281290 A JP281290 A JP 281290A JP 281290 A JP281290 A JP 281290A JP H03208151 A JPH03208151 A JP H03208151A
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- 238000001514 detection method Methods 0.000 abstract description 18
- 230000015654 memory Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 235000021419 vinegar Nutrition 0.000 description 1
- 239000000052 vinegar Substances 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔帝秦上の利用分野］
本発明はメモリ・メモリ間、メモリ・周辺装置間でＣＰ
Ｕを介さすにデータ転送を行なうタイレクトメモリアク
セス（以下ＤＭＡと呼ぶ）転送装置に関するものである
。
Ｕを介さすにデータ転送を行なうタイレクトメモリアク
セス（以下ＤＭＡと呼ぶ）転送装置に関するものである
。
第３図、第４図を用いて従来のＤＭＡコントローラ（て
ついて説明する。第３図は３つのチヤ不ノレを備えたＤ
ＭＡコントローラの構賎ブロック図で，図Ｋ オイテ、
（ＬＡ）．（ＩＢ），（ＩＣ）は各ｋ チ＋ ネ／ｌ／
０、チャネル１、チャネル２のＤＭＡ要求入力端子，
｛２１はＤＭＡ要求受付部、（２Ａ），（２Ｂ），（２
Ｃ）はチャネルφ、１，２に対応した出力、（３）はＤ
ＭＡ Ｉｕ求受付部｛２｝からの出力（２Ａ） ， （
２Ｂ） ， （２Ｃ）の中で最も優先度の高いチャネル
を選択するための優先順位回路部． （３Ａ），（３Ｂ
），（３Ｃ）は優先順位回路部（３）で選択ざれた時に
アサートされるチャネル出力（４Ａ） ， （４Ｂ）
． （４Ｃ）はチャネル０１チャネル１、チャネル２に
各々対応した転送モード等設定用のレジスタ、｛５｝は
優先順位回路部（３）からのチヤ４ ／Ｌ／出力（３Ａ
） ， （３Ｂ） ． （３Ｃ） Ｋより対応するレジ
スタ（４Ａ） ， （４Ｂ） ． （４Ｃ）を選択する
ためのセレクタ， （５Ａ）はセレクタ｛５｝の出力、
＋６１ １：！ＤＭＡ要求受付＠（２）からの出力（２
Ａ） ， （２Ｂ） ． （２Ｇ）で・′νなくとも１
つのＤＭＡ要求があることを検出するｌ）ＭＡ要求検出
部、（６Ａ）はＤＭＡ要求検出部出力、（７）はＤＭＡ
要求検出部｛６）からのＤＭＡ要求を受けセしクタ出
力（５）のレジスタ情報等に従ってチャネルＫ定義され
たＤＭＡ転送を実行するための各種制御信号を発生する
ＤＭＡ制御部、（７Ａ）は各種制御信号、（８｝は各種
制御信号（７Ａ）の出力部，（９）は制御信号出力端子
である。また（１０）はＤＭＡコントローラ駆動用に供
給される基準クロツク人力端子、ｔｉｌｌは基準クロッ
クからＤＭＡコントローラ・内の各機能ブロックを制御
するための同期用クロックを発生するためのクロックジ
エ不レータ、（ｌＩＡ），（ＩＩＢ），（ＩＩＣ）はそ
の同期用クロックである。
ついて説明する。第３図は３つのチヤ不ノレを備えたＤ
ＭＡコントローラの構賎ブロック図で，図Ｋ オイテ、
（ＬＡ）．（ＩＢ），（ＩＣ）は各ｋ チ＋ ネ／ｌ／
０、チャネル１、チャネル２のＤＭＡ要求入力端子，
｛２１はＤＭＡ要求受付部、（２Ａ），（２Ｂ），（２
Ｃ）はチャネルφ、１，２に対応した出力、（３）はＤ
ＭＡ Ｉｕ求受付部｛２｝からの出力（２Ａ） ， （
２Ｂ） ， （２Ｃ）の中で最も優先度の高いチャネル
を選択するための優先順位回路部． （３Ａ），（３Ｂ
），（３Ｃ）は優先順位回路部（３）で選択ざれた時に
アサートされるチャネル出力（４Ａ） ， （４Ｂ）
． （４Ｃ）はチャネル０１チャネル１、チャネル２に
各々対応した転送モード等設定用のレジスタ、｛５｝は
優先順位回路部（３）からのチヤ４ ／Ｌ／出力（３Ａ
） ， （３Ｂ） ． （３Ｃ） Ｋより対応するレジ
スタ（４Ａ） ， （４Ｂ） ． （４Ｃ）を選択する
ためのセレクタ， （５Ａ）はセレクタ｛５｝の出力、
＋６１ １：！ＤＭＡ要求受付＠（２）からの出力（２
Ａ） ， （２Ｂ） ． （２Ｇ）で・′νなくとも１
つのＤＭＡ要求があることを検出するｌ）ＭＡ要求検出
部、（６Ａ）はＤＭＡ要求検出部出力、（７）はＤＭＡ
要求検出部｛６）からのＤＭＡ要求を受けセしクタ出
力（５）のレジスタ情報等に従ってチャネルＫ定義され
たＤＭＡ転送を実行するための各種制御信号を発生する
ＤＭＡ制御部、（７Ａ）は各種制御信号、（８｝は各種
制御信号（７Ａ）の出力部，（９）は制御信号出力端子
である。また（１０）はＤＭＡコントローラ駆動用に供
給される基準クロツク人力端子、ｔｉｌｌは基準クロッ
クからＤＭＡコントローラ・内の各機能ブロックを制御
するための同期用クロックを発生するためのクロックジ
エ不レータ、（ｌＩＡ），（ＩＩＢ），（ＩＩＣ）はそ
の同期用クロックである。
また、第４図は第３図のＤＭＡコントローラの動作タイ
ミングチャートで、図中符号は第３図の符号と同一にし
てある。ＤＭＡＣＹＣＬＥはＤＭＡ転送サイクルを、Ｓ
ＲＱはＤＭＡ実行チャネルを表わしている。
ミングチャートで、図中符号は第３図の符号と同一にし
てある。ＤＭＡＣＹＣＬＥはＤＭＡ転送サイクルを、Ｓ
ＲＱはＤＭＡ実行チャネルを表わしている。
次に動作について説明する。尚、チャネルの優先順位は
チャネルＯ，チャネル１、チャネル２の順で優先度が高
いものとする。まずＤＭＡ転送か行ｆｊわれでいる（
ＤＭＡＣＹＣＬＥ）間のクロツク（ＩＩＡ）の最初のク
ロック（１ａ）〜（４ａ）・・・ で次に実行すべきＤ
ＭＡ要求を受付け、ＤＭＡ制御部ではクロソク（ＩＩＢ
）の３番目のクロツク（ｌｃ）〜（４ｃ）・・・でセレ
クタ出力（５Ａ）とＤＭＡ要求検出部出力（６Ａ）を受
付ける。また、出力部では、クロツク（Ｉ ＩＣ）のタ
イミングで各棟制御信号を出力する。このとき、セレク
タ出力（５Ａ）の確定に要する時間は、優先順位回路部
（３）、セレクタ（５）を信号か通過するのに要する時
間で決定する。一般に、セレクタ出力（５Ａ）の帷定時
間は、ＤＭＡ要求検出部出力（６Ａ）に比べてかなり長
い。従来のものではＤＭＡ要求検出部出力（６Ａ）はク
ロック（ＩＩＢ）の２番目のクロック（１ｂ）〜（４ｂ
）・・・までに確定し、セレクタ部出力（５Ａ）は３番
目のクロック（１Ｃ）〜（４Ｃ）・・・までに確定する
ものとした。
チャネルＯ，チャネル１、チャネル２の順で優先度が高
いものとする。まずＤＭＡ転送か行ｆｊわれでいる（
ＤＭＡＣＹＣＬＥ）間のクロツク（ＩＩＡ）の最初のク
ロック（１ａ）〜（４ａ）・・・ で次に実行すべきＤ
ＭＡ要求を受付け、ＤＭＡ制御部ではクロソク（ＩＩＢ
）の３番目のクロツク（ｌｃ）〜（４ｃ）・・・でセレ
クタ出力（５Ａ）とＤＭＡ要求検出部出力（６Ａ）を受
付ける。また、出力部では、クロツク（Ｉ ＩＣ）のタ
イミングで各棟制御信号を出力する。このとき、セレク
タ出力（５Ａ）の確定に要する時間は、優先順位回路部
（３）、セレクタ（５）を信号か通過するのに要する時
間で決定する。一般に、セレクタ出力（５Ａ）の帷定時
間は、ＤＭＡ要求検出部出力（６Ａ）に比べてかなり長
い。従来のものではＤＭＡ要求検出部出力（６Ａ）はク
ロック（ＩＩＢ）の２番目のクロック（１ｂ）〜（４ｂ
）・・・までに確定し、セレクタ部出力（５Ａ）は３番
目のクロック（１Ｃ）〜（４Ｃ）・・・までに確定する
ものとした。
第４図においては、ＤＭＡＣＹＣＬＥ３の時点でチャネ
ル１のＤＭＡ要求（ＩＢ）の他にチャネルＯのＤＭＡ要
求（ＩＡ）が発生したため、次のＤＭＡＣＹＣＬＥ４で
は、優先順位の高い方であるチャネル０を実行している
。
ル１のＤＭＡ要求（ＩＢ）の他にチャネルＯのＤＭＡ要
求（ＩＡ）が発生したため、次のＤＭＡＣＹＣＬＥ４で
は、優先順位の高い方であるチャネル０を実行している
。
そして、チャネル０のＤＭＡ耘送が実行されることによ
ってＤＭＡ要求（ＩＡ）かなくなると、またチャネル１
のＤＭＡ転送を実行する（ ＤＭＡＣＹＣＬＥ５）。こ
のような従来ものでは単位ＤＭＡ転送に要するクロック
数は常に６クロックとなる。
ってＤＭＡ要求（ＩＡ）かなくなると、またチャネル１
のＤＭＡ転送を実行する（ ＤＭＡＣＹＣＬＥ５）。こ
のような従来ものでは単位ＤＭＡ転送に要するクロック
数は常に６クロックとなる。
従来のＤＭＡコントローラは以上のように構或されてい
たので、単位ＤＭＡ耘送時間かレジスタの転送モード等
の転送情報の帷定時間で制限されるため、同一チャネル
の連続転送といったレジスタの情報が変化しないような
場合でも余分な時間がかかるという問題点があった。
たので、単位ＤＭＡ耘送時間かレジスタの転送モード等
の転送情報の帷定時間で制限されるため、同一チャネル
の連続転送といったレジスタの情報が変化しないような
場合でも余分な時間がかかるという問題点があった。
本発明は上記のような問題点を解決するためになされた
もので、同一チャネルのＤＭＡ要求かただ１つだけ継続
してある場合のＤＭＡ転送時間を短くすることを目的と
している。
もので、同一チャネルのＤＭＡ要求かただ１つだけ継続
してある場合のＤＭＡ転送時間を短くすることを目的と
している。
本発明に係るＤＭＡコントローラは、従来のＤＭＡコン
トローラに，実行中チャネルと同一チャネルのＤＭＡ
要求がただ１つたけあることの検出回路を新たに設け、
ＤＭＡｉｎ１６ｔｌｌ部でこの検出回路の出力を受け、
もしアサートされている場合はレジスタ情報帷定時刻を
待たすに即座にその時点でのレジスタ情報を取り込むよ
うにしたものである。
トローラに，実行中チャネルと同一チャネルのＤＭＡ
要求がただ１つたけあることの検出回路を新たに設け、
ＤＭＡｉｎ１６ｔｌｌ部でこの検出回路の出力を受け、
もしアサートされている場合はレジスタ情報帷定時刻を
待たすに即座にその時点でのレジスタ情報を取り込むよ
うにしたものである。
本発明における新たに設けられた検出回路は、比較的同
路ｆ！成が間単なため、論理段数の点において優先順位
とセレクタを合わせた場合に比べて非常に少なく、この
ため、実行中チャネルと四−チャ不ルのＤＭＡｔ’求が
ただ１つだけある場合のＤＭＡ転送においては、その転
送時間の短縮に効果を発揮する。
路ｆ！成が間単なため、論理段数の点において優先順位
とセレクタを合わせた場合に比べて非常に少なく、この
ため、実行中チャネルと四−チャ不ルのＤＭＡｔ’求が
ただ１つだけある場合のＤＭＡ転送においては、その転
送時間の短縮に効果を発揮する。
以下、本発明の一実施例を図について説明する。
第１図、第２図は本発明の一実施例であるＤＭＡコント
ローラの構戊ブロック図および動作タイミングチャート
である。
ローラの構戊ブロック図および動作タイミングチャート
である。
なお、図中符号は前記従来のものと同一の機能のものは
、同一符号で示してある。図において、（社）は従来例
でいうＳＲＱと同一のものであり、（１３１は本発明で
新たに逼加された検出一路、（１ ３Ａ）はその出力で
ある。
、同一符号で示してある。図において、（社）は従来例
でいうＳＲＱと同一のものであり、（１３１は本発明で
新たに逼加された検出一路、（１ ３Ａ）はその出力で
ある。
次に動作について説明する。
ます、チャネル１のＤＭＡ転送サイクル（ ＤＭＡＣＹ
ＣＬＥＩ ） において、クロック（ＩＩＡ）の最初
のクロック（１ａ）で次に実行すべきＤＭＡ要求を受付
けるが，このとき、チャネルエのＤＭＡ要求のみか継続
してある（チャ不ノレ０、２のＤＭＡ要求はない）ため
、次に実行するチャネルは優先順位回路部｛３｝を通ら
ｆＳクてもチャイ・ル１と決定できる。このとき検出回
路出力（１３Ａ）がアサートされるか、この信号はＤＭ
Ａ要求検出部出力（６Ａ）とｉｉＪ様、クロノク（ＩＩ
Ｂ）の２番目のクロック（１ｂ）までには峙定している
。
ＣＬＥＩ ） において、クロック（ＩＩＡ）の最初
のクロック（１ａ）で次に実行すべきＤＭＡ要求を受付
けるが，このとき、チャネルエのＤＭＡ要求のみか継続
してある（チャ不ノレ０、２のＤＭＡ要求はない）ため
、次に実行するチャネルは優先順位回路部｛３｝を通ら
ｆＳクてもチャイ・ル１と決定できる。このとき検出回
路出力（１３Ａ）がアサートされるか、この信号はＤＭ
Ａ要求検出部出力（６Ａ）とｉｉＪ様、クロノク（ＩＩ
Ｂ）の２番目のクロック（１ｂ）までには峙定している
。
ＤＭＡ制ａ部（７｝では検出回路出力（１ ３Ａ）を夕
ロック（１ｂ）で受付け、もし，アサー卜されていれは
同時にその時点でのレジスタ情報（５Ａ）を取り込むと
ともに、実行中のＤＭＡ耘送サイクルを４クロソクて終
Ｔ Ｌ − 次（７）ＤＭＡ転ｉ２ｓ？ イ９ ／ｌ／
（ ＤＭＡＣＹＣＬＥ２） Ｋ進む。ＤＭＡＣＹＣＬ
Ｅ３のＤＭＡ 要求の受付けタイ；ング（３ａ）におい
て、チャネル１の畑にチャネルＯのＤＭＡ要求が発生す
ると，検出回路出力（１３Ａ）はネゲートされるため、
ＤＭＡ制鈎部（７）ではＤＭＡ転送サイクルを６クロッ
クに伸ばし、クロソク（ＩＩＢ）の３番目のクロツク（
３ｃ）のタイミングでレジスタ情報（５Ａ）を増り込む
。チャネルＯのＤＭＡ転送か実行ざれ（ ＤＭＡＣＹＣ
ＬＥ４）ることにより、チャイル０のＤＭＡ要求（ＩＡ
）かｒ，（ ＜ ｃ二るとまた、チヤ不ノレ】のＤＭＡ
転送４クロソクで実行する（ ＤＭＡＣＹＣＬＥ５，６
）。
ロック（１ｂ）で受付け、もし，アサー卜されていれは
同時にその時点でのレジスタ情報（５Ａ）を取り込むと
ともに、実行中のＤＭＡ耘送サイクルを４クロソクて終
Ｔ Ｌ − 次（７）ＤＭＡ転ｉ２ｓ？ イ９ ／ｌ／
（ ＤＭＡＣＹＣＬＥ２） Ｋ進む。ＤＭＡＣＹＣＬ
Ｅ３のＤＭＡ 要求の受付けタイ；ング（３ａ）におい
て、チャネル１の畑にチャネルＯのＤＭＡ要求が発生す
ると，検出回路出力（１３Ａ）はネゲートされるため、
ＤＭＡ制鈎部（７）ではＤＭＡ転送サイクルを６クロッ
クに伸ばし、クロソク（ＩＩＢ）の３番目のクロツク（
３ｃ）のタイミングでレジスタ情報（５Ａ）を増り込む
。チャネルＯのＤＭＡ転送か実行ざれ（ ＤＭＡＣＹＣ
ＬＥ４）ることにより、チャイル０のＤＭＡ要求（ＩＡ
）かｒ，（ ＜ ｃ二るとまた、チヤ不ノレ】のＤＭＡ
転送４クロソクで実行する（ ＤＭＡＣＹＣＬＥ５，６
）。
なお、上記実施例ではチャネル数か３つの場合を示した
か、チャネル数はいくらであってもかまわない。
か、チャネル数はいくらであってもかまわない。
以上のように本発明によれば． ＤＭＡ要求かただ１つ
の同一チャネルに継続してある場合のＤＭＡ転送時間を
短縮することかできるという効果がある。
の同一チャネルに継続してある場合のＤＭＡ転送時間を
短縮することかできるという効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示すＤＭＡコントローラの
構或ブロック図、第２図は第１図の動作タイミングチャ
ート、第３図は従来のＤＭＡコントローラの構或ブロッ
ク区１、第４図は第３図の動作タイミングチャートであ
る。 図において、（ＩＡ），（ＩＢ），（ＩＣ） はＤＭ
Ａ要求入力端子、（２ｉおよび（２Ａ．） ， （２Ｂ
） ． （２Ｃ） はＤＭＡ要求受付部とその出力、
（３）および（３Ａ），（３Ｂ），（３Ｃ） １１優
先順位回路部とその出力、（４Ａ） ， （４Ｂ） ，
（４Ｃ） はレジスタ、（５）および（５Ａ）はセレ
クタとその１４１力，（６）およひ（６Ａ）はＤＭＡｆ
ｉ求検出部とその出力、（７）およひ（７Ａ）はＤＭＡ
制御部とその出力、（８）は出力部、（９）は制佃｛言
号出力端子、Ｇｏｔ ｉｔ基準クロック人力端子、（１
１）および（１ １Ａ） ，（ＩＩＢ） ．（ＩＩＣ）
はクロックジエ不レータとその出力、（ＩＥ ｉ１実行
チャネル入力端子、０３および（’１．３Ａ） ｉｉ検
出回路とその出力を示す。 なお、区１中，同一符号は同一、又は柑当部分をボす。
構或ブロック図、第２図は第１図の動作タイミングチャ
ート、第３図は従来のＤＭＡコントローラの構或ブロッ
ク区１、第４図は第３図の動作タイミングチャートであ
る。 図において、（ＩＡ），（ＩＢ），（ＩＣ） はＤＭ
Ａ要求入力端子、（２ｉおよび（２Ａ．） ， （２Ｂ
） ． （２Ｃ） はＤＭＡ要求受付部とその出力、
（３）および（３Ａ），（３Ｂ），（３Ｃ） １１優
先順位回路部とその出力、（４Ａ） ， （４Ｂ） ，
（４Ｃ） はレジスタ、（５）および（５Ａ）はセレ
クタとその１４１力，（６）およひ（６Ａ）はＤＭＡｆ
ｉ求検出部とその出力、（７）およひ（７Ａ）はＤＭＡ
制御部とその出力、（８）は出力部、（９）は制佃｛言
号出力端子、Ｇｏｔ ｉｔ基準クロック人力端子、（１
１）および（１ １Ａ） ，（ＩＩＢ） ．（ＩＩＣ）
はクロックジエ不レータとその出力、（ＩＥ ｉ１実行
チャネル入力端子、０３および（’１．３Ａ） ｉｉ検
出回路とその出力を示す。 なお、区１中，同一符号は同一、又は柑当部分をボす。
Claims (1)
- 複数チャネルを備えたＤＭＡコントローラにおいて、Ｄ
ＭＡ要求がただ１つだけあり、かつ同一チャネルに継続
してある場合のＤＭＡ転送に要する時間が、複数チャネ
ルにＤＭＡ要求がある場合のＤＭＡ転送のものと比べて
短いことを特徴とするＤＭＡコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP281290A JPH03208151A (ja) | 1990-01-09 | 1990-01-09 | Ｄｍａコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP281290A JPH03208151A (ja) | 1990-01-09 | 1990-01-09 | Ｄｍａコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03208151A true JPH03208151A (ja) | 1991-09-11 |
Family
ID=11539808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP281290A Pending JPH03208151A (ja) | 1990-01-09 | 1990-01-09 | Ｄｍａコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03208151A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7624585B2 (en) | 2004-12-14 | 2009-12-01 | Sanyo Electric Co., Ltd. | Freezer unit |
-
1990
- 1990-01-09 JP JP281290A patent/JPH03208151A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7624585B2 (en) | 2004-12-14 | 2009-12-01 | Sanyo Electric Co., Ltd. | Freezer unit |
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