JPS5832416B2 - 計算機インタフエ−ス - Google Patents

Description

【発明の詳細な説明】 （４）発明の分野 本発明は計算機システムに、より具体的にはサービス・
プロセッサと中央処理装置（ＣＰＵ）を持つ計算機シス
テムに、さらに具体的にはサービス・プロセッサとＣＰ
Ｕの動作を同期させるためのインタフェースを含む計算
機システムに関する。

（Ｂ） 従来技術とその問題点 ディジタル処理（計算）システムの設計においてしばし
ば生じる問題に、外部から処理装置の制御をするという
問題がある。

制御とは、ＣＰＵの機構を始動、停止及び表示させる能
力を含み、これは計算機システムの開発、使用及び保守
に当る使用者、開発エンジニア及び開発プログラマ、シ
ステム・プログラマ並びに保守要員によって要求される
。

ＣＰＵ制御を行なう２つの方式がこれまで用いられてい
る。

第１の方式はＣＰＵのハードウェアに物理的に接続され
たスイッチ及び表示灯から成るハードウェア制御パネル
を用いる。

そこではレジスタ内のデータを表示灯へ及びコンソール
・スイッチからのデータをＣＰＵの種々のレジスタにゲ
ートするためのハードウェアが存在する。

さらに制御パネルから始動及び停止の動作を制御するた
めにＣＰＵのサイクルの制御を行なうハードウェアが存
在する。

第２の方式は大きなシステムに典型的に存在し、いくつ
かのシステム機能を管理する別のマイクロプロセッサを
使う。

これらの機能の１つはＣＰＵ機構の表示及び変更を含む
ＣＰＵの制御である。

この第２の方式では、別のマイクロプロセッサあるいは
言い換えるとサービス・プロセッサ（以下ＳＰと略記す
る）が、ＣＰＵに接続されたバスを有し、表示コンソー
ルからＳＰを経てデータを転送し検索する。

さらに始動停止動作を制御するための制御線が存在する
。

使用者とＣＰＵとの間のインタフェースがＳＰによって
管理される場合、ＳＰは典型的にはＣＰＵと非同期的に
そしてより遅い速度で動作するので付加的なインタフェ
ースが必要になる。

非同期的に動作しても、ＳＰはＣＰＵの動作に正確な制
御を与える事ができなければならない。

ＳＰとＣＰＵとの間のインタフェース機能には他に、Ｃ
ＰＵのテストと保守を容易化する事がある。

ＣＰＵがＬＳＩ技術で作られている場合、ＣＰＵの機構
の大部分はＬＳＩチップのまん中に埋め込まれていてア
クセス不可能である。

チップが高密度のためテストが困難であるので、従来レ
ベル・センシティブ・スキャン・デザイン（ＬＳＳＤと
略記する）テスト・システムが用いられて来た。

従ってＳＰとＣＰＵとの間のインタフェースはＬＳＳＤ
とも適合しなければならない。

基本的にはＬＳＳＤはテスト目的のために１本のシフト
レジスタに結合されたチップ上の記憶素子を用いる。

ＬＳＳＤテストの手順は米国特許第４０２３１４２号に
説明されている。

このようにＳＰとＣＰＵを使いＳＰとＣＰＵとが互いに
非同期的に動作する計算機システムで使う保守インタフ
ェースに対する必要が生じていた。

そのようなインタフェースは違った動作速度を持つＣＰ
ＵとＳＰとの間の通信を与えなければならない。

さらにそのようなインタフェースはＬＳＳＤテストＳＳ
全７３するために必要なようにＣＰＵインタフェースを
デゲートする事によってＬ８ＳＤテスト手順を容易化し
なければならない。

さらに少しのインタフェース論理を用いて変更／表示、
始動、停止、シングル・サイクル及び内部マイクロプロ
グラミング・インタフェース等の機能を与える保守イン
タフェースの必要が生じていた。

さらにＳＰとＣＰＵとが同時に通信を開始しようとした
場合に生じる競合あるいは通信争奪の問題を回避する必
要があった。

（Ｃ） 本発明の目的 本発明の目的は、非同期的に動作するＳＰとＣＰＵとの
間の通信を可能にし、且つＳＰとＣＰＵとの競合を回避
する事である。

（Ｄ） 本発明の概要 本発明によれば、ＳＰとＣＰＵとの間に計算機インクフ
ェースが設けられる。

この計算機インタフェースは第１のレジスタ装置、第２
のレジスタ装置及び制御装置を含む。

第１のレジスタ装置はＳＰから情報を受は取る事ができ
、また第１のレジスタ装置の情報はＣＰＵ及びＳＰが読
取る事ができる。

第２のレジスタ装置はＣＰＵから情報を受は取る事がで
き、また第２のレジスタ装置の情報はＳＰのコマンドに
よって第１のレジスタ装置に転送できる。

従ってＳＰからＣＰＵへの、又ＣＰＵからＳＰへの非同
期的な通信が可能となる。

また制御装置は、第２のレジスタ装置にＣＰＵから情報
が導入された時、第２のレジスタ装置から第１のレジス
タ装置に情報が転送されるまではＣＰＵがＳＰのコマン
ドを実行しないように制御を行なう。

従ってＣＰＵから第２のレジスタ装置に情報が導入され
た時に実行可能なＳＰのコマンドは第２レジスタ装置の
内容を第２レジスタ装置に転送させるものだけである。

従ってＣＰＵから第２レジスタ装置への情報の転送と同
時にＳＰからコマンドが第２レジスタ装置に与えられた
としても、そのコマンドの実行は阻止され、ＣＰＵの状
態が変化する事を防止する。

このようにしてＣＰＵから第２レジスタ装置に与えられ
たメツセージが優先処理され、ＳＰとＣＰＵとの競合が
回避される。

（Ｅ） 実施例の概要 以下詳細に説明する本発明の実施例において、ＣＰＵの
マイクロプロセッサ（ＭＰ）とＳＰとの間にはサービス
・インタフェース論理ユニット（前章の計算機インクフ
ェースに相当する）が接続され、該ユニットにはサービ
ス・インタフェース（ＳＩ）レジスタ（前章の第１のレ
ジスタ装置に相当する）、サービス・インタフェース・
／、Ｖソファ（ＳＩＢ）レジスタ（前章の第２のレジス
タ装置に相当する）、及びサービス制御論理（前章の制
御装置に相当する）が設けられる。

ＳＩレジスタはシフトレジスタとして構成され、ＳＰに
よって情報を入出力できる。

またＳＩレジスタの内容はＭＰによって読取る事もでき
る。

ＳＩＢレジスタはＭＰによって情報を入力され、ＳＰの
コマンドに応答してその内容がＳＩレジスタに転送され
る。

ＳＰからＳ■レジスタにコマンドが入力されＳＰ要求信
号が与えられると、サービス・インタフェース論理ユニ
ットはコマンドを解釈し適切な動作（コマンドの種類に
よってはＭＰが関与する事もある）を行なった後、ＳＰ
に応答信号等を与える。

この信号を受は取るまでＳＰは次のコマンドを出す事が
できない。

またＭＰからＳＩＢレジスクにデータが入力されると、
このテ゛−夕はＳＰのＳＩＢ読取コマンドによってＳＩ
レジスタに転送されＳＰに読取られる。

ＳＰからＳＩレジスタへの入力とＭＰからＳＩＢレジス
タへの入力が同時に行なわれた場合は、後者が優先的に
処理される。

即ちＳＩＢ読取コマンド以外のコマンドは拒絶される。

従ってＳＩＢレジスタが読取られる前に他のコマンドの
実行によってＭＰの状態あるいはＳＩＢレジスタの内容
が変更される事が防止される。

またＳＰはサービス・インタフェース論理ユニットから
与えられる制御信号により、コマンドが拒絶された事を
知る事ができる。

このようにしてＳＰとＭＰとの間での非同期的な通信が
保証をされ、且つ競合によるデータの破壊も防止される
。

（Ｆ′）実施例の説明 （Ｆ−１） 用語並びに信号、コマンドの要約説明を
助けるために、システムの構成要素を説明する時に頻繁
に使われる用語のいくつかを以下の一覧表にした。

又システムの重要な論理信号及びコマンド名を簡潔な機
能の説明と共に表にした。

用語 ＳＰ−サービス・プロセッサ ＣＰＵ−サービス・インタフェース論理、マイクロプロ
セッサ、チャネル制御装置及びＭＳ制御装置を含む中央
処理装置。

ＨＭＣ−水平マイクロ・コード。

これはＣＰＵハードウェア上をランするマイクロ・コー
ドである。

マイクロプロセッサ（ＭＰ）−ＨＭＣを取り出し実行す
るＣＰＵハードウェアの部分。

ＭＳ−使用者の命令及びデータ並びにシステム関係のデ
ータを含む主記憶装置。

ＣＨＡＮ−Ｉ１０チャネル・インタフェース上の信号線
を制御するチャネル論理。

ＬＳＳＤ−レベル・センシティブ・スキャン・デザイン
。

これはすべてのラッチがシフトレジスタの形に接続され
る事を要求する。

この方法によれば回路中の全てのラッチにパタンをシフ
トして出し入れ（スキャン・イン、スキャン・アウト）
できる。

ＣＰＵはＬＳＳＤ方式に従って作られる。

ＳＩ−サービス・インタフェース・レジスタ。

この２０ビツトのレジスタはサービス・インタフェース
論理の主要な通信機構である。

これはＬＳＳＤシフトレジスタ環の中にあり、ＳＰとＣ
ＰＵとの間でコマンド及びデータを移動させるために使
われる。

５ＩＢ−サービス・インタフェース・バッファ。

この１６ビツトのレジスタはＳＩレジスタと共にマイク
ロプロセッサからＳＰへ情報を送るために使われる。

５ＲＬ−ＬＳＳＤを実施した時の１つの記憶ラッチであ
るシフトレジスタ・ラッチ。

ＭＳＣ−ＭＳデータのリフレッシュ及びアクセスを処理
する、ＣＰＵの一部である主記憶装置制御装置。

ＡＬＵ−ＣＰＵに関する基本的計算機能を実行するため
の算術論理ユニット。

Ｃ８ＡＲ−制御記憶装置アドレス・レジスタ。

Ｃ３ＯＲ−制御記憶装置出力レジスタ。

論理信号 スキャン・データ・アウト（ＳＤＯ）−この信号はＣＰ
ＵシフトレジスタからＳＰヘシリアルなデータを移す。

スキャン・データ・イン（ＳＤＩ）−この信号はＳＰか
らＣＰＵヘシアルなデータを移す。

診断アドレス（４つの信号）−これらの信号は、解読さ
れると、シフトレジスタ環（マイクロプロセッサ、チャ
ネル、主記憶装置又はＳＩ）のどれがシフトされ、スキ
ャン・データ・インからデータを受は取りあるいはスキ
ャン・データ・アウトにデータを与えるべきかを選択す
る。

Ａクロック−これは全ＣＩ） Ｕ中の全てのＬ１ランチ
に接続されたＬＳＳＤシフト・クロックである。

Ｂクロック−これは全ＣＰＵ中の全てのＬ２ランチに接
続されたＬＳＳＤシフト・クロックである。

ＳＰ要求−この信号は、ＳＰがＳＩへのコマンドのシフ
トを完了した時にＳＰによって上昇される。

マイクロプロセッサ・サービス・インタフェース論理は
この信号が上昇するのを知る時ＳＩ中のコマンドを解読
する。

応答−この信号は、ＳＰからのコマンドの受けけを承認
するためにサービス、制御論理によって上昇される。

ＣＰＵ要求−サービス制御論理からのこの信号は、ＳＰ
へ移さなければならないメツセージがＳＩＢにロードさ
れた事を示す。

ＳＩエラー−この信号は（応答信号と共に）無効なコマ
ンド又はシーケンスから外れたコマンドを示すために使
われる。

コマンド クロック・エネーフルーこれらのコマンドはＣＰＵの各
機能領域へ至るクロックを始動及び停止するために使わ
れる。

クロックは、１つの機能領域のラッチがスキャンされ一
方他の領域が動作を許されるように、機能領域によって
制御される。

クロック・エネーブル・ラッチは、制御された遮断を与
えるように、各領域へのクロックに同期されている。

そのためスキャンが完了した時機能領域が再始動できる
。

マイクロプロセッサ始動／停止−これらのコマンドはマ
イクロプロセッサを始動及び停止させるために使われる
。

マイクロプロセッサは、マイクロプロセッサのレジスタ
がスキャンされる前に停止しなければならない。

サービス制御論理がコマンドをマイクロプロセッサ・ク
ロックへ同期させるので、停止コマンドは任意の時刻に
出されてもよい。

Ｓ Ｉ Ｂ 読取−ＣＰ Ｕ要求リセット−このコマン
ドはＳＰによってマイクロプロセッサからの情報を検索
するために使われる。

このコマンドはＳＩＢレジスタの内容をＳＩレジスタに
ロードさせる。

ＳＰはそれからＳＩレジスタの内容をＳＰヘスキャンし
て戻す事ができる。

又このコマンドはＣＰＵ要求ラッチをリセットさせるた
めに使ってもよい。

ＳＰ例外−このコマンドはマイクロプロセッサの通常の
処理に割り込み、ＳＰからのメツセージに応答させるた
めに使われる。

コマンドが解読される時マイクロプロセッサ中の例外（
ＥＸ）レジスタのビットがセットされる。

このレジスタは、処理すべき伺らかの例外条件が存在す
るか否かを見るためにマイクロプログラムによって周期
的にテストされる。

ＳＰトラップ−このコマンドもマイクロプロセッサの通
常の処理に割り込み、ＳＰに応答させるために使われる
。

しかしこの場合マイクロプロセッサが都合のよい時に割
り込みを認識するように待つのでなく即座に割り込みが
かけられる。

（Ｆ−２） システムの概略 第１図を参照すると、ＣＰＵ２０を含むプログラム内蔵
式計算機システムに組み込まれた保守インタフェースが
例として示されている。

計算機システムはキーボード及びブラウン管（ＫＢＤ／
ＣＲＴ）Ｉ１０装置２２を含む。

ＫＢＤ／ＣＲＴ装置２２はキーボード２４及びディスプ
レイ２６を含む。

Ｋ Ｂ Ｄ／ＣＲＴ装置２２とＣＰＵ２０とを相互接続
するのは５Ｐ２８である。

５Ｐ２８はよく知られているようにＫＢＤ／ＣＲＴ装置
２２を制御しインタフェースするための小規模の中央処
理装置、Ｉ１０制御装置及びデータ記憶装置を含む。

５Ｐ２８はバス３０を経てＫＢＤ／ＣＲＴ装置２２にそ
してバス３２を経てＣＰＵ２０に接続される。

ＣＰＵ２０は本発明のサービス・インタフェース論理ユ
ニット４０を含む。

サービス・インタフェース論理ユニット４０は、５Ｐ２
８とＣＰＵ２０との間のインタフェースを与え、５Ｐ２
８をＣＰＵ２０と同期させ５Ｐ２８とＣＰＵとの間のコ
マンドを解釈する。

さらにサービス・インタフェース論理ユニット４０は変
更／表示、始動、停止、シングル・サイクル及びＩＭＰ
Ｌ等の機能を与え、又ＬＳＳＤテスト方式を使う時要求
されるようにＣＰＵインタフェースをデゲートする事に
よってＬＳＳＤテスト手順を容易化する。

ＣＰＵ２０はさらにマイクロプロセッサ（ＭＰ）４２、
Ｉ１０チャネル制御装置４４及び主記憶制御装置（ＭＳ
Ｃ）４６を含む。

ＭＳＣ４６は双方向バス４８を経て通常の主記憶装置（
ＭＳ）５０に接続される。

ＭＳ５０はＣＰＵ２０内にあるＭＳＣ４６の制御の下に
アクセスされる。

ＭＳ５０はマイクロプロセッサ４２のための命令及びデ
ータを含み得るけれども、命令はＣＰＵ２０に双方向バ
ス５４を経て相互接続された通常の読取り／書込み制御
記憶装置５２に記憶される。

Ｉ１０チャネル制御装置４４は通常のものであって、Ｃ
ＰＵとＩ１０装置６０，６２及び６４との間で転送され
るデータをバッファするためのレジスタを含む。

Ｉ１０装置６０，６２及び６４は例えば通常のディスク
、磁気テープ装置、印刷装置又はカード読取装置などで
ある。

Ｉ１０装置６０．６２及び６４はＩ１０チャネル制御装
置４４に双方向バス６６を経て接続され、又５Ｐ２８に
双方向バス６８を経て接続される。

第２図を参照すると、ＣＰＵ２０が概略的に示されてい
る。

前に述べたようにＣＰＵ２０はサービス・インタフェー
ス論理ユニット４０、マイクロプロセッサ４２、Ｉ１０
チャネル制御装置４４及びＭＳＣ４６を有する。

サービス・インタフェース論理ユニット４０に含まれる
発振器８０はＣ１及びＣ２クロック信号を発生し、これ
らの信号はクロック分配制御回路８２に加えられる。

サービス・インタフェース論理ユニット４０には又ＳＩ
レジスタ８４、ＳＩＢレジスタ８６、サービス制御論理
４１及びコマンド解読器８８が含まれる。

マイクロプロセッサ４２にはマイクロプロセッサ・クロ
ック発生器９０、ＡＬＵ９２及び例外（ＥＸ）レジスタ
９４が存在する。

ＣＰＵ２０の主要な構成要素を簡潔に説明する。

マイクロプロセッサ４２はＣＰＵ２０の主要な機構であ
り、マイクロプログラムと共に高レベルの命令セットを
実行するために使われる。

ＡＬＵ９２及びＥＸレジスタ９４はデータの交換のため
にサービス・インタフェース論理ユニット４０ヘインタ
フエースする。

ＥＸレジスタ９４は例外条件が集められるマイクロプロ
セッサ４２の機構である。

マイクロプログラムは、処理すべき例外条件が存在する
かどうかを判定するためにＥＸＸレジスフ９の内容を周
期的に検査する。

もし例外が存在すれば、通常の処理に割り込みがかけら
れ、例外条件が処理される。

サービス制御論理４１は、マイクロプロセッサ４２の通
常の処理に割り込みをかけサービスを得るためにＥＸレ
ジスタ９４の１つのビット位置の内容をセットし調べる
能力を持っている。

マイクロプロセッサ４２を構成するＬＳＩチップは、Ｌ
ＳＳＤで用いられる１つの長いシフトレジスタ環の形に
接続されている。

マイクロプロセッサ４２中の任意のラッチの状態は、デ
ータをシフトさせてシフトレジスタ環の入力でデータを
制御し又出力でデータを観察する事によって変更又は検
索できる。

ＳＩレジスク８４は２０ビツトのレジスタであり、サー
ビス・インクフェース論理ユニット４０の主要な通信機
構である。

ＳＩレジスタ８４はＬＳＳＤシフトレジスタであり、５
Ｐ２ＢとＣＰＵ２０との間でコマンド及びデータを移す
ために使われる。

ＳＩレジスタ８４は独立のシフトレジスタであるため、
ＣＰＵ２０の他の部分の動作に影響を与えずに任意の時
に５Ｐ２８によってロードされ得る。

データは５Ｐ２８からシリアルに転送され受は取られる
が、ＣＰＵ２０によってパラレルに処理される。

従ってＳＩレジスタ８４はシリアライザ／デシリアライ
ザとして役立つ。

ＳＩレジスタ８４の４ビツトはコマンド・フィールドと
して使われ、残る１６ビツトはデータのために使われる
。

ＳＩコマンド及びビット形式は第１４図を参照して後に
説明する。

ＳＩレジスタ８４はマイクロプロセッサ４２のマイクロ
プログラムによってＡＬＵ９２の源として指定され得る
。

従ってＳＩレジスタを５Ｐ２８からＣＰＵ２０のマイク
ロプロセッサ４２にデータを移すために使う事ができる
。

ＳＩＢレジスタ８６は１６ビツトのレジスタであって、
ＳＩレジスタ８４と共にマイクロプロセッサ（ＭＰと略
記）４２から５Ｐ２８へ情報を移すために使われる。

５Ｐ２８からＭＰ４２へ移される情報はＳＩレジスタ８
４へ入力される。

ＭＰ４２から５Ｐ２８へ移される情報はＳＩＢレジスタ
８６に入力される。

ＳＩＢレジスタ８６は、叩２８がデータが利用可能であ
る事を知らされるまで、ＭＰ４２からのデータをバッフ
ァする。

５Ｐ２８は、ＳＩＢレジスタ８６の内容をＳＩレジスタ
８４に転送させＳＩレジスタ８４から５Ｐ２８にシフト
・バックさせる事によってデータを検索する。

コマンド解読器８８は、ＳＩレジスタ８４に５Ｐ２８か
らのコマンドがロードされた後、Ｓ■レジスタ８４のコ
マンド・フィールドを解読する。

コマンド解読器８８の出力は要求された機能を実行する
ように接続されている。

ＳＩレジスタ８４がシリアルにロードされつつある間は
ＳＩレジスク８４のビット内容が変化するので、シフト
が終了するまでは解読は始まらない。

ＳＩレジスタ８４へのデータのシフトの完了は、バス３
２の信号線１２４を経てサービス制御論理４１に加えら
れる「ＳＰ要求」のインタフェース信号を５Ｐ２８が上
昇させる事によって示される。

クロック分配制御回路８２は、ＣＰＵ２０の種種の機能
ユニット及びシフトレジスタ環へのクロックを制御する
クロック・エネーブル・ラッチを含む。

これらのラッチはリセットされると、各ユニットが動作
する事を阻止する。

クロック・エネーブル・ラッチの状態はＳＰからＳＩレ
ジスタ８４を経て制御される。

又クロック分配制御回路８２の中には各機能領域からの
インタフェース信号の出力を制御するドライバ・デゲー
ト・ラッチが設けられている。

ＬＳＳＤシフト動作が起きている時は他の機能領域の誤
動作を防ぐために他の機能領域へのインタフェース信号
及びアレイ制御信号は減勢されなければならない。

ドライバ・デゲート・ラッチはセットされると、各機能
領域からのインタフェース信号が生じないようにする。

ドライバ・デゲート・ラッチは５Ｐ２８からＳＩレジス
タ８４を経てセット及びリセットされる。

クロック分配制御回路８２はさらに発振器８０からＣＰ
Ｕ２０の種々の機能領域へ至るクロックの分配と増幅の
ための論理回路を有する。

クロック分配制御回路８２はサービス制御論理４１から
制御コマンドを受は取り、ＭＰ ４２のラン／停止状態
を制御する。

クロック分配制御論理８２は第１０図を参照して後で説
明する。

再ひ第２図を参照すると、５Ｐ２８はバス３２の信号線
１００を経てサービス制御論理４１に４つの診断アドレ
スを供給する。

これら４つの診断アドレスはＣＰＵ２０内に含まれるシ
フトレジスタ環の任意の１つを５Ｐ２８によって選択す
るために使われる。

後に第５図を参照して詳細に説明するが、各シフトレジ
スタ環はいくつかのシフトレジスタ・ラッチ（ＳＲＬ）
から構成されている。

ＳＲＬについては後で第３図及び第４図を参照して説明
する。

シフトレジスタ環の構成によってこのシステムでＬＳＳ
Ｄテスト技術を使用する事が可能になる。

この実施例では４つのシフトレジスタ環が使われている
。

第１のシフトレジスタ環は破線の信号線１０２で表わさ
れたＳＩシフト環である。

ＳＩシフト環１０２のサービス・インタフェース・スキ
ャン・データ・イン部分（ｓ■・ＳＤＩ ）はＳＩレジ
スタ８４に入力を与え、又その出力はシフト環１０２の
スキャン・テ゛−タ・アウト部分（ＳＩ ５ＤＯ）を
経てサービス制御論理４１に加えられる。

第２のシフトレジスタ環は破線の信号線１０４で示され
るマイクロプロセッサ・シフト環である。

サービス制御論理４１はＭＰシフト環１０４のＭＰスキ
ャン・データ・イア（ＭＰ−８ＤＩ）に出力を与える。

シフト環１０４はＥＸレジスタ９４に入力を与え、その
出力はＣ８ＡＲ１０６に加えらレル。

Ｃ８Ａ、Ｒ１０６は制御記憶装置（Ｃ８）ＲＡＭ１０８
にアドレスを供給する。

ｃｓｉｏｓはＭＰ４２のためのマイクロ命令を含んでい
る。

シフト１１０４はＣ８ＡＲ１０６の出力からＣ３ＯＲ１
１０に接続されている。

Ｃ３ＯＲＩ １０の出力はシフト環１０４のＭＰスキャ
ン・データ・アウト（ＭＰ ５ＤＯ）としてサービス
制御論理４１に加えられる。

第３のシフト環はチャネル・シフト環１１２である。

サービス制御論理４１はチャネルＳＤＩを経てＩ１０チ
ャネル制御装置４４に出力を与え、又その出力はチャネ
ルＳＤＯを経てサービス制御論理４１に加えられる。

第４のシフト環はＭＳＣシフト環１１４である。

サービス制御論理４１はスキャン・データ・イン信号を
ＭＳＣ４６に加え又シフト環１１４はそのスキャン・デ
ータ・アウト部分を経てサービス制御論理４１に戻る。

後の説明の中で４つのシフト環はＳＩシフト環ｉ０２、
ＭＰシフト環１０４、チャネル・シフｔ・環１１２及び
ＭＳＣシフト環として区別される。

信号線１００を経てサービス制御論理４１に加えられる
４つの診断アドレスはサービス制御論理４１によって解
読され、５Ｐ２８からバス３２の信号線１１６及び１１
８を経てサービス制御論理４１に加えられているＡクロ
ック及びＢクロックをエネーブルするために使われる。

Ａクロック及びＢクロックは、５Ｐ２８からバス３２の
スキャン・データ・イン信号線１２０を経て加えられる
データをゲートして、シフト環の最初のＳＲＬに加え、
シフト環を経て、シフト環の最後のＳＲＬから、サービ
ス制御論理４１を経てスキャン・デ−タ・アウト信号線
１２２へ加え、さらに５Ｐ２８に加えるために、シフト
環１０２ 、１０４．１１２及び１１４に加える。

４つのシフト環はＣＰＵ２０内部で特別の機能が実行さ
れる事を可能にしている。

ＳＩシフト環１０２は、ＣＰＵ２０の他の動作を実行す
ると同時にサービス・インタフェース論理ユニット４０
と５Ｐ２８との間で通信する事を可能にする。

ＳＩシフト環１０２はビット・パタンをＳＩレジスタ８
４にシリアルにスキャン・インできる。

この動作はＭＰ４２の実行する動作とは独立且つ全く非
同期的に５Ｐ２８の速度で実行される。

又５Ｐ２８は信号線１２４を経てサービス制御論理４１
へＳＰ要求信号を加える。

コマンドがＳＩレジスタ８４にスキャン・インされてし
まった後、５Ｐ２８はそのコマンドを解読して実行すべ
きであると表示するために信号線１２４を経てＳＰ要求
信号を送る。

その後ＳＰ要求信号は減勢される。

応答信号はサービス制御論理４１から信号線１２８を経
て５Ｐ２８に加えられる。

応答信号は５Ｐ２８からのＳＰ要求信号に応答して利用
される。

５Ｐ２８がコマンドをＳＩレジスタ８４に置きＳＰ要求
信号を附勢した後、サービス・インタフェース論理ユニ
ット４０はコマンドを解読しコマンドが有効な時は５Ｐ
２８に応答信号を口“勢する。

又サービス制御論理４１は信号線１３０にＳＩエラー信
号を発生する事もある。

サービス制御論理４１はＭＰ４２からＡＬＵエラー信号
（ＡＬＵ−ＥＲＲＯＲ）及びＣＰＵ要求セット信号（Ｓ
ＥＴ−ＣＰＵ−ＲＥＱ）を受は取る。

これらの信号のいずれが附勢されていてもサービス制御
論理はＣＰＵ要求信号を発生する。

これについては第８図を参照して後で詳細に説明する。

コマンド解読器８８は信号線１３２を経てＳＩレジスタ
８４のコマンド・フィールドを受は取り、信号線１３４
を経てサービス制御論理４１からゲート要求信号を受は
取る。

コマンド解読器８８はコマンド無効信号（ＩＮＶ・ＣＭ
Ｄ）、サービスプロセッサ例外コマンド信号（ＳＰ−Ｅ
ＸＣＰ・ＣＭＤ）、サービス・プロセッサ・トラップ・
コマンド信号（ＳＰ −ＴＲＡＰ −ＣＭＤ）及びＣＰ
Ｕ制御コマンド信号（ＣＰＵ−ＣＴＲＬ−ＣＭＤ）を発
生する。

これら全ての信号はクロック分配制御回路８２に加えら
れる。

コマンド解読器８８はその他、信号線１３６を経てＥＸ
レジスタ９４に加えられるＥＸ−１４セット信号及び信
号線１３８を経て次アドレス論理回路１４０に加えられ
るアドレス・トラップ強制信号を発生する。

クロック分配制御回路８２は発振器８０からＣ１及びＣ
２のクロック信号を受は取り、後に第１１図を参照して
説明するように、ＭＰ４２、ＭＳＣ４６及びチャネルに
ドライバ・デゲート信号を送る。

又クロック分配制御回路８２は信号線１４６を経てＩ１
０チャネル制御装置４４にチャネル・クロックを送り、
信号線１４８を経てＭＳＣ４６にＭＳクロックＣ１及び
Ｃ２を送る。

さらにクロック分配制御回路８２は信号線１５０を経て
ＭＰクロック発生回路９０へＭＰクロックＣ１及びＣ２
を送る。

ＭＰクロック発生回路９０はサービス制御論理４１から
信号線１５２を経てラン・ラッチＬ１信号及びラン・ラ
ッチＬ２信号も受は取る。

そしてＭＰクロック発生回路９０はＣ８ＡＲ１０６及び
Ｃ３ＯＲ１１０に加えるＣ８ＡＲロ一ド信号（ＬＤ
Ｃ８ＡＲ）及びＣ８ＯＲロード信号（ＬＤ Ｃ３ＯＲ
）を発生する。

又ＭＰクロック発生回路９０はＡＮＤ回路１５６に信号
を送り制御記憶装置書込信号（ＷＣＳ）を発生させる。

信号線１４２に加えられたドライバ・デゲート信号は反
転器１５８に加えられ、ＡＮＤ回路１５６がＷＣ８信号
を発生するのを阻止する。

ＭＰクロック発生回路９０は、信号線１５９を経てサー
ビス制御論理４１及び宛先解読器１６０にも信号を供給
する。

宛先解読器１６０はＣ３ＯＲ１１０からの出力も受は取
る。

宛先解読回路１６０はＳＩＢロード（ＬＤ−８ＩＢ）信
号及びＥＸロード（ＬＤ−ＥＸ）信号を発生する。

Ｃ３ＯＲ１１０は源解読回路１６２へも出力を与えてい
る源解読回路１６２はＥＸ信号、ＳＩ信号及び信号線１
６４を経てＭＰクロック発生回路９０へ短サイクル信号
を与える。

又源解読回路１６２は信号線１６８を経てＡＮＤ回路１
６６にＥＸテスト信号を与える。

ＡＮＤ回路１６６はＥＸレジスタ９４からＯＲ回路１７
０を経て入力を受は取り次アドレス論理回路１４０に出
力を与える。

ＥＸレジスタ９４はＥＸ−１４ビツト情報をＡＮＤ回路
１８０を経てサービス制御論理４１に与える。

この情報は、信号線１４２のＭＰドライバ・デゲート信
号を受は取る反転器１８２の動作によって阻止される。

ＥＸレジスタ９４からのデータはＡＮＤ回路１８４に加
わる。

ＡＮＤ回路１８４は源解読回路１６２が発生したＥＸ信
号を受は取り、ＡＬＵ９２を条件付ける。

データはＳＩレジスタ８４からＡＬＵ９２にゲートされ
る。

ＳＩレジスタ８４はＡＮＤ回路１８６にデータを与え、
ＡＮＤ回路１８６は源解読回路１６２の発生したＳＩ倍
信号入力として受は取る。

ＡＬＵ９２はマイクロプロセッサ汎用レジスタ人力信号
（ＭＰＧＥＮ ＲＥＧＳ）も受は取り、ＳＩＢレジス
タ８６に加えられるＡＬＵエラー信号（ＡＬＵＥＲＲＯ
Ｒ）並びにＳＩＢレジスタ８６及びＥＸレジスタ９４に
加えられるＡＬＵデータ信号（ＡＬＵＤＡＴＡ）を発生
する。

第６図を参照して後で詳細に説明するがサービス制御論
理４１はＳＩＢ読取信号（ＲＥＡＤＳＩＢ）を発生し、
この信号はＡＮＤ回路２０００こ加えられる。

ＡＮＤ回路２００はＳＩＢレジスタの出力を受は取りＳ
Ｉレジスタ８４にデータを与える。

Ｉ１０チャネル制御装置４４はＭＳ要求信号（ＭＳ
ＲＥＱ）をＡＮＤ回路２１０に加える。

ＡＮＤ回路２１０の出力はＭＳ Ｃ４６に加えられる。

このＭＳ要求信号は、クロック分配制御論理８２が信号
線１４４及び反転器２１２を経てＡＮＤ回路２１０に加
えるチャネル・ドライバ・デゲート信号によって、ＭＳ
Ｃ４６からブロックされる。

（Ｆ−３） サービス・プロセッサとＣＰＵとの通信
本発明の重要な態様は、５Ｐ２８とＣＰＵ２０との間の
インタフェースを与えこれら２つの非同期的な装置間の
通信を管理するサービス・インタフェース論理ユニット
４０の機能である。

５Ｐ２８はＣＰＵ２０と非同期的且つそれよりも低速で
動作している。

その結果サービス・インタフェース論理ユニット４０は
通信争奪を伴なわない信頼性のある通信を保証しなけれ
ばならない。

動作中に５Ｐ２８が通信を開始しようとする時、５Ｐ２
８はＳＩレジスタ８４に２０ビツトのワードをシリアル
にシフトさせる。

２０ビツトのワードのシフトに伴なって、５Ｐ２８は信
号線１００を経てＳＩシフｌ−１１０２のアドレスを用
いて４診断アドレスを条件付け、サービス制御論理４１
にスキャン・データ・イン信号線１２０からシリアルな
コマンド・データを与えながらサービス制ｉ叩論理４１
に信号線１１６及び１１８を経て交互にＡクロック及び
Ｂクロック信号を２０回加える。

シフト動作が完了する時、５Ｐ２８は信号線１２４を経
てサービス制御論理４１にＳＰ要求信号を送る。

５Ｐ２８は、サービス制御論理４１から信号線１２８の
応答信号による肯定応答を受は取るか又は信号線１３０
を経てＳＩエラー信号を受は取るまで、それ以後の動作
を取れない。

サービス・インタフェース論理ユニット４０は、ＳＰ要
求信号を受は取る時、ＳＩレジスタ８４にあるコマンド
を解読する。

コマンドは無効な事もあり、又有効だが他の条件により
特定の時間に実行不可能な事も又有効且つ即時にサービ
ス・インタフェース論理ユニット４０によって実行可能
な事も、あるいは有効だがＭＰ４２による解釈を必要と
する事もある。

これらの状況の各々に応じてサービス・インタフェース
論理ユニット４０が取る動作は異なっている。

もしコマンドが無効あるいは定義されていないならば、
ＳＩエラー信号が即時に上がり、これは５Ｐ２８がＳＰ
要求信号を落とすまで維持される。

５Ｐ２ＢがＳＩエラー信号の下がりを認識した後、５Ｐ
２８は新しいコマンドをＳＩレジスタ８４にロードしＳ
Ｐ要求信号を再び上げる事ができる。

ＳＰ要求信号とＳＩエラー信号のインターロックは、以
前のコマンドの完了以前に新しいコマンドが出されるの
を防ぎ、５Ｐ２８とＭＰ４２との速度の相違とそれらの
非同期動作を許す。

もしコマンドが有効で他の理由をこより実行不可能なら
ば、ＣＰＵ２０は応答信号とＳＩエラー信号を送る。

これは、今送出したコマンドを再び送出する前に（後で
第７ａ図及び第７ｂ図を参照して説明する）特別なシー
ケンスを続いて実行しなければならない事をＳＰに示す
。

もしコマンドが有効で実行可能ならば、応答信号が即時
に上がりコマンドが実行される。

５Ｐ２Ｂは応答信号を認識するとＳＰ要求信号を落とし
ＣＰＵ２０はＳＰ要求信号の下がりを認識すると応答信
号を落とす。

５Ｐ２８が応答信号の低下したのを知る時、５Ｐ２８は
他のコマンドについてのシーケンスを始めるかもしれな
い。

もしコマンドが有効でもＭＰ４２による解釈を必要とす
るならば、応答信号は即時には上がらない。

この時コマンドはコマンド解読器８８から信号線１３６
を経てＥＸレジスタ９４のＥＸビット１４をセットする
。

しかしＭＰ４２のマイクロプログラムがＡＮＤ回路１６
６に線１６８を経てＥＸテスト信号を加える事によって
例外条件を認識し、ＳＩレジスタ８４の内容を読取りモ
してＥＸレジスタ９４のビット１４をリセットするまで
、応答信号は上昇しない。

このシーケンスは、ＭＰ４２のマイクロプログラムがＳ
Ｉレジスタ８４の内容を読取ったので５Ｐ２８はＳＰ要
求信号を落とす事ができる事を５Ｐ２８に示す。

応答信号が低下した後シーケンスは繰り返す事ができる
。

５Ｐ２８及びサービス・インタフェース論理４０はＫＢ
Ｄ／ＣＲＴ２２の操作員とＣＰＵ２０との間の通信路を
与え制御する。

始動、停止、変更又は表示せよという操作員コマンドは
これらの機械を典型的に使用する。

しかし操作員コマンドと非同期的に生じるＣＰＵ２０の
状況の変化も操作員に知らされねばならない。

例えばＭＰ４２の停止原因になるエラー条件は５Ｐ２８
に知らされＫＢＤ／ＣＲＴ２２４こ表示されなけれはな
らない。

大多数のメツセージは５Ｐ２８で発生するが、ＣＰＵ２
０が５Ｐ２８へ渡すメツセージは５Ｐ２８からＣＰＵ２
０へのメツセージよりも高い優先順位を持つ。

もしエラー条件がＭＰ４２を停止させたとすると、その
時問題がＫＢＤ／ＣＲＴ２２の操作員に報告されるか又
は解決されるまでＣＰＵ２０はＫＢＤ／ＣＲＴ２２から
の要求に応答できない。

ＳＩＢレジスタ８６、ＣＰＵ要求信号線１２６及びＳＩ
Ｂ読取コマンドは通信争奪又はデータの喪失なしに両方
向通信を許すために使われる。

５Ｐ２８とＣＰＵ２０とは非同期的に動作しているので
、そのいずれか一方が通信を開始する事も又両方が同時
に通信を開始しようとする事もあり得る。

５Ｐ２８はＳＩレジスタ８４の制御を持っていて、ＳＩ
レジスタ８４は他の３つのシフ］・環１０４．１１２及
び１１４から独立なシフト環１０２の中にあるのでＳＩ
レジスタＢ４１−；任意の時刻に新しいコマンドをロー
ドできる。

ＭＰ ４２のマイクロプログラムはＳＩＢレジスタ８６
の制御を持っていて任意の時刻にＳＩＢレジスタ８６に
デ一りをロードできる。

一般に５Ｐ２８はＫＢＤ／ＣＲＴ２２からコマンドを受
は取ってから通信を開始する。

しかしもしＭＰ４２にエラーが生じていると、ＡＬＵ９
２のＡＬＵエラー出力（ＡＬＵＥＲＲＯＲ）からＳＩＢ
レジスタ８６にエラー・コードが入れられＣＰＵ要求信
号が信号線１２６に発生する。

ＣＰＵ２０の出すメツセージは５Ｐ２８からのコマンド
以上の優先順位を持っている。

従ってＳＩＢレジスタ８６がロードされるとＣＰＵ要求
信号が発生ずる。

その時サービス制御論理４１が受は付ける唯一のコマン
ドは、ＳＩＢレジスタ８６の内容を読取りＣＰＵ要求を
リセットするＣＰＵ制御コマンドだけである。

他の全てのＳＰコマンドは拒絶される。

このインターロックは、５Ｐ２８からの新しいコマンド
（これはＳＩＢレジスタ８６がロードされＣＰＵ要求が
上がるのと同時にＳＩレジスタ８４にロードされた）が
ＣＰＵ２０内の動作を開始させＳＩＢレジスタの内容が
５Ｐ２８！こ渡される以前Ｏこそれを破壊する事を防ぐ
のである。

５Ｐ２８がＣＰＵ要求信号を認識する時、それはＣＰＵ
２０の状態を決めるためにＳＩＢ読取コマンドを出す。

もし５Ｐ２８がＳＩＢレジスタ８６のロードと同時（こ
ＳＩレジスタ８４に新しいコマンドをロードしているな
らば、ＳＩレジスタ８４中のコマンドは拒絶されるであ
ろう。

しかしコマンドが失なわれる事はなく且つ５Ｐ２８とＭ
Ｐ ４２との間の通信争奪も存在しない。

５Ｐ２８はＳＩＢレジスタ８６を読取り、ＳＩＢレジス
タ８６の内容に基づいて代替動作を取るか又は拒絶され
たコマンドを再び出すかを決定する。

本発明の重要な態様は５Ｐ２８がＣＰＵマイクロプログ
ラムと通信する能力である。

５Ｐ２８からＣＰＵ２０への通信は、５Ｐ２Ｂがシフト
環１０２を経てＳＩレジスタ８４のデータ・フィールド
にメツセージをそしてＳＩレジスタ８４のコマンド・フ
ィールドにＳＰ例外に関スるコードをスキャン・インす
る事によって開始させる。

５Ｐ２ＢがＳＰ要求信号を送る時、サービス・インタフ
ェース論理ユニット４０はコマンド解読器８８によって
ＳＩレジスタ８４のコマンド・フィールドを解読しコマ
ンド解読器８８から信号線１３６を経て送られる信号に
よってＥＸレジスタのビット１４をセットする。

ＭＰ４２のマイクロプログラムは、この例外条件を特徴
する特許なルーチンに分岐する。

ＭＰ４２はＳＩレジスタ８４をＡＬＵ９２への源レジス
タとして選択する事によってＳＩレジスタ８４のデータ
・フィールドを読取る。

この選択は、ＳＩデータをＡＮＤ回路１８６に加え且つ
源解読回路１６２の発生したＳＩ倍信号ＡＮＤ回路１８
６に加えてＳＩデータをＡＬＵ９２にゲートする事によ
って行なわれる。

ＳＩレジスタ８４中のメツセージはいろいろな風に解釈
される。

例えばメツセージは］’ｖｌｓ５０のある記憶位置の内
容を表示せよというコマンドとして扱われる。

その時は表示すべき記憶位置のアドレスが次の交換動作
で転送される。

マイクロプログラムは、ＳＩレジスタ８４の内容を読取
ると、ＥＸレジスタ９４のビット１４をリセットする。

このリセット動作は応答信号を発生させ、応答信号は５
Ｐ２８にＳＰ要求を停止させ、それはＣＰＵ２０に応答
信号を停止させる。

次に５Ｐ２８はＳＩレジスタ８４のデータ・フィールド
に新しいメツセージを、ＳＩレジスタ８４のコマンド・
フィールドにＳＰ例外コマンドをロードしＳＰ要求信号
を上げる事ができる。

この時再びＣＰＵ２０は例外条件を認識し分岐する。

この場合ＣＰＵはＳＩレジスクの内容を、表示すべきア
ドレスの全部又は一部として扱ってもよい。

このよう（こしてデータが５Ｐ２８からＭＰ４２に転送
され得る。

ＣＰＵ２０は５Ｐ２Ｂよりもずっと速いので、５Ｐ２８
が次のデータをＳＩレジスタ８４１こロードしている間
にＣＰＵ２０は通常の処理を実行してもよい。

５Ｐ２８は、ＣＰＵ２０がＥＸレジスタ９４のビット１
４をリセットする事によって最初のメツセージに応答す
るまでは、ＳＩレジスタ８４に新しいメツセージをロー
ドしようとしない。

ＭＰ ４２から５Ｐ２８への通信もこのサービス・イン
タフェース論理４０を使って行なわれる。

ＭＰ４２は例えばＫＢＤ／ＣＲＴ２２の操作員にエラー
条件を送るか又は使用者の要求によるＭＳ５０の表示の
結果を送れという要求に応答するために通信を開始する
かもしれない。

最初の場合マイクロプログラム（又はマイクロプロセッ
サのハードウェア）がＡＬＵデータ・バス（ＡＬＵＤＡ
ＴＡ）（又はＡＬＵエラー信号線（ＡＬＵＥＲＲＯＲ）
）からＳＩＢレジスタ ８６にメツセージをロードしＣ
ＰＵ要求信号をセットする。

ＣＰＵ要求信号が上がると、サービス制御論理４１はＳ
ＩＢレジスタ８６の内容を読取りＣＰＵ要求をリセット
するＣ Ｐ Ｕ制御コマンド以外の５Ｐ２８からのコマ
ンドを実行しない。

この過程はＣＰＵ２０からのメツセージが失なわれるの
を防ぐ。

なぜならＣＰＵ２０が他のＳＰコマンドの実行を始めな
いからである。

サービス制御論理４１は、ＳＩＢ読取り−ＣＰＵ要求リ
セット・コマンド以外のコマンドを全て拒絶するので、
新しいコマンドが実行され得る以前にＳＩＢレジスタ８
６中のメツセージを５Ｐ２８に読取らせる。

第２の場合ＣＰＵマイクロプログラムが要求に応答して
ＳＰにデータを送る時、ＣＰＵマイクロプログラムはそ
のデータをＳＩＢレジスタ８６に入れ、その後データを
要求していたＳＰ例外コマンドが処理された事を表示す
るＥＸビット１４のリセットが生じる。

これは要求されたデータが５ＩＢ８６中で利用可能であ
る事を５Ｐ２８に知らせる。

次にそのデータはＳＩＢ読取コマンドを送りＳＩレジス
タ８４をスキャン・アウトする事によって検索される。

（Ｆ−４） シフトレジスタ環 本発明をさらに認識するために、サービス・インタフェ
ース論理ユニット４０の動作を理解する必要があるだけ
でなく、米国特許第３８０６８’９１号に示されるよう
な方式でシフトレジスタとして接続された各シフト環の
動作にも注意する必要がある。

これはシフトレジスタ・モードと非シフトレジスタ・モ
ードの両方で動作する典型的なシフトレジスタ・ラッチ
（ＳＲＬ）を説明している第３図を参照する事によって
最も良く理解できる。

第３図を参照すると、典型的な５ＲＬ２４０が示されて
いる。

シフト環中の各５ＲＬ２４０はラッチ１（Ｌｌ）２４２
及びラッチ２ （Ｌ ２ ） ２４４から構成される。

５ＲＬ２４０のＬｌ ２４２及びＬ２ ２４４の両者
が機能的に必要であっても又なくてもよいが、両者はシ
フトｉに沿ってスキャンを実行する必要がある。

Ｌｌ ２４２又はＬ２ ２４４のデータのいずれも検
索できるが、両方共はできない。

もしＬｌのデータに興味があればＬ２のデータは犠牲に
されなければならない。

同様にもしＬ２のデータに興味があればＬｌのデータが
犠牲になる。

スキャン・インの暗合５ＲＬ２４０のＬｌ ２４２及び
Ｌ２ ２４４の両者は同じ値に初期設定される。

５ＲＬ２４０は、非診断モードで動作する時システム・
クロックＣ１及びＣ２によってセットもしくはリセット
されるように制御される。

クロックＣ１は反転器２４５に加えられ、その出力は反
転器２４６及びＡＮＤ反転回路２４８に加えられる。

これはラッチ２４０のＬｌ ２４２の一部を形成して
いる。

反転器２４６の出力はＡＮＤ反転回路２５０に加えられ
、ＡＮＤ反転回路２５０は信号線２５２を経て非診断モ
ード・データ入力を受は取る。

前のＬｌ ２４４からのスキャン・データ・イン信号
はＡＮＤ反転回路２５４に加えられる。

５Ｐ２８からのＡクロック信号は反転器２５５に加えら
れ、その出力は反転器２５６及びＡＮＤ反転回路２４８
に加えられる。

ＡＮＤ反転回路２５０゜２５４及び２４８の出力は反転
器２６０に加えられ、反転器２６０は信号線２６２から
Ｌｌ ２４２の出力を発生する。

又反転器２６０の出力はＡＮＤ反転回路２４８にも加え
られる。

反転器２６０の出力はＬｌ ２４４のＡＮＤ反転回路
２６４に加えられる。

ＡＮＤ反転回路２６４は反転器２６６からも入力を受は
取る。

又反転器２６６はＯＲ反転回路２６８から入力を受は取
る。

ＯＲ反転回路２６８はクロック分配制御回路８２の発生
したシステム・クロック信号Ｃ２と５Ｐ２８からのＢク
ロック信号とを受は取る。

ＯＲ反転回路２６８の出力はＡＮＤ反転回路２７０にも
加えられる。

ＡＮＤ反転回路２６４及び２７０の出力は反転器２７２
に加えられ、反転器２７２は信号線２７４を経て５Ｉ（
Ｌ２４０のラッチＬ２２４４のＬ２信号スキャン・デー
タ・アウトを発生する。

反転器２７２の出力はＡＮＤ反転回路２７０へもフィー
ドバックされる。

Ｓ［，２４０は本質的にはそれらの間に何の制御線も用
いずに接続された２つのラッチＬ１２４２及びＬｌ
２４４から構成される。

Ｌ１２４２とＬｌ ２４４の中のデータはクロックＣ
１及びＣ２が５ＲＬ２４０に加えられた後は同一になる
。

しかし５ＲＬ２４０をシフト環の１素子として動作させ
る時クロックＣ１及びＣ２は加えられず、Ａクロックが
５ＲＬ２４０のＬｌ ２４２部分にデータをシフトさ
せるために加えられ、Ｂクロックが５ＲＬ２４０のＬｌ
２４４部分にＬ１２４２からのデータを転送するた
めに加えられる。

動作中入クロックは５Ｐ２８からの４つの診断アドレス
の１つによって選択されたシフト環のＬｌにデータを転
送するために使われ、Ｂクロックはそのシフｔ−ｉのＬ
ｌにデータを転送するために使われる。

Ａクロックが付勢される時、シフト環１０２，１０４，
１１２，１１４のうち選択されたものの長初のＬｌのス
キャン・データ・イン信号線１２０のデータがロードさ
れ、選択されたシフト環の他の全てのＳＲＬのＬｌには
前段のＳＲＬのＬｌからデータがロードされる。

Ｂクロックが付勢される時、選択されたシフトｉ中のＳ
ＲＬのＬｌが同じＳＲＬのＬｌからデ゛−夕をロードさ
れる。

従ってシフト環にデータをスキャン・インするために、
５Ｐ２８からの４つの診断アドレスを経て所望のシフｔ
−ｉが選択される。

次に最後のＳＲＬに置くべきデータをスキャン・データ
・イン信号線１２０の最初に置き、Ａクロックを付勢し
そして減勢する。

次にＢクロックを付勢し減勢する。

この手順が選択されたシフト環の各ビットについて反復
され、スキャン・データ・イン信号線のデータを最後の
データが最初に加えられるよう（こ逆順に置いてゆく。

ＡクロックとＢクロックの数は同じで、選択されたシフ
ト環のＳＲＬの数に等しい。

シフト環からデータをスキャン・アウトする時は、所望
のシフト環を選択しそのシフト環の各ＳＲＬと同数のＡ
及びＢクロックを加える。

各人クロック時間にスキャン・データ・アウト信号線１
２２上のデータが抽出される。

Ａ、 Ｂクロックは交互に加えられなければならず且つ
重なってはならない。

スキャン・アウトの時もし最初のクロックがＢクロック
ならばＬｌ ２４２のデータが検索され、又もし最初
のクロックがＡクロックならばＬｌ ２４４のデータ
が検索される。

５ＲＬ２４０の接続が第４図に詳細に示されている。

そこで使われている参照番号は第３図と同様である。

第４図を参照すると４つの５ＲＬ２４０がシフトレジス
タを形成するように接続されている。

５ＲＬＩの反転器２７２の出力は５ＲＬ２のＡＮＤ反転
回路２５４のスキャン・データ・イン入力に接続される
。

同様に５ＲＬ２の反転器２７２の出力は５ＲＬ３のＡＮ
Ｄ反転回路２５４のスキャン・データ・イン入力に、Ｓ
Ｒ，Ｌ３の反転器２７２の出力は５ＲＬ４のＡＮＤ反転
回路２５４のスキャン・データ・イン人力Ｇこ接続され
る。

スキャン・データ・アウト信号は信号線２７４に加えら
れ、スキャン・データ・アウト信号線１２２（第２図）
を経て５Ｐ２８に戻る。

第５図を参照すると、信号線１００（第２図）を経て加
えられる４つの診断アドレスが解読される方式を詳細に
示すサービス制御論理ユニット４１のスキャン・インタ
フェース部分が説明されている。

他の図と同じ構成要素には同じ参照番号が使われている
。

シフト環１０２，１０４，１１２及び１１４は第５図で
は簡略に示しである。

シフト環のスキャン・データ・イン部分のＳＲＬはシフ
ト環の最初のＳＲ，Ｌ、シフト環のスキャン・データ・
アウト部分のＳＲＬはシフト環の最後のＳＲＬである。

シフト環１０２，１０４，１１２及び１１４は違った長
さを持ち、共通の入力、スキャン・データ・イン信号線
１２０及び共通の出力、スキャン・データ・アウト信号
線１２２を持っている。

４つの診断アドレス線１００は信号線１００ａ１００ｂ
、１００ｃ及び１００ｄによって反転器３００．３０
２，３０４及び３０６に加えられる。

その出力は組合されてＡＮＤ回路３０８，３１０゜３１
２及び３１４に加えられ、サービス・インタフェース（
ＳＩ）診断アドレス、マイクロプロセッサ（ＭＰ）診断
アドレス、チャネル診断アドレス、及び主記憶装置（Ｍ
Ｓ）診断アドレスを発生する。

ＳＩ診断アドレス信号はＡＮＤ回路３１６及び３１８に
加えられる。

ＭＰ診断アドレス信号はＡＮＩ）回路３２０及び３２２
に加えられる。

又、チャネル診断アドレス信号はＡＮＤ回路３２４及び
３２６に加えられ、ＭＳ診断アドレス信号はＡＮＤ回路
３２８及び３３０に加えられる。

５Ｐ２８からのＡクロック及びＢクロック信号もＡＮＤ
回路３１６〜３３０に加えられる。

ＡＮＤ回路３１６〜３３０の機能は、４つの診断アドレ
ス信号のうち１つによってアドレスされた特定のシフト
環のみにＡクロック及びＢクロックを加える事である。

従ってアドレスされた特定のシフト環のみが変化するＡ
及びＢクロックを受は取る。

例えばＳＩシフト環１０２がアドレスされているとすれ
ば、Ａクロック及びＢクロックの入力をＳＩ診断アドレ
スと共に受は取っているＡ、 Ｎ Ｉ）回路３１６及び
３１８の出力がＳＩシフト環１０２に関するＳＩＡクロ
ック及びＳＩＢクロックを発生する。

その他のシフト環はＡクロック及びＢクロックを受は取
らない。

この事は、Ｃ１及びＣ２のクロックがＡ及びＢクロック
と同時にＳＲ，Ｌに加えられてはならないので、必要な
のである。

例えば、ＭＳ５０又は制御記憶装置１０８に影響を与え
ずにＭＰ４２のレジスタの内容を表示したいのであれば
、５Ｐ２８はクロック制御コマンド（ＣＲＫ ＣＴＲ
Ｌ Ｃ１’ｖｉＤ）によってＭＰ４２へのクロック１
５０（第２図）を停止１−、させ、デゲート・コマンド
（ＤＥＧ ＤＶＲ３ＣＭＤ）によってクロック分配制
御回路８２を動作させ信号線１４２を経てｌ’ｖｆＰ４
２のドライバをデゲートする。

シフト環のドライバをデゲートするもう１つの理由は、
ＭＳ５０がダイナミック型の記憶装置で、周期的にリフ
レッシュされなければならず、さもなければその記憶内
容を失なうという事である。

従って使用者が１’ｖｌＰ４２のレジスタの内容を表示
しようと望む時ＭＰ４２へのクロックは停止しなければ
ならない。

ｌ’ｖｆｓｃ４６又はＭＳ５０へのクロックの停止はＭ
Ｓ ５０がデータを失なう原因になるので受は入れられ
ない。

従って各機能ユニット又はシフト環へのクロック信号及
び他の機能ユニット又はアレイへの機能ユニット・イン
タフェース信号の独立な制御を持つ必要がある。

シフト環１０２，１０４，１１２及び１１４は共通のス
キャン・データ・アウト１２２を持っているので、シフ
ｈａの最後のＳＲＬの出力はＡＮＤ回路３３２，３３４
，３３６及び３３８に加えられる診断アドレス信号によ
って条件付けられる。

ＡＮＤ回路３３２，３３４，３３６及び３３８の出力は
ＯＲ回路３４０に加えられ信号線１２２からの共通のス
キャン・データ・アウト信号を形成する。

（Ｆ−５）ＳＩレジスタ及びＳＩＢレジスタ第６図はＳ
Ｉレジスタ８４とＳＩＢレジスタ８６との相互接続を説
明しているが、この第６図と第２図とを参照しながら説
明する。

ＡＬＵ９２からのＡＬＵデータ（ＡＬＵ ＤＡＴＡ、
）はＡＮＤ回路３５０に加えられる。

ＡＮＤ回路３５０は宛先解読回路１６０の発生したＳＩ
Ｂロード（ＬＤＳＩＢ）信号も入力として受は取る。

又Ａ Ｌ Ｕ 工ラー・コード信号はＡＮＤ回路３５２
に加えられＡＮＤ回路３５２はもう一つの入力としてＡ
ＬＵエラー信号を受は取る。

ＡＬＵエラー・コード信号はＡＬＵエラーを表示するハ
ードウェア強制コードである。

ＡＮＤ回路３５０及び３５２の出力はＯＦｔ回路３５４
に加えられ、その出力はＳＩＢレジスタ８６のデータ・
フィールドに加えられる。

又ＬＤ ＳＩＢ信号はＡＮＤ回路３５６にも加えられ
る。

ＡＮＩ）回路３５６はＭＰクロック発生回路９０から信
号線１５９を経て「宛先レジスタ・ロード」信号（ＬＯ
ＡＤ ＤＥＳＴ ＲＥＧ）も受は取る。

又ＡＬＵ ＥＲＲ，ＯＲ信号はＡＮＤ回路３５８にも
加えられる。

ＡＮＤ回路３５８はクロック分配制御回路８２からＣ２
クロックも受は取っている。

さらにＡＮＤ回路３５６及び３５８は、ＭＰ４２がスキ
ャンされている時ＬＤ ＳＩＢ信号及びＡＬＵ Ｅ
ＲＲＯＲ信号の抽出を防ぐためにＭＰドライバ・デゲー
ト信号（ＤＥＧＤＶＲ８ＭＰ）の反転信号を受は取って
いる。

ＡＮＤ回路３５６及び３５８の出力はＯＲ回路３６０に
加えられ、その出力はＳＩＢレジスタ８６中のＳＲＬの
クロック入力に加えられる。

ＳＩＢレジスタ８６のデータ出力はＳＩレジスタ８４の
データ・フィールド８４ａに加えられる。

又ＳＩレジスク８４はＡＮＤ回路３６２を経てＣＰＵ制
御コマンド（ＣＰＵ ＣＴＲＬ Ｃ］’ｖｆＤ）、
ゲート要求信号、Ｃ２クロック及びＳＩレジスタ・デー
タ・ビット７信号を受は取る。

ＳＩレジスタのコマンド・フィールド８４ｂはコマンド
解読回路８８に加えられ、データ・フィールド８４ａは
ＡＮＤ回路１８６に加えられる。

ＡＮＤ回路はＳＩ信号を源解読回路１６２から受は取り
、出力をＡＬＵ９２に与える。

ＳＩレジスタ８４及びＳＩＢレジスタ８６の機能は、５
Ｐ２ＢとＭＰ４２が２つの独立な処理装置として動作し
ているので５Ｐ２ＢとＭＰ４２との間でデータ及びコマ
ンドを保持するための独立な手段を与える事である。

両方の処理装置は同時に相手と通信しようとする事があ
るかもしれない。

５Ｐ２８はＳＩレジスタ８４の内容をスキャンしＭＰ４
２と全く非同期的に新しいコマンドを入力できるので、
５Ｐ２８からの入力するようにという特別の要求がなけ
ればデータはＳＩレジスタ８４に入力され得ない。

ＭＰ４２がデータを５Ｐ２８に移そうと望む時、］’ｖ
ＩＰ４２は制御記憶装置ＲＡｌ’ｖｉ１０８からのマイ
クロ命令を実行する事によってＳＩＢレジスタ８６にそ
のデータをロードする。

このマイクロ命令は、解読されＳＩＢレジスタ８６に加
えられるＳＩＢロード信号（ＬＤＳＩＢ）を発生する時
、ＳＩＢレジスタ８６が宛先レジスタである事を指定す
る。

従ってＡＬＵ９２の動作の結果又は１つのレジスタから
他のレジスタへのデータ移動の結果はＡＬＵデータ・バ
ス（ＡＬＵ ＤＡＴＡ）を経てＳＩＢレジスタ８６に
行くであろう。

前に説明したマイクロ命令はサービス制御論理４１に加
えられるＣＰＵ要求セット信号を発生するかも知れない
。

サービス制御論理４１は５Ｐ２８へ至るＣＰＵ要求信号
線１２６を付勢する。

５Ｐ２８は、ＣＰＵ要求信号を認めると、→ノーービス
制御論理４１を経てＡＮＤ回路２００にＳＩＢ読取−Ｃ
ＰＵ要求リセット・コマンドを出す。

前Ｇこ述べたようにＳＩＢレジスタ８６がロードされＣ
ＰＵ要求信号が発生されると、ＣＰＵ要求メツセージは
より大きな重要性を持つと考えられるので、サービス制
御論理４１はその後どのコマンドの実行も阻止する。

従って８ルジスタ８４及びＳＩＢレジスタ８６はインタ
ーロック機構として機能し、５Ｐ２８とＭＰ４２との間
の通信争奪の問題を避ける。

（Ｆ−６） コマンドの転送方式 第７ａ図及び第７ｂ図は、５Ｐ２８がサービス・インタ
フェース論理ユニット４０Ｑこコマンドを送る時の動作
シーケンスを説明する、５Ｐ２８とサービス・インタフ
ェース論理ユニットとの間の通信プロトコルの流れ図で
ある。

第７ａ図を参照するとブロック４００で５Ｐ２８は診断
アドレス信号１００を上げる事によって実行を始める。

例えば０００１アドレスはＳＩシフトｉを表わす。

ブロック４０２で５Ｐ２８はＳＩレジスタ８４に２０ビ
ツトの符合をシリアルにシフトさせる。

ＳＩレジスタ８４は２０ビツトの長さがあり、符号は５
Ｐ２８からＡ及びＢクロックの２０個対を加える事によ
ってＳＩレジスタ８４にスキャン・インされる２進デー
タのシリアルな列である。

このデータが完全にシフトされた後、サービス制御論理
４１はもはや診断アドレスを必要とせず、ブロック４０
４で診断アドレス信号１００は下がる。

次にブロック４０６で５Ｐ２８はＳＰ要求信号を上げる
。

ＳＰ要求信号はサービス・インタフェース論理４０に加
えられ、ＳＩレジスタ８４が解読可能なデータを含んで
いる事を表示する。

サービス制御論理４１はブロック４０８で５Ｐ２Ｂから
のＳＰ要求信号を認識する。

その時サービス・インタフェース論理４０はブロック４
１０でＳＩレジスタ８４のコマンド・フィールドを解読
する。

このコマンド・コードとサービス・インクフェース論理
ユニット４０内に存在する条件とに基づいて、サービス
制御論理ユニット４１は５Ｐ２８のＳＰ要求に応答する
ため「応答」もしくは「Ｓ■エラー」又はその両方の信
号を上げる。

この機能は第７ｂ図を参照して説明するブロック４１２
で実行される。

５Ｐ２Ｂは、ブロック４０６でＳＰ要求信号を上げた後
、応答信号、ＳＩエラー信号又はその両方の形のサービ
ス制御論理ユニット４１からの応答を待つ。

ブロック４１４で５Ｐ２８が応答信号、ＳＩエラー信号
又はその両者を認識するとブロック４１６でＳＰ要求信
号を落とす。

次にサービス制御論理ユニット４１は５Ｐ２８がＳＰ要
求を落とした事をブロック４１８で認識する。

ブロック４２０でサービス制御論理ユニット４１は応答
信号及び／又はＳＩエラー信号を落とし、この事はブロ
ック４２２で５Ｐ２８によって認識される。

５Ｐ２Ｂは次にブロック４００でコマンド過程を再開す
る事によって新しいコマンドを出す事ができる。

第７ｂ図を参照するとブロック４１２でサービス・イン
タフェース論理ユニット４０によって実行される、応答
信号は又ＳＩエラー信号あるいはその両者を上げる機能
の詳細が説明されている。

ＳＩレジスタ８４の解読されたコマンド・フィールドの
出力はそのコマンドが有効か否かを判定するために判定
ブロック４２４に加えられる。

もしコマンドが無効ならば（定義されていないならば）
、ＳＩエラー信号がブロック４２６で上がり流れはブロ
ック４１４に戻る。

そこで５Ｐ２Ｂはこの応答を認識する。

もし判定ブロック４２４での判定がコマンド有効であっ
たならば、ＣＰＵ要求ラッチがセットされているかもし
くはセットされつつあるか又はそうでないかの判定が判
定ブロック４２８で行なわれる。

もしＣＰＵ要求ラッチがターン・オンの過程にあるなら
ば、それはＭＰ４２中の何らかの活動によりＳＩＢレジ
スタ８６がロードされつつありそれが５Ｐ２８が新しい
コマンドを出すのと同時である事を表示する。

もしＣＰＵ要求ラッチがオンであれば、それはＭＰ４２
中の伺らかの活動によりＳＩＢレジスタ８６がロードさ
れそれが５Ｐ２Ｂによって最近抽出されたためＣＰＵ要
求ラッチがセットされている事を示す。

これは現在のコマンドが拒絶された時検出されるであろ
う。

もし判定ブロック４２８の判定がイエスであれば、判定
フロック４３０でコマンドがＳＩＢ読取−ＣＰＵ要求リ
セット・コマンドか否かの決定が行なわれる。

もしコマンドがＳＩＢ読取−ＣＰＵ要求リセット・コマ
ンドでないならば、ＭＰ４２がＳＩＢレジスタ８６に置
いた情報の破壊を防ぐためにブロック４３２でコマンド
の実行が阻止される。

もしブ爾ツク４２８でＣＰＵ要求ラッチがオンであって
、送られて来たコマンドがＳＩＢ読取−ＣＰＵ要求リセ
ット・コマンドでないならば、サービス制御論理ユニッ
ト４１はコマンドの実行を阻止し、ブロック４３４で応
答信号及びＳＩエラー信号を上げ、ブロック４１４に移
る。

この応答により、５Ｐ２８は拒絶されたコマンドを繰り
返し送る前にＳＩＢ読取−ＣＰＵ要求リセット・コマン
ドを出す。

もしブロック４３０の判定がイエスであれば、ＣＰＵ要
求ラッチがブロック４３６でリセットされる。

そしてブロック４３８でＳＩＢレジスク８６からＳＩレ
ジスタ８４へのデータの転送が行なわれ、ブロック４４
０で応答信号が上がる。

その後流れはブ冶ツク４１４に続き、５Ｐ２８が応答信
号を認識する。

５Ｐ２８はＳＩレジスタの内容を検索するためにＡ及び
Ｂクロックの２０個の対を出す。

もしＣＰＵ要求ラッチが判定ブロック４２８の段階でセ
ットされてもいず、又セットされつつある状態にもなけ
れば、判定ブロック４４２で現在のコマンドはＳＰトラ
ップ・コマンドもしくはＳＰ例例外コノノドという判定
が行なわれる。

もしＳＰ）ラップ・コマンドもＳＰ例外コマンドも存在
しないならば、これはブ冶ツク４４４で実行可能な有効
なコマンドが存在する事を表示する。

そして応答信号がブ七ツク４４６で上がり、プロツり４
１４に示される。

もしブロック４４２での判定がイエスならば、即ちコマ
ンドがＳＰトラップ・コマンド又はＳＰ例外コマンドな
らば、それはコマンドが５Ｐ２８とＭＰ４２との間の通
信を実行する事を示す。

その時ブロック４４８でＥＸレジスタ９４のビット１４
がセットされ、ブロック４５０でＭＰ４２のマイクロプ
ログラムがＥＸレジスタ９４のビット１４を認識しＥＸ
レジスタ９４のビット１４をリセットするまで待機する
。

ＭＰ４２のマイクロプログラムがＥＸレジスタ９４のビ
ット１４をリセットすると、これはコマンドが実行され
た事を示し、ブロック４５２でＳＩレジスタのデータ・
フィールドがマイクロプログラムによって読取られた事
を示すために応答信号が送られる。

この時点で流れはブロック４１４に戻る。

そこで５Ｐ２８は応答信号を認識する。（Ｆ−７）
サービス・インタフェース論理ユニットの詳細 第８図は、ＣＰＵ要求、ＳＩエラー、応答及びゲート要
求の信号を発生するサービス制御論理ユニット４１の一
部の論理回路を説明している。

ＭＰ４２からのＣＰＵ要求セット信号（ＳＥＴＣＰＵＦ
ｔＥＱ）はＯＲ回路５００に加えられる。

又ＯＲ回路５００はＡＬＵエラー信号（ＡＬＵＥＲＲＯ
Ｒ）も受は取る。

ＳＩレジスタ８４のデータ・ビット６、コマンド解読回
路８８の発生したＣＰＵ制御コマンド信号（ＣＰＵ
ＣＴＲＬＣＭＤ）、及びゲート要求信号はＡＮＤ回路５
０２に加えられ、その出力は反転器５０４に加えられる
。

反転器５０４の出力はＡＮＤ回路５０６に加えられ、そ
の出力はＯＲ回路５００に加えられる、そしてＯＲ回路
５００の出力はＬ Ｉ Ｓ ＲＬ５０８に加えられる
。

ＬｌはＣ２クロック信号を受は取っている。

５ＲＬ５０８の出力は信号線１２６を経て５Ｐ２８にＣ
ＰＵ要求信号を与える。

５ＲＬ５０８の出力は、Ｃ２クロック信号を受は取って
いるＬ２ ５ＲＬ５１０にも加えられる。

５ＲＬ５１０の出力はＡＮＤ回路５０６へ入力として加
えられる。

反転器５０４の出力はＯＲ回路５００の出力と共にＡＮ
Ｄ回路５１２に加えられる。

反転器５０４の出力とＳＲＴ、５１０の出力はＡＮＤ回
路５１４に加えられる。

ＡＮＤ回路５１２と５１４の出力はＯＲ回路５１６に加
えられ、その出力はコマンド・エラー・ランチのＬｌ
５１８に加えられる。

ＡＮＤ回路５２０はコマンド解読回路８８が発生した無
効コマンド信号（ＩＮＶ ＣＭＤ）を人力として受は
取る。

ＡＮＤ回路５２０の出力はＬ１５１８の出力と共にＯＲ
回路５２２に加えられ、ＯＲ回路５２２は信号線１３０
からＳＩエラー信号を発生する。

無効コマンド信号は反転器５２４にも加えられ、その出
力はＡＮＤ回路５２６に加えられる。

ＡＮＤ回路５２６の出力はＯＲ回路５２８に加えられ、
ＯＲ回路５２８は他に５ＲＬ５１８の出力を受は取り信
号線１２８から応答信号を発生する。

コマンド解読回路８８によって発生されたＳＰ例外コマ
ンド信号（ＳＰ ＥＸＣＰ ＣＭＤ）及びＳＰｈラ
ップ・コマンド信号（ＳＰ ＴＲＡＰＣＭＤ）はＯＲ
回路５３０に加えられ、該回路の出力はＡＮＤ回路５３
２に加えられる。

ＡＮＤ回路５３２はＥＸレジスタ９４からＥＸ−１４信
号を入力として受は取っている。

ＡＮＤ回路５３２の出力は反転器５３４を経てＡＮＤ回
路５２６に加えられる。

５Ｐ２８からのＳＰ要求信号は信号線１２４によりＬＩ
５ＲＬ５３６に加えられる。

５ＲＬ５３６はＣ１クロック信号も受は取っている。

５ＲＬ５３６の出力はＬ２ ５ＲＬ５３Ｂに加えられる
。

５ＲＬ５３８はＣ２クロックも受は取っている。

５ＲＬ５３８の出力は、Ｃ１クロック信号と共にＬＩ
５ＲＬ５４０に入力として与えられる。

５ＲＬ５４０の出力はＣ２クロック信号と共に入力とし
てＬ２ ５ＲＬ５４２に与えられる。

さらに５ＲＬ５４２の出力はＡＮＤ回路５２０及び５２
６に加えられる。

５ＲＬ５４０の出力は反転器５４４にも加えられる。

ＯＲ回路５１６の出力は反転器５４６に加えられる。

反転器５４４及び５４６の出力は５ＲＬ５３６の出力と
共にＡＮＤ回路５４８に加えられ、信号線１３４を経て
ゲート要求信号を発生する。

５ＲＬ５３６の出力はＡＮＤ回路５５０及び反転器５５
２を経てＡＮＤ回路５５４にも加えられる。

ＡＮＤ回路５５０及び５５４は入力としてＣ２クロック
信号も受は取っている。

さらにＡＮＤ回路５５０は反転器５４４の出力を、ＡＮ
Ｄ回路５５４は５ＲＬ５４０の出力を受は取っている。

ＡＮＤ回路５５０及び５５４の出力はＯＲ回路５５６に
加えられ、その出力はクロックとして５ＲＬ５１引靭口
えられる。

５ＲＬ５３６及び５３８の機能はＳＰ要求信号をＣ１及
びＣ２クロック信号と同期させ、ゲート要求信号１３４
を与える事である。

第９図を参照すると、コマンド解読回路８８を構成する
論理回路が示されている。

ＳＩレジスタ８４のコマンド・フィールド８４ｂからの
４つのデータ・ビット（第６図）は、直接及び反転器５
６２．５６４，５６６及び５６８を経由してＡＮＤ回路
５７０．５７２．５７４．５７６ 。

５７８．５８０，５８２及び５８４に与えられる。

ＡＮＤ回路５７０の出力はドライバ・テ゛ゲ゛−ト・コ
マンド信号（ＤＥＧ ＤＶＲ８ＣＭＤ）を発生し、ビ
ット・パタン１０００に対応している。

ＡＮＤ回路５７２はビット・パタン０１００に対応しサ
ービス・プロセッサ例外コマンド（ＳＰＥＸＣＰ Ｃ
ＭＤ）を発生する。

ＡＮＤ回路５７４は０１１０のビット・パタンに対応す
るＣＰＵ制耐コマンド（ＣＰＵ ＣＴＲＬ ＣＭＤ
）を発生する。

ＡＮＤ回路５７６は０１０１のビット・パタンに対応す
るＳＰトラップ・コマンド（ＳＰＴＲＡＰ ＣＭＤ）
を発生する。

ＡＮＤ回路５７８はビット・パタン１０１０に対応する
クロック制御穴コマンド（ＣＬＫ ＣＴＲＬ Ａ
ＣＭＤ）を発生する。

ＡＮＤ回路５８０はビット・パタン１０１１に対応する
クロック制御Ｂコマンド信号（ＣＬＫ ＣＴＲＬ
Ｂ ＣＭＤ）を発生する。

ＡＮＤ回路５８２及び５８４の出力は無効コマンド信号
（ＩＮＶ ＣＭＤ）を発生するＯＲ回路５８６に加え
られる。

ＳＰ例外コマンド信号はゲート要求信号と共にＡＮＤ回
路５８８に加えられる。

ゲート要求信号はサービス制御論理４１によって発生さ
れ、ＡＮＤ回路５９０にも加えられる。

ＡＮＤ回路５８８の出力は０Ｒ５９２に加えられる。

又ＳＰトラップ・コマンド信号はＡＮＤ回路５９０に加
えられ、ＡＮＤ回路５９０の出力は信号線１３８を経て
次アドレス論理回路１４０に加えられるアドレス・トラ
ップ強制信号を発生する。

又ＡＮＤ回路５９０の出力はＯＲ回路５９２へも加えら
れ、ＥＸレジスタ９４に加えられるＥＸ−１４セット信
号を発生する。

第１０図はクロック分配制御□□回路８２のデゲートラ
ッチ及びクロック制御ラッチを説明している。

ＳＩレジスタ８４のデータ・ビット１はＬ１ＳＲＬ６０
０に加えられる。

ＳＩレジスタ８４のデータ・ビット３はＬＩ ５ＲＬ
６０２に加えられる。

ゲート要求信号及びドライバ・デゲート・コマンド信号
（ＤＥＧ ＤＶＲ８ＣＭＤ）はＣ２クロック信号と共
にＡＮＤ回路６０４に加えられ、その出力は５ＲＬ６０
０及び６０２に加えられる。

５ＲＬ６００の出力は信号線１４４を経てチャネル６６
に加えられるドライバ・デゲート信号を発生する。

５ＲＬ６０２の出力は信号線１４２を経てＭＰ４２に加
えられるドライバ・デゲート信号を発生する。

ＡＮＤ回路６０４の出力は、他にＳＩレジスタ８４のテ
゛−タ・ビット４を入力として受は取るＬＩ ５ＲＬ
６０６にも加えられる。

５ＲＬ６０６はＭＳ５０のためのドライバ・デゲート信
号を発生する。

ＳＩレジスタ８４のデータ・ビット９はＬ１ＳＲＬ６０
８に加えられる。

ゲート要求信号、クロック側脚Ａコマンド（ＣＬＫ
ＣＴ）（、Ｌ ＡＣＭＤ）及びＣ２クロック信号はＡ
ＮＤ回路６１０に加えられその出力は５ＲＬ６０８に加
えられる。

５ＲＬ６０８の出力はＬ２ ５ＲＬ６１２に加えられ、
５ＲＬ６１２は入力としてＣ１クロック信号も受は取っ
ている。

５ＲＬ６０８及び６１２の出力は各々ＡＮＤ回路６１４
及び６１６に加えられる。

これらのＡＮＤ回路は各々Ｃ１及びＣ２クロックも受は
取る。

ＡＮＤ回路６１４及び６１６の出力は信号線１４６を経
てＩ１０チャネル制御装置４４へ至るＣ１及びＣ２クロ
ックを発生する。

クロック制御Ｂコマンド（ＣＬＫ ＣＴＲＩ。

Ｂ ＣＭＤ）はＡＮＤ回路６１８に加えられ、その出
力はＬＩ ５ＲＬ６２０に与えられる。

５ＲＬ６２０の出力はＬ２ ５ＲＬ６２２に加えられる
。

５ＲＬ６２０及び６２２の出力はＣ１及びＣ２クロック
信号と共にＡＮＤ回路６２４及び６２６の入力として加
えられる。

ＡＮＤ回路６２４及び６２６の出力は信号線１５０を経
てＭＰ４２へ至るＣ１及びＣ２クロック信号を発生する
。

ＳＩレジスタ８４のデータ・ビット１３はＡＮＤ回路６
１８の出力と共にＬＩ ５ＲＬ６２８の入力に加えら
れる。

５ＲＬ６２８の出力はＬ２ＳＲＬ６３０に加えられる。

５ＲＬ６２８及び６３０の出力はＣ１及びＣ２クロック
信号と共にＡＮＤ回路６３２及び６３４の入力として加
えられる。

ＡＮＤ回路６３２及び６３４は信号線１４８を経てＭＳ
Ｃ４６に至るＣ１及びＣ２クロック信号を発生する。

第１１図を参照して、ＭＰクロック発生回路９０の一部
の論理回路を説明する。

ＭＰクロック発生回路９０は、信号線１５９を経て宛先
解読回路１６０に加えられる宛先レジスタ・ロード信号
を発生する。

サービス・インタフェース論理ユニット４０から信号線
１５２を経て加えられるラン・ラッチＬ２信号及びＣ２
クロック信号はＡＮＤ回路６５０に加えられ、その出力
はＬＩ ５ＲＬ６５２．６５４及び６５６のクロック
信号を与える。

サービス・インタフェース論理ユニット４０から信号線
１５２によって加えられるラン・ラッチＬ１信号及びＣ
１クロック信号はＡＮＤ回路６５８に加えられ、Ｔ、Ｉ
５ＲＬ６６０，６６２及び６６４へのクロック信号
を与える。

源解読回路１６２によって発生され信号線１６４を経て
加えられる短サイクル信号は、ＡＮＤ回路６６６に並び
に反転器６６８を経由してＡＮＤ回路６７０及び６７２
に加えられる。

ＡＮＤ回路６６６は５ＲＬ６５２の出力も入力として受
は取る。

ＡＮＤ回路６７２は５ＲＬ６５４の出力も入力として受
は取る。

ＡＮＤ回路６６６及び６７２の出力はＯＲ回路６７４に
加えられ、ＯＲ回路６７４はその出力を５ＲＬ６６２の
入力に加える。

５ＲＬ６６４の出力はＡＮＤ回路６７６に加えられる。

ＡＮＤ回路６７６はＡＮＤ回路６５０の出力も入力とし
て受は取り信号線１５９を経て宛先レジスフ・ロード信
号を発生する。

第１２図は、短サイクル信号及び宛先レジスタ・ロード
信号と共にマイクロプロセッサ・サイクル、Ｃ１及びＣ
２クロック信号の間の関係を説明するタイミング図であ
る。

宛先レジスタ・ロード信号は、マイクロ命令サイクルの
長短にかかわらず、マイクロ命令サイクルの最後のクロ
ックである。

第１３図にはサービス開削論理ユニット４１の一部の論
理回路が説明されている。

これは信号線１５２を経てＭＰクロック発生回路９０に
加えられるラン・ラッチＬ１及びＬ２信号を発生するた
めに必要な回路である。

ラン・ラッチＬ１信号及びラン・ラッチＬ２信号はＭＰ
４２によってマイクロ命令実行を制■するために利用さ
れる。

ラン・ラッチＬ１及びＬ２信号は、ＭＰクロック発生回
路９０の動作を停止させそれによってＭＰ４２がマイク
ロ命令実行を制御するために使うクロックの発生を停止
させるために、ＡＮＤ回路６５０及び６５８（第１１図
）に加えられる。

ＳＩレジスタ８４のデータ・ビットのデータ・ビット８
及び９はＯＲ回路６８８に加えられ、ＯＲ回路６８８の
出力はＡ、 Ｎ Ｄ回路６９０に加えられる。

ＡＮＤ回路６９０はゲート要求信号及びＣＰＵ制御コマ
ンド信号（ＣＰＵ ＣＴＲＬＣＭＤ）も入力として受
は取り、ＭＰ停止コマンド及びシングル・サイクル・コ
マンドに応答して停止ラッチをセットする手段を与える
。

ＡＮＤ回路６９０の出力はＡＮＤ回路６９２の出力と共
にＯＲ回路６９４に加えられる。

ＯＲ回路６９４の出力はＬＩ ５ＲＬ６９６に加えら
れる。

５ＲＬ６９６はＣ２クロック信号も入力として受は取っ
ている。

５ＲＬ６９６の出力はＣ１クロック信号と共にＬ２
ＳＲＴ、６９８に入力として加えられる。

５ＲＬ６９８の出力はＡＮＤ回路６９２の入力及び反転
器７００の入力として加えられる。

反転器７００はＡＮＤ回路７０２に入力を与える。

ＡＮＤ回路７０２はその他にＡＬＵエラー信号を反転器
７０４を経て受は取る。

反転器７０４の出力はＡＮＤ回路７０６にも加えられ、
ＡＮＤ回路７０６は入力としてその他にＣＰＵ制御コマ
ンド及びゲート要求信号並びにＯＲ回路７１２の出力を
受は取る。

ＡＮＤ回路７０２及び７０６の出力はＯＲ回路７０８に
加えられ、ＯＲ回路７０８の出力はＬＩ ５ＲＬ７１
０に加えられる。

ＳＩレジスク８４のデータ・ビット９及び１０はＯＲ回
路に加えられ、その出力はＡＮＤ回路７１４に与えられ
る。

ＡＮＤ回路７１４はその他に入力としてゲート要求信号
、ＣＰＵ制御コマンド信号及びＣ２クロック信号を受は
取る。

ＡＮＤ回路７１４の出力は宛先レジスタ・ロード信号と
共にＯＲ回路７１６に加えられる。

ＯＲ回路７１６の出力は５ＲＬ７１０のＬ１クロック入
力に加えられ、５ＲＬ７１０の出力はＬ２ ５ＲＬ７１
８に加えられる。

この構成は、ラン・ラッチが５Ｐ２８からのＭＰ始動コ
マンド及びシングル・サイクル・コマンドによってセッ
トされ、停止ラッチがセットされるか又はＡＬＵエラー
が生じる場合に宛先レジスフ・ロード時間にリセットさ
れる事を可能にする。

Ｌ２ ５ＲＬ７１８はＣ１クロツり信号も入力として受
は取る。

ラン・ラッチＬ１及びＬ２信号は信号線１５２を経てＭ
Ｐクロック発生回路９０に加えられる。

ラン・ラッチＬ２信号はＡＮＤ回路７０２及び６９２に
も加えられる。

この構成はＳＰが停止ラッチ及び／又はラン・ラッチを
セットする事を許す。

停止ラッチはセットされた時、ラン・ラッチがリセット
されるまでセット状態に留まる。

ラン・ラッチはセットされると、停止ラッチがセットさ
れるか又はＡＬＵエラーが知らされるまでセット状態に
留まる。

ラン・ラッチＬ１及びＬ２の状態は第１１図を参照して
説明したようにＭＰクロック発生回路を制御する。

（Ｆ−８） コマンドの説明 ５Ｐ２８及びＣＰＵ２０は前述のスキャン能力及びハー
ドウェアを利用する。

スキャン能力とインタフェース制御線を使って５Ｐ２８
はＳＩレジスタ８４を経てＣＰＵ２０にコマンドを出す
事ができる。

コマンド及びＣＰＵシフト環１０２゜１０４ 、１１２
及び１１４のスキャン能力を使って５Ｐ２８は多数の診
断、ロード及びサービス援助を実行できる。

ＳＩレジスタ８４は２０ビツトのレジスタである。

コマンドはＳＩレジスタ８４にスキャン・インし、その
実行を制御しモニタする事ができる。

第１４図はＳＩコマンド及びデータ・フィールドを要約
している。

以下それらのコマンドの説明をする。

予備コマンド−これらのコマンドは定義されていない。

もしそれを使用すればＳＩエラー表示の原因になる。

除外されたコマンド−これらのコマンドは有効であるが
、本発明と無関係である。

ＳＰ例外コマンド−このコマンドはデータ及びコマンド
をＨＭＣに送るために５Ｐ２８によって使われる。

このコマンドによってＥＸＸレジスフ９中のビット１４
がターン・オンされる。

このビットはＩ−（ＭＣによって周期的に一待機状態又
は停止状態においてそしてラン状態の各単位動作の終了
時に連続的に一検査される。

ＥＸビット１４がオンである事を検出すると、ＨＭＣは
ＳＩレジスクのデータ・ビットを点検しＳＩＢレジスタ
８６に応答を置きＥＸレジスタ８４のビット１４をリセ
ットする。

ＳＰ例外コマンドの場合、応答信号はＨＭＣがＥＸビッ
ト１４をリセットするまで生じない。

このコマンドはＨＭＣサービスに依存しているので、Ｃ
ＰＵ制御記憶装置１０８にこのコマンドを支えるＨＭＣ
がロードされＭＰ４２が動いていないならは゛このコマ
ンドは出す事ができない。

ＣＰＵ２０がラン状態もしくは待機状態のいずれかで動
作しているか又はＨＭＣが停止状態ルーチンにあるなら
ば、ＳＰ例外コマンドのＳＩデータがＨＭＣによってコ
マンドとして解釈される。

これらのコマンドをＨＭＣへ処理する過程において５Ｐ
２ＢとＨＭＣとの間で付加的なデータ転送が必要とされ
る事が多い。

そしてＳＰ例外コマンドが初期のコマンド同様にこの付
加的なデータを送るために使われる。

ＨＭＣコマンド・ピッｌ−（ＨＭＣＣＭＤ）は１６個の
可能なコマンドに符号化される。

ＨＭＣへのフラグ及びパラメータは各コマンド毎に異な
った意味を持っている。

前に述べたように、ＨＭＣによってＳＰ例外コマンドが
受は付けられた時、ＨＭＣはＳＩレジスタを点検しＳＩ
Ｂレジスク８６に応答を置きＥＸレジスタ９４のＥＸビ
ット１４をリセットする。

５Ｐ２８がコマンドをＨＭＣへ送りつつあったこの状況
において、ＳＩＢレジスタ８６に置かれた応答はコマン
ドが拒絶されたか又は受は入れられたかを次のように表
示する。

Ｘ゛４０００”はコマンドがＨＭＣによって受は入れら
れ処理されている事を意味する。

Ｘ”４４００”は、ＳＰ例外コマンドがＣＰＵ２０ノ）
−ドウエアによって受は入れられ、ＨＭＣによって有効
なコマンドであると判定されたが、適正な条件の下でコ
マンドが出されなかったのでＨＭＣがコマンドを拒絶し
た事を意味する。

Ｘ ” ４５００ ”はコマンドが定義されたＨＭＣコ
マンドでないため拒絶された事を意味する。

ＨＭＣへのこれらのコマンドのいくつかは、コマンドを
完全に実行するために５Ｐ２８とＨＭＣとの間で付加的
なデータ転送を必要とする。

ＳＰ例外コマンドはこれらのデータ転送のためにも使わ
れる。

これらの転送の数及びその方向は処理されるコマンドに
関する規約によって決定され、全部の１６個のデータ・
ビットがこのデータを転送するために使われる。

５Ｐ２８がＨＭＣヘデータを転送している時、５Ｐ２８
はＳＩレジスク８４のデータ・フイールド中の１６ビツ
トのデータと共にＳＰ例外コマンドを使う。

これはＥＸレジスタ９４のＥＸビット１４をセットし、
ＳＩレジスタ８４中にデ゛−夕が利用できる事をＨＭＣ
に警報する。

ＨＭＣはＳルジスタ８４からのデータを検索し、ＳＩＢ
レジスタ８６にデータの受は入れを表示するＸ” ４０
００ ”を置き、ＥＸビット１４をリセットして転送が
完了した事を５Ｐ２８に示す応答信号を送る。

５Ｐ２８は受は入れを確認するためにＳＩＢレジスク８
６のデータを検索してもよいし又しなくてもよい。

５Ｐ２８がＨＭＣからデータを受は取る時は、５Ｐ２８
はＳＩレジスタ８４のデータ・フィールドを全てゼロに
してＳＰ例外コマンドを使用する。

このコマンドはＥＸレジスタ９４のＥＸビット１４をセ
ットし、５Ｐ２８がデータを受は取る準備のできた事を
ＨＭＣに警報する。

するとＨＭＣは転送すべきデータをＳＩＢレジスク８６
に置き、ＥＸビット１４をリセットして、ＳＩＢレジス
タ８６にデータがある事を５Ｐ２８に表示する応答信号
を送る。

次に５Ｐ２８はＳＩＢレジスク８６の内容をＳＩレジス
タ８４に読取るＣＰＵ制御コマンドを出し、ＳＩレジス
タ８４のデータをスキャン・アウトし、転送が完了する
。

ＳＰトラップ・コマンド−８Ｐ例外コマンドは５Ｐ２８
がＨＭＣのサービスを要求するための媒体を提供してい
る。

これらのコマンドのいくつかはＨＭＣが停止状態ルーチ
ンにある時に受は入れられるだけである。

ＳＰトラップ・コマンドは、ＳＰトラップ・ハンドラに
おいてランしているＭＰ４２を５Ｐ２８が始動させる事
を可能にする。

ＳＰトラップ・コマンドはＥＸレジスタ９４のＥＸビン
１へ１４をターン・オンさせ、ＳＰトラップ・ハンドラ
はＳＩＢレジスタ８６中のコマンドを受は入れてＸ ”
４０００ ”を置き、ＥＸビット１４をリセットして
応答信号を送る。

コマンドを受は入れた後ＨＭＣは動作状態の間入ってい
たルーチンと同じルーチン、停止状態ルーチンに入る。

このルーチンにおいてＨＭＣはＳＰ例外コマンドを受は
入れ処理する。

ｃ Ｐ Ｕ制御コマンド−このコマンドはＣＰＵ２０内
の種々雑多な制御機能を制御するために使われる。

ビット６−ＣＰＵ要求リセット−ＣＰＵ２０が５Ｐ２８
に送るメツセージを持っている時、ＣＰＵ２０はデータ
をＳＩＢレジスタ８６に置きＣＰＵ要求信号を付勢する
。

５Ｐ２８はこの信号線１２６をモニタし、それが付勢さ
れるとこのビットがオンのＣＰＵ制御コマンドを出さな
ければならない。

このコマンドが出る時、ＳＩＢレジスタ８６からＳＩレ
ジスク８４ヘスキャン・アウトのためにデータを転送す
るために、ビット７もオンであるべきである。

ビット７−８ＩＢ読取−データをＣＰＵ２０から５Ｐ２
８へ転送すべき時に、ＣＰＵ２０はＳＩＢレジスタ８６
にデータを置く。

このデータを転送するためにデータはＳＩＢレジスタ８
６かうＳ■レジスタ８４に移動され、次にスキャン・ア
ウトされなければならない。

このビットは、ＳＩＢレジスタ８６からＳＩレジスク８
４ヘデータを転送させる。

ピッｌ−８−ＭＰ停止−このビットはＭＰ４２を停止さ
せるために使われる。

それはＭＰ４２がＭＭＣの取り出し及び実行を行なうの
を停止させる。

ピッｌ−９−ＭＰ歩進（シングル・サイクル）−このビ
ットは、ＭＰ４２が１つのＣＰＵマイクロ命令を取り出
し実行する事を許可するために使われる。

ビット１０−ＭＰ始動−このビットはＨＭＣを実行する
ＭＰを始動させるために使われる。

ドライバ・デゲート・コマンド−特定のシフト環がスキ
ャン・イン又はスキャン・アウトされる時、その領域で
発生する信号はでたらめに付勢及び減勢される。

これらの信号を無視する２つのモードが存在する。

即ちソースのドライバをデゲートする事又はそれらの信
号を受は取る領域がそれらの信号をモニタする事を防ぐ
（フェンスする）事である。

このコマンドはＣＰＵ２０内の可能な全てのデゲート動
作及びフェンス動作を制御する。

ビット１−チャネル・ドライバ・デゲートーこのビット
はチャネル・ドライバをデゲートするラッチを制御する
。

そのためチャネル・シフト環１１２はチャネル上の装置
に偽のコマンドを与える事なくシフトできる。

１はドライバがデゲートされるべき事を表示する。

ビット３−ＭＰドライバ・デゲートーこのビットは制御
記憶装置１０８、ＭＳＣ４６及びサービス制御論理４１
へのＭＰドライバをデゲートするラッチを制御し、その
結果ＭＰシフト環１０４は他の装置に影響を与える事な
くスキャンできる。

１はドライバがデゲートされるべき事を表示する。

ビット６−Ｍ５Ｃフェンス−このビットはＭＳ５０のリ
フレッシュ及び制御を行なう論理回路を他のシフト環か
らフェンスするラッチを制御する。

従ってそれらのシフト環はＭＳ５０のリフレッシュ動作
に影響せずにシフトされ得る。

１はフェンス動作が起きるべき事を表示する。

クロック制御コマンドＡ−このコマンドはクロックの一
部をエネーブルするために役立つ。

クロックのエネーブルはクロック制御コマンドＢと共に
使われる。

ビット９−チャネルＣＩ ／Ｃ２エネーブル−このビッ
トはチャネル６６へのＣ１及びＣ２システム・クロック
をエネーブルするラッチをセット及びリセットするため
に使われる。

「１」はラッチをセットしクロックをエネーブルする。

クロックが許可された時クロックはＣ１から開始し、停
止する時最後のクロックはＣ２になる。

クロック制御コマンドＢ−このコマンドはクロック制御
コマンドＡによって制御されない残るＣＰＵクロックを
制御するために使われる。

ビット９−ＭＰＣＩ／Ｃ２エネーブル−このビットはＭ
Ｐ４２のＣＩ／Ｃ２システム・クロックをエネーブルす
るラッチをセット及びリセットするために使われる。

「１」は対応するラッチをセットしクロックをエネーブ
ルする。

クロックは、エネーブルされる時Ｃ１で始まり、停止す
る時Ｃ２で終る。

ビット１３−Ｍ５ＣＣ１／Ｃ２エネーブル−このビット
はＭＳＣ４６へのＣＩ ／Ｃ２システム・クロックをエ
ネーブルするラッチをセット及びリセットする。

「１」はラッチをセットしクロックをエネーブルする。

クロックは、エネーブルされた時Ｃ１で開始し、停止さ
れた時最後はＣ２で終る。

（Ｇ） まとめ 従って本発明は、互いに非同期的に動作する中央処理装
置及びサービス・プロセッサに関する保守インタフェー
スを提供している事が理解されるであろう。

この保守インタフェースはサービス・プロセッサを中央
処理装置と同期させるための回路と、サービス・プロセ
ッサから中央処理装置へのコマンドを解釈するための解
読回路を含んでいる。

又本発明の保守インタフェースは中央処理装置からの制
御信号に応答する回路も含んでいる。

さらに本発明の保守インタフェースは、ＬＳＳＤテスト
方式に関して要求されるように中央処理装置インタフェ
ースをデゲートする事によってＬＳＳＤテスト手順を使
いやすくしている。

又インタフェースは変更／表示、停止、始動、シングル
・サイクル又はＩＭＰＬ等に必要な他の機能を与えてい
る。

【図面の簡単な説明】

第１図は本発明の保守インタフェースを含む計算機シス
テムのブロック図、第２図は第１図のＣＰＵブロックの
詳細なブロック図、第３図は第２図中の典型的な機能ユ
ニット・シフト環で用いられる典型的なラッチを示す図
、第４図は通常の動作のため及び診断目的のためシフト
レジスタ環の形に接続された典型的な機能ユニットの４
つのラッチの相互接続の様子を示す図、第５図は第２図
中のサービス制御論理のスキャン・インタフェース部分
を説明する図、第６図は第２図中のＳＩレジスタ及びＳ
ＩＢレジスクの相互接続を示す図、第７ａ図及び第７ｂ
図はサービス・プロセッサとサービス制御論理との間の
通信プロトコルを説明する、本発明の保守インクフェー
スに関する工程図、第８図は第２図中のサービス制御論
理のＣＰＵ要求ラッチ及び同期ラッチを説明する図、第
９図は第２図中のコマンド解読器を説明する図、第１０
図は第２図中のクロック分配制御回路のデゲート・ラッ
チ及びクロック制御ラッチを説明する図、第１１図は第
２図中のマイクロプロセッサ・クロック発生回路の図、
第１２図はマイクロプロセッサ・サイクルに関する宛先
レジスフ・ロード信号、短サイクル信号、Ｃ１及びＣ２
クロックを説明する図、第１３図は第２図中のサービス
制御論理のマイクロプロセッサ・ラン／停止制御部を説
明する図、第１４図はサービス・プロセッサからＣＰＵ
へのＳＩレジスク・コマンドを要約する図である。 ２０・・・・・・ＣＰＵ、２２・・・・・・ＫＢＤ／Ｃ
ＲＴ装置、２８・・・・・・サービス・プロセッサ、４
０・・・・・・サービス・インタフェース論理ユニット
、４１・・・・・・サービス制御論理ユニット、４２・
・・・・・マイクロプロセッサ、４４・・・・・・Ｉ１
０チャネル制御装置、５０・・・・・・主記憶装置、５
２・・・・・・制御記憶装置、６０゜６２，６４・・・
・・・Ｉ１０装置、８４・・・・・・ＳＩ（サービス・
インタフェース）レジスタ、８６・・・・・・５ＩＢ（
サービス・インタフェース・バッファ）レジスタ、８８
・・・・・・コマンド解読器。

Claims (1)

1. 【特許請求の範囲】 １ コマンドを発生するサービス・プロセッサと、制御
   信号を発生し且つ上記サービス・プロセッサと非同期的
   に動作する中央処理装置とを有する計算機システムにお
   ける計算機インクフェースにして、 上記サービス・プロセッサから情報を受は取ることがで
   き、上記サービス・プロセッサ及び上記中央処理装置に
   よって読取ることのできる第１のレジスタ装置と、 上記中央処理装置から情報を受は取ることができ、上記
   サービス・プロセッサのコマンドに応答して上記第１の
   レジスタ装置に情報を転送できる第２のレジスタ装置と
   、 上記第２のレジスタが情報を受は取った時は、上記第１
   のレジスタへの情報の転送が完了するまでは、上記中央
   処理装置が上記サービス・プロセッサのコマンドを実行
   することを阻止する制御装置とを有する計算機インタフ
   ェース。