JP2003050776A - データ入出力装置、メモリ・システム、データ入出力回路およびデータ入出力方法 - Google Patents
データ入出力装置、メモリ・システム、データ入出力回路およびデータ入出力方法Info
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Abstract
(57)【要約】
【課題】 バスの切り替えにおいて、無駄なサイクルを
減らす。 【解決手段】 データの出力が、メモリ２０からメモリ
・コントローラ１０に切り替わる際に、メモリ・コント
ローラ１０は、メモリ２０から出力された書込みデータ
を取り込み、かつ取り込んだ書込みデータをデータ・バ
ス３０へ出力する。次いで、メモリ・コントローラ１０
は、取り込んだ読出しデータをデータ・バス３０へ出力
した後に、自己の書込みデータをデータ・バス３０へ出
力する。
減らす。 【解決手段】 データの出力が、メモリ２０からメモリ
・コントローラ１０に切り替わる際に、メモリ・コント
ローラ１０は、メモリ２０から出力された書込みデータ
を取り込み、かつ取り込んだ書込みデータをデータ・バ
ス３０へ出力する。次いで、メモリ・コントローラ１０
は、取り込んだ読出しデータをデータ・バス３０へ出力
した後に、自己の書込みデータをデータ・バス３０へ出
力する。
Description
【０００１】
【発明の属する技術分野】本発明は、CPU バス（Bus）
等のバス・インターフェイス（Bus interface）におい
て、トライ・ステート・コントローラ（Tri-State cont
rol）付きのバッファ（Buffer）を使用し、異なる複数
のチップ（Chip）から連続してデータ（data）を出力す
る方法に関し、特に、バス（Bus）の制御が移る時点
（変化点）における１バス・サイクル（Bus cycle）分
の無駄を省く方法を提案する。
等のバス・インターフェイス（Bus interface）におい
て、トライ・ステート・コントローラ（Tri-State cont
rol）付きのバッファ（Buffer）を使用し、異なる複数
のチップ（Chip）から連続してデータ（data）を出力す
る方法に関し、特に、バス（Bus）の制御が移る時点
（変化点）における１バス・サイクル（Bus cycle）分
の無駄を省く方法を提案する。
【０００２】
【従来の技術】従来のトライ・ステート・コントローラ
付きのバッファでバス・インターフェイスを構成した場
合、バスの変化点、つまり制御が他のチップに移る時点
における過渡状態を作る必要があった。これは、過渡期
において２つのチップ（バスをドライブ（drive）して
いたチップとこれからバスをドライブする他のチップが
同時にバスをドライブする可能性を避けられず、特に２
つのチップが異なる信号レベル（High Level（以下、
“Ｈ”と記す）とLow Level（以下、“Ｌ”と記す））
を出力する場合、貫通電流が流れ、バッファを備えたＩ
／Ｏ（Input／Output）セルが破壊されてしまう。例え
ば、一方のチップが書込みデータ信号を、他方のチップ
が読出しデータ信号を出力するような場合に、このよう
な事態が生じ得る。
付きのバッファでバス・インターフェイスを構成した場
合、バスの変化点、つまり制御が他のチップに移る時点
における過渡状態を作る必要があった。これは、過渡期
において２つのチップ（バスをドライブ（drive）して
いたチップとこれからバスをドライブする他のチップが
同時にバスをドライブする可能性を避けられず、特に２
つのチップが異なる信号レベル（High Level（以下、
“Ｈ”と記す）とLow Level（以下、“Ｌ”と記す））
を出力する場合、貫通電流が流れ、バッファを備えたＩ
／Ｏ（Input／Output）セルが破壊されてしまう。例え
ば、一方のチップが書込みデータ信号を、他方のチップ
が読出しデータ信号を出力するような場合に、このよう
な事態が生じ得る。
【０００３】貫通電流によるＩ／Ｏセルの破壊を防ぐた
めの過渡期を作るために、現在主流のクロック（cloc
k）に同期した回路においては、図４に示すように、デ
ータの書込み（Write）から読出し（Read）へ動作移行
するバスの切り替え時に、１クロック分のハイ・インピ
ーダンス（High Impedance，以下Ｈｉ−Ｚ）状態を設け
ていた。これは、CPU-メモリ・バス（Memory Bus）をは
じめとするバスが、システムの性能を決める上での主要
因となっている状況において、大きな弊害となってい
る。この１クロック分の過渡期は、“Ｌ”とプル・アッ
プ（Pull up）によって作られる“Ｈ”の２つの状態だ
けにすることのできるオープン・ドレイン・バッファ
（Open Drain Buffer）を用いることによって解消する
ことができる。しかし、オープン・ドレイン・バッファ
は、“Ｌ”状態において多量の電流を消費してしまうこ
と、および高速化しにくいという問題がある。したがっ
て、現時点では、その採用には慎重である。
めの過渡期を作るために、現在主流のクロック（cloc
k）に同期した回路においては、図４に示すように、デ
ータの書込み（Write）から読出し（Read）へ動作移行
するバスの切り替え時に、１クロック分のハイ・インピ
ーダンス（High Impedance，以下Ｈｉ−Ｚ）状態を設け
ていた。これは、CPU-メモリ・バス（Memory Bus）をは
じめとするバスが、システムの性能を決める上での主要
因となっている状況において、大きな弊害となってい
る。この１クロック分の過渡期は、“Ｌ”とプル・アッ
プ（Pull up）によって作られる“Ｈ”の２つの状態だ
けにすることのできるオープン・ドレイン・バッファ
（Open Drain Buffer）を用いることによって解消する
ことができる。しかし、オープン・ドレイン・バッファ
は、“Ｌ”状態において多量の電流を消費してしまうこ
と、および高速化しにくいという問題がある。したがっ
て、現時点では、その採用には慎重である。
【０００４】
【発明が解決しようとする課題】バスの切り替え時にお
ける１クロック分の無駄を避けることができないため、
これまで、バスの使用効率を上げること自体に限界があ
った。特に、ビート（Beat）数が小さなバス・トランザ
クション（Bus Transaction）においては、バスの効率
が激減するため、問題は深刻であった。つまり、従来、
ランダムにデータにアクセスする場合は、非常にバス効
率が低く、これがＣＰＵ性能を下げる大きな要因となっ
ていた。そこで本発明は、出力切り替えに代表されるバ
スの切り替えにおいて、無駄なサイクルを減らすことを
目的とする。
ける１クロック分の無駄を避けることができないため、
これまで、バスの使用効率を上げること自体に限界があ
った。特に、ビート（Beat）数が小さなバス・トランザ
クション（Bus Transaction）においては、バスの効率
が激減するため、問題は深刻であった。つまり、従来、
ランダムにデータにアクセスする場合は、非常にバス効
率が低く、これがＣＰＵ性能を下げる大きな要因となっ
ていた。そこで本発明は、出力切り替えに代表されるバ
スの切り替えにおいて、無駄なサイクルを減らすことを
目的とする。
【０００５】
【課題を解決するための手段】前述したように、データ
信号を出力するチップが切り替わる際の過渡期状態にお
いて、データ信号の電位が、例えば“Ｈ”から“Ｌ”、
あるいは“Ｌ”から“Ｈ”への変化に際し、この過渡期
に２つのチップが同時に出力状態に陥った場合のＩ／Ｏ
セルの電気的破壊を避けるために、Ｈｉ−Ｚ期間を設け
る必要があった。クロックに同期する回路の場合、１ク
ロック分以上のＨｉ−Ｚ期間を設けていた。データ信号
が、“Ｈ”から“Ｌ”、あるいは“Ｌ”から“Ｈ”へ変
化する場合に、各チップがお互いにドライブを停止する
ことにより、Ｈｉ−Ｚ期間を設けていた。ここで、２つ
のチップ（チップＡ，チップＢとする）について考えて
みる。チップＡが半クロック分だけ自己のデータ信号
（信号ａとする）を出力する一方、チップＢが信号ａを
受ける。そして、信号ａについての半クロック分の出力
を、このチップＢが担当する。信号ａは同一のデータ信
号、つまり電位レベルが一致する。２つの異なるチップ
ＡおよびチップＢから、同一レベルの電位の出力を行っ
てもお互いに電気的な破壊は起きない。チップＢは、信
号ａを出力した半クロック後に、自己のデータ信号であ
る信号ｂを出力する。このとき、“Ｈ”から“Ｌ”、あ
るいは“Ｌ”から“Ｈ”への変化が生ずる、あくまで１
つのチップＢにおいて生じているにすぎない。つまり、
２つのチップＡおよびチップＢが同時に異なった電位を
出力することが回避されている。以上のようにデータ信
号の出力を制御すれば、複数のチップが異なる電位のデ
ータ信号を同時に出力する事態を回避することができる
ので、Ｈｉ−Ｚ時間を設ける必要がなくなる。より具体
的には、データのリード／ライトを繰り返す動作時に、
バス効率が非常に下がるという事態を回避し、その結果
としてバス効率を格段に向上することができる。
信号を出力するチップが切り替わる際の過渡期状態にお
いて、データ信号の電位が、例えば“Ｈ”から“Ｌ”、
あるいは“Ｌ”から“Ｈ”への変化に際し、この過渡期
に２つのチップが同時に出力状態に陥った場合のＩ／Ｏ
セルの電気的破壊を避けるために、Ｈｉ−Ｚ期間を設け
る必要があった。クロックに同期する回路の場合、１ク
ロック分以上のＨｉ−Ｚ期間を設けていた。データ信号
が、“Ｈ”から“Ｌ”、あるいは“Ｌ”から“Ｈ”へ変
化する場合に、各チップがお互いにドライブを停止する
ことにより、Ｈｉ−Ｚ期間を設けていた。ここで、２つ
のチップ（チップＡ，チップＢとする）について考えて
みる。チップＡが半クロック分だけ自己のデータ信号
（信号ａとする）を出力する一方、チップＢが信号ａを
受ける。そして、信号ａについての半クロック分の出力
を、このチップＢが担当する。信号ａは同一のデータ信
号、つまり電位レベルが一致する。２つの異なるチップ
ＡおよびチップＢから、同一レベルの電位の出力を行っ
てもお互いに電気的な破壊は起きない。チップＢは、信
号ａを出力した半クロック後に、自己のデータ信号であ
る信号ｂを出力する。このとき、“Ｈ”から“Ｌ”、あ
るいは“Ｌ”から“Ｈ”への変化が生ずる、あくまで１
つのチップＢにおいて生じているにすぎない。つまり、
２つのチップＡおよびチップＢが同時に異なった電位を
出力することが回避されている。以上のようにデータ信
号の出力を制御すれば、複数のチップが異なる電位のデ
ータ信号を同時に出力する事態を回避することができる
ので、Ｈｉ−Ｚ時間を設ける必要がなくなる。より具体
的には、データのリード／ライトを繰り返す動作時に、
バス効率が非常に下がるという事態を回避し、その結果
としてバス効率を格段に向上することができる。
【０００６】本発明は、以上の知見に基づいており、自
己のデータを出力するとともに、他方から出力されるデ
ータの入力を受ける第１のデータ入出力回路および第２
のデータ入出力回路と、第１のデータ入出力回路および
第２のデータ入出力回路間におけるデータの転送を担う
データ・バスと、を備えたデータ入出力装置において実
現される。そして、このデータ入出力装置において、自
己のデータの出力が、第１のデータ入出力回路から第２
のデータ入出力回路へ連続的に切り替わる場合に、第２
のデータ入出力回路は、第１のデータ入出力回路からデ
ータ・バスへ出力されたデータをデータ・バスから取り
込み、かつ取り込んだデータをデータ・バスへ出力す
る。つまり、本発明のデータ入出力装置は、第１のデー
タ入出力回路から出力されたデータを第１データとする
と、例えば、第１のデータ入出力回路が半クロックの期
間だけ第１データを出力し、その後の半クロック分の期
間は第２のデータ入出力回路が第１データを出力するこ
とができる。したがって、第１のデータ入出力回路およ
び第２のデータ入出力回路は、お互いに電気的な破壊を
起すことがない。
己のデータを出力するとともに、他方から出力されるデ
ータの入力を受ける第１のデータ入出力回路および第２
のデータ入出力回路と、第１のデータ入出力回路および
第２のデータ入出力回路間におけるデータの転送を担う
データ・バスと、を備えたデータ入出力装置において実
現される。そして、このデータ入出力装置において、自
己のデータの出力が、第１のデータ入出力回路から第２
のデータ入出力回路へ連続的に切り替わる場合に、第２
のデータ入出力回路は、第１のデータ入出力回路からデ
ータ・バスへ出力されたデータをデータ・バスから取り
込み、かつ取り込んだデータをデータ・バスへ出力す
る。つまり、本発明のデータ入出力装置は、第１のデー
タ入出力回路から出力されたデータを第１データとする
と、例えば、第１のデータ入出力回路が半クロックの期
間だけ第１データを出力し、その後の半クロック分の期
間は第２のデータ入出力回路が第１データを出力するこ
とができる。したがって、第１のデータ入出力回路およ
び第２のデータ入出力回路は、お互いに電気的な破壊を
起すことがない。
【０００７】本発明のデータ入出力装置において、第２
のデータ入出力回路は、取り込んだデータをデータ・バ
スへ出力した後に、自己のデータをデータ・バスへ出力
する。ここで、第２のデータ入出力回路の自己のデータ
を第２データとすると、第２のデータ入出力回路は、第
１データを出力した後に、第２データを出力することに
なる。第１データと第２データが異なる電位だとして
も、１つのデータ入出力回路における動作であるため、
貫通電流の発生という事態を生じない。
のデータ入出力回路は、取り込んだデータをデータ・バ
スへ出力した後に、自己のデータをデータ・バスへ出力
する。ここで、第２のデータ入出力回路の自己のデータ
を第２データとすると、第２のデータ入出力回路は、第
１データを出力した後に、第２データを出力することに
なる。第１データと第２データが異なる電位だとして
も、１つのデータ入出力回路における動作であるため、
貫通電流の発生という事態を生じない。
【０００８】以上のように、本発明のデータ入出力装置
は、出力する回路の切り替えと出力データの切り替えと
が同時に発生することを回避している。そして、この回
避は、第１のデータ入出力回路および第２のデータ入出
力回路が、各々、自己のデータを出力する出力バッファ
と、他方からのデータを受ける入力バッファと、入力バ
ッファで受けた他方からのデータを出力バッファへ転送
する中継ラインと、を備えることによって実現すること
ができる。中継ラインから転送された他方からのデータ
は、出力バッファを介してデータ・バスへ出力すること
ができる。つまり、出力バッファは、自己のデータを出
力するのみならず、他方のデータ入出力回路から受けた
データをも出力する、２つの機能を有することになる。
これは、出力バッファおよび入力バッファを備えている
従来からのデータ入出力回路に中継ラインを付加するこ
とによって、本発明のデータ入出力装置を実現できるこ
とを示唆している。
は、出力する回路の切り替えと出力データの切り替えと
が同時に発生することを回避している。そして、この回
避は、第１のデータ入出力回路および第２のデータ入出
力回路が、各々、自己のデータを出力する出力バッファ
と、他方からのデータを受ける入力バッファと、入力バ
ッファで受けた他方からのデータを出力バッファへ転送
する中継ラインと、を備えることによって実現すること
ができる。中継ラインから転送された他方からのデータ
は、出力バッファを介してデータ・バスへ出力すること
ができる。つまり、出力バッファは、自己のデータを出
力するのみならず、他方のデータ入出力回路から受けた
データをも出力する、２つの機能を有することになる。
これは、出力バッファおよび入力バッファを備えている
従来からのデータ入出力回路に中継ラインを付加するこ
とによって、本発明のデータ入出力装置を実現できるこ
とを示唆している。
【０００９】データ入出力回路の具体的適用例として、
メモリ・コントローラおよびメモリとから構成されるメ
モリ・システムが挙げられる。そして本発明は、このメ
モリ・システムに適用することができる。したがって本
発明は、データの読出し・書込み指令を発するメモリ・
コントローラと、メモリ・コントローラからの読出し・
書込み指令に基づいてデータの読出し・書込みを実行す
るメモリと、メモリ・コントローラとメモリとを接続す
るバスと、を備えたメモリ・システムについての適用を
提案する。この提案において、メモリ・コントローラは
以下の構成を備えている。すなわち、本発明のメモリ・
コントローラは、メモリに書込む書込みデータをバスに
対して出力する第１出力バッファと、バスを介してメモ
リで読出された読出しデータを受ける第１入力バッファ
と、第１出力バッファに対して書込みデータを転送する
第１出力ラインと、第１入力バッファが受けた読出しデ
ータを転送する第１入力ラインと、第１出力ライン上に
配置された第１マルチプレクサと、第１入力ラインと第
１マルチプレクサとを繋ぐ第１中継ラインと、を備えて
いる。また、メモリは、読出し・書込みデータを記憶す
るメモリ・セルと、メモリ・コントローラの読出し指令
に基づいてメモリ・セルから読出された読出しデータを
バスに対して出力する第２出力バッファと、メモリ・コ
ントローラの第１出力バッファから出力された書込みデ
ータを受ける第２入力バッファと、メモリ・セルからの
読出しデータを第２出力バッファに転送する第２出力ラ
インと、第２入力バッファが受けた書込みデータをメモ
リ・セルに転送する第２入力ラインと、第２出力ライン
上に配置された第２マルチプレクサと、第２入力ライン
と第２マルチプレクサとを繋ぐ第２中継ラインと、を備
えている。
メモリ・コントローラおよびメモリとから構成されるメ
モリ・システムが挙げられる。そして本発明は、このメ
モリ・システムに適用することができる。したがって本
発明は、データの読出し・書込み指令を発するメモリ・
コントローラと、メモリ・コントローラからの読出し・
書込み指令に基づいてデータの読出し・書込みを実行す
るメモリと、メモリ・コントローラとメモリとを接続す
るバスと、を備えたメモリ・システムについての適用を
提案する。この提案において、メモリ・コントローラは
以下の構成を備えている。すなわち、本発明のメモリ・
コントローラは、メモリに書込む書込みデータをバスに
対して出力する第１出力バッファと、バスを介してメモ
リで読出された読出しデータを受ける第１入力バッファ
と、第１出力バッファに対して書込みデータを転送する
第１出力ラインと、第１入力バッファが受けた読出しデ
ータを転送する第１入力ラインと、第１出力ライン上に
配置された第１マルチプレクサと、第１入力ラインと第
１マルチプレクサとを繋ぐ第１中継ラインと、を備えて
いる。また、メモリは、読出し・書込みデータを記憶す
るメモリ・セルと、メモリ・コントローラの読出し指令
に基づいてメモリ・セルから読出された読出しデータを
バスに対して出力する第２出力バッファと、メモリ・コ
ントローラの第１出力バッファから出力された書込みデ
ータを受ける第２入力バッファと、メモリ・セルからの
読出しデータを第２出力バッファに転送する第２出力ラ
インと、第２入力バッファが受けた書込みデータをメモ
リ・セルに転送する第２入力ラインと、第２出力ライン
上に配置された第２マルチプレクサと、第２入力ライン
と第２マルチプレクサとを繋ぐ第２中継ラインと、を備
えている。
【００１０】以上のメモリ・システムにおいて、メモリ
・コントローラがメモリに対して読出し指令を発する
と、メモリは、第２マルチプレクサが第２出力ラインを
選択する。そうすると、メモリは、メモリ・セルから読
出しデータを読み出す。この読出しデータは、第２出力
ラインおよび第２出力バッファを介してバスに出力され
る。一方、メモリ・コントローラは、バスを介して第１
入力バッファにより当該読出しデータを受ける。その微
小時間後に、第１マルチプレクサが第１中継ラインを選
択すると、第１入力ライン、第１中継ライン、第１出力
ラインおよび第１出力バッファを介して当該読出しデー
タをバスに出力する。つまり、本発明のメモリ・システ
ムは、１つの読出しデータを、例えば１クロック期間に
おいて、メモリおよびメモリ・コントローラの２つのチ
ップからバスに対して出力することができる。このとき
に、チップの切り替えが行われるが、出力されるデータ
が同一の読出しデータであるから、メモリ・コントロー
ラおよびメモリ間で貫通電流が発生することがない。な
お、メモリ・コントローラは、読出しデータをバスに出
力した後に、当該読出しデータをバスから取り込み、読
出しデータの要求される内部回路に転送する。これで、
読出し動作が完了する。
・コントローラがメモリに対して読出し指令を発する
と、メモリは、第２マルチプレクサが第２出力ラインを
選択する。そうすると、メモリは、メモリ・セルから読
出しデータを読み出す。この読出しデータは、第２出力
ラインおよび第２出力バッファを介してバスに出力され
る。一方、メモリ・コントローラは、バスを介して第１
入力バッファにより当該読出しデータを受ける。その微
小時間後に、第１マルチプレクサが第１中継ラインを選
択すると、第１入力ライン、第１中継ライン、第１出力
ラインおよび第１出力バッファを介して当該読出しデー
タをバスに出力する。つまり、本発明のメモリ・システ
ムは、１つの読出しデータを、例えば１クロック期間に
おいて、メモリおよびメモリ・コントローラの２つのチ
ップからバスに対して出力することができる。このとき
に、チップの切り替えが行われるが、出力されるデータ
が同一の読出しデータであるから、メモリ・コントロー
ラおよびメモリ間で貫通電流が発生することがない。な
お、メモリ・コントローラは、読出しデータをバスに出
力した後に、当該読出しデータをバスから取り込み、読
出しデータの要求される内部回路に転送する。これで、
読出し動作が完了する。
【００１１】以上ではデータの読出し動作について説明
したが、書込み動作については以下の通りである。メモ
リ・コントローラがメモリに対して書込み指令を発する
と、メモリ・コントローラは、第１マルチプレクサが第
１出力ラインを選択するとともに、外部から転送された
書込みデータを第１出力ラインおよび第１出力バッファ
を介してバスに出力する。メモリは、バスを介して第２
入力バッファにより当該書込みデータを受ける。その微
小時間後に、第２マルチプレクサが第２中継ラインを選
択する。すると、第２入力ライン、第２中継ライン、第
２出力ラインおよび第２出力バッファを介して書込みデ
ータをバスに出力する。つまり、本発明のメモリ・シス
テムは、１つの書込みデータを、例えば１クロック期間
において、メモリおよびメモリ・コントローラの２つの
チップからバスに対して出力することができる。このと
きに、チップの切り替えが行われるが、出力されるデー
タが同一の書込みデータであるから、メモリ・コントロ
ーラおよびメモリ間で貫通電流が発生することがない。
なお、メモリは、書込みデータをバスに出力した後に、
当該書込みデータをバスから取り込み、メモリ・セルに
記憶する。これで、書込み動作が完了する。
したが、書込み動作については以下の通りである。メモ
リ・コントローラがメモリに対して書込み指令を発する
と、メモリ・コントローラは、第１マルチプレクサが第
１出力ラインを選択するとともに、外部から転送された
書込みデータを第１出力ラインおよび第１出力バッファ
を介してバスに出力する。メモリは、バスを介して第２
入力バッファにより当該書込みデータを受ける。その微
小時間後に、第２マルチプレクサが第２中継ラインを選
択する。すると、第２入力ライン、第２中継ライン、第
２出力ラインおよび第２出力バッファを介して書込みデ
ータをバスに出力する。つまり、本発明のメモリ・シス
テムは、１つの書込みデータを、例えば１クロック期間
において、メモリおよびメモリ・コントローラの２つの
チップからバスに対して出力することができる。このと
きに、チップの切り替えが行われるが、出力されるデー
タが同一の書込みデータであるから、メモリ・コントロ
ーラおよびメモリ間で貫通電流が発生することがない。
なお、メモリは、書込みデータをバスに出力した後に、
当該書込みデータをバスから取り込み、メモリ・セルに
記憶する。これで、書込み動作が完了する。
【００１２】以上では読出し動作、書込み動作を各々別
個に説明した。読出し動作から書込み動作、または書込
み動作から読出し動作に切り替わる場合には、以下の通
りである。読出し動作から書込み動作に切り替わる場合
には、メモリによる読出しデータの出力、メモリ・コン
トローラによる当該読出しデータの出力、メモリ・コン
トローラによる書込みデータの出力、メモリによる当該
書込みデータの出力、という順序でデータの出力、チッ
プの切り替えが実行される。書込み動作から読出し動作
に切り替わる場合には、メモリ・コントローラによる書
込みデータの出力、メモリによる当該書込みデータの出
力、メモリによる読出しデータの出力、メモリ・コント
ローラによる当該読出しデータの出力、という順序でデ
ータの出力、チップの切り替えが実行される。なお、こ
こでいう出力の対象はバスである。以上の通りであり、
本発明のメモリ・システムにおいては、メモリ・コント
ローラおよびメモリの切り替え、ならびに読出しデータ
および書込みデータの切り替えが同時に起こる事態を回
避することができる。したがって、Ｈｉ−Ｚ期間を設け
ることなく貫通電流の発生を阻止できる。
個に説明した。読出し動作から書込み動作、または書込
み動作から読出し動作に切り替わる場合には、以下の通
りである。読出し動作から書込み動作に切り替わる場合
には、メモリによる読出しデータの出力、メモリ・コン
トローラによる当該読出しデータの出力、メモリ・コン
トローラによる書込みデータの出力、メモリによる当該
書込みデータの出力、という順序でデータの出力、チッ
プの切り替えが実行される。書込み動作から読出し動作
に切り替わる場合には、メモリ・コントローラによる書
込みデータの出力、メモリによる当該書込みデータの出
力、メモリによる読出しデータの出力、メモリ・コント
ローラによる当該読出しデータの出力、という順序でデ
ータの出力、チップの切り替えが実行される。なお、こ
こでいう出力の対象はバスである。以上の通りであり、
本発明のメモリ・システムにおいては、メモリ・コント
ローラおよびメモリの切り替え、ならびに読出しデータ
および書込みデータの切り替えが同時に起こる事態を回
避することができる。したがって、Ｈｉ−Ｚ期間を設け
ることなく貫通電流の発生を阻止できる。
【００１３】以上説明したように、本発明は、メモリ・
コントローラ、メモリ等の個々のデータ入出力回路がこ
れまでにない新規な構成を有しており、この構成と特別
な制御とが相俟って実現される。本発明のデータ入出回
路は、データ・バスへ出力データを出力する第１のバッ
ファとデータ・バスから転送される入力データを受ける
第２のバッファとがデータ・バスに接続された入出力セ
ルと、出力データおよび入力データを保持するデータ保
持手段と、データ保持手段に保持された出力データを第
１のバッファに転送する出力ラインと、第２のバッファ
が受けた入力データをデータ保持手段に転送する入力ラ
インとを備えている。以上の構成に加えて、本発明のデ
ータ入出力回路は、第２のバッファを介して入力データ
を出力バッファに転送する中継ラインと、出力ラインお
よび中継ラインにおけるデータの転送を選択的に有効と
するライン選択手段と、を備える。この中継ラインおよ
びライン選択手段とを備えることにより、第２のバッフ
ァが受けた入力データを、中継ラインおよび第１のバッ
ファを経由してデータ・バスへ出力することを可能とし
ている。
コントローラ、メモリ等の個々のデータ入出力回路がこ
れまでにない新規な構成を有しており、この構成と特別
な制御とが相俟って実現される。本発明のデータ入出回
路は、データ・バスへ出力データを出力する第１のバッ
ファとデータ・バスから転送される入力データを受ける
第２のバッファとがデータ・バスに接続された入出力セ
ルと、出力データおよび入力データを保持するデータ保
持手段と、データ保持手段に保持された出力データを第
１のバッファに転送する出力ラインと、第２のバッファ
が受けた入力データをデータ保持手段に転送する入力ラ
インとを備えている。以上の構成に加えて、本発明のデ
ータ入出力回路は、第２のバッファを介して入力データ
を出力バッファに転送する中継ラインと、出力ラインお
よび中継ラインにおけるデータの転送を選択的に有効と
するライン選択手段と、を備える。この中継ラインおよ
びライン選択手段とを備えることにより、第２のバッフ
ァが受けた入力データを、中継ラインおよび第１のバッ
ファを経由してデータ・バスへ出力することを可能とし
ている。
【００１４】本発明のデータ入出力回路は、入出力セル
からのデータ出力の可否を制御する出力制御信号を、入
出力セルに向けて出力する制御信号生成手段を備える。
そして、この制御信号生成手段は、ライン選択手段にお
ける選択を制御する選択信号をライン選択手段に向けて
出力することができる。そしてこの間に、第２のバッフ
ァが受けた入力データを、中継ラインおよび第１のバッ
ファを経由してデータ・バスへ出力することができる。
また制御信号生成手段は、入出力セルからのデータ出力
を可能とする出力制御信号を入出力セルに向けて出力
し、その出力から所定時間経過した後に中継ラインを選
択する選択信号をライン選択手段に向けて出力すること
ができる。
からのデータ出力の可否を制御する出力制御信号を、入
出力セルに向けて出力する制御信号生成手段を備える。
そして、この制御信号生成手段は、ライン選択手段にお
ける選択を制御する選択信号をライン選択手段に向けて
出力することができる。そしてこの間に、第２のバッフ
ァが受けた入力データを、中継ラインおよび第１のバッ
ファを経由してデータ・バスへ出力することができる。
また制御信号生成手段は、入出力セルからのデータ出力
を可能とする出力制御信号を入出力セルに向けて出力
し、その出力から所定時間経過した後に中継ラインを選
択する選択信号をライン選択手段に向けて出力すること
ができる。
【００１５】以上説明したデータ入出力装置で実現でき
る新規なデータ入出力方法は、バスを介して互いに他方
から出力されるデータの入力を受けるとともに、自己の
データをバスに出力する第１のデータ入出力回路および
第２のデータ入出力回路におけるデータ入出力方法であ
って、第１のデータ入出力回路が自己のデータである第
１信号をバスに出力するステップと、第２のデータ入出
力回路がバスから第１信号を取り込むステップと、第２
のデータ入出力回路が第１信号を前記バスに出力するス
テップと、を備えている。そして、引き続いて、第２の
データ入出力回路が自己のデータである第２信号をバス
に出力するステップと、第１のデータ入出力回路がバス
から第２信号を取り込むステップと、第１のデータ入出
力回路が第２信号をバスに出力ステップと、を付加する
ことができる。
る新規なデータ入出力方法は、バスを介して互いに他方
から出力されるデータの入力を受けるとともに、自己の
データをバスに出力する第１のデータ入出力回路および
第２のデータ入出力回路におけるデータ入出力方法であ
って、第１のデータ入出力回路が自己のデータである第
１信号をバスに出力するステップと、第２のデータ入出
力回路がバスから第１信号を取り込むステップと、第２
のデータ入出力回路が第１信号を前記バスに出力するス
テップと、を備えている。そして、引き続いて、第２の
データ入出力回路が自己のデータである第２信号をバス
に出力するステップと、第１のデータ入出力回路がバス
から第２信号を取り込むステップと、第１のデータ入出
力回路が第２信号をバスに出力ステップと、を付加する
ことができる。
【００１６】
【発明の実施の形態】以下本発明を実施の形態に基づい
て説明する。図１は、本発明をメモリ・コントローラ１
０とメモリ２０を備えたメモリ・システム１に適用した
例を示すブロック図である。図１において、メモリ・コ
ントローラ１０とメモリ２０とはデータ・バス３０によ
り接続されている。メモリ・コントローラ１０には、内
部回路（Internal Circuit）４０を介してＣＰＵ（Cent
ral Processing Unit）５０が接続されている。メモリ
・コントローラ１０は、メモリ２０に対してマスタとし
て位置付けられる。メモリ・コントローラ１０は、イン
プット／アウトプット（Ｉ／Ｏ）セル１１、マルチプレ
クサ（ＭＵＸ）１４とを備えている。Ｉ／Ｏセル１１
は、出力バッファ１２および入力バッファ１３とを備え
ている。出力バッファ１２はデータ・バス３０を介して
メモリ２０に対してデータを出力するためのバッファで
あり、入力バッファ１３はデータ・バス３０を介してメ
モリ２０から転送されるデータを入力するためのバッフ
ァである。出力バッファ１２には、アウトプット・イネ
ーブル（Output Enable，ＯＥ）信号が供給される。本
実施の形態では、ＯＥ信号が “Ｌ"のときにデータ出力
が可能な状態となる。ＯＥ信号は、制御信号生成手段１
８にて生成される。
て説明する。図１は、本発明をメモリ・コントローラ１
０とメモリ２０を備えたメモリ・システム１に適用した
例を示すブロック図である。図１において、メモリ・コ
ントローラ１０とメモリ２０とはデータ・バス３０によ
り接続されている。メモリ・コントローラ１０には、内
部回路（Internal Circuit）４０を介してＣＰＵ（Cent
ral Processing Unit）５０が接続されている。メモリ
・コントローラ１０は、メモリ２０に対してマスタとし
て位置付けられる。メモリ・コントローラ１０は、イン
プット／アウトプット（Ｉ／Ｏ）セル１１、マルチプレ
クサ（ＭＵＸ）１４とを備えている。Ｉ／Ｏセル１１
は、出力バッファ１２および入力バッファ１３とを備え
ている。出力バッファ１２はデータ・バス３０を介して
メモリ２０に対してデータを出力するためのバッファで
あり、入力バッファ１３はデータ・バス３０を介してメ
モリ２０から転送されるデータを入力するためのバッフ
ァである。出力バッファ１２には、アウトプット・イネ
ーブル（Output Enable，ＯＥ）信号が供給される。本
実施の形態では、ＯＥ信号が “Ｌ"のときにデータ出力
が可能な状態となる。ＯＥ信号は、制御信号生成手段１
８にて生成される。
【００１７】出力バッファ１２は、ＭＵＸ１４が配置さ
れた出力ライン１５によって内部回路４０に接続され
る。内部回路４０が保持しかつ出力されるデータは、出
力ライン１５を経由して出力バッファ１２からデータ・
バス３０に向けて出力される。このデータは、書込みデ
ータ（Write Data）である。入力バッファ１３は、入力
ライン１６を介して内部回路４０に接続される。メモリ
２０から入力されるデータは、入力バッファ１３および
入力ライン１６を経由して内部回路４０に転送される。
入力ライン１６とＭＵＸ１４との間には、中継ライン１
７が配設されている。入力バッファ１３に入力されたデ
ータは、ＭＵＸ１４が中継ライン１７を選択した場合に
は、入力ライン１６、中継ライン１７、出力ライン１５
および出力バッファ１２を経由してデータ・バス３０に
出力することができる。
れた出力ライン１５によって内部回路４０に接続され
る。内部回路４０が保持しかつ出力されるデータは、出
力ライン１５を経由して出力バッファ１２からデータ・
バス３０に向けて出力される。このデータは、書込みデ
ータ（Write Data）である。入力バッファ１３は、入力
ライン１６を介して内部回路４０に接続される。メモリ
２０から入力されるデータは、入力バッファ１３および
入力ライン１６を経由して内部回路４０に転送される。
入力ライン１６とＭＵＸ１４との間には、中継ライン１
７が配設されている。入力バッファ１３に入力されたデ
ータは、ＭＵＸ１４が中継ライン１７を選択した場合に
は、入力ライン１６、中継ライン１７、出力ライン１５
および出力バッファ１２を経由してデータ・バス３０に
出力することができる。
【００１８】ＭＵＸ１４は、コントロール・セレクト
（Control Select，ＣＳ）信号によって、出力ライン１
５または中継ライン１７のいずれかを選択する。具体的
には、ＣＳ信号が、“Ｌ”のときに出力ライン１５から
のデータを選択し、“Ｈ”のときに中継ライン１７のデ
ータを選択する。ＣＳ信号も制御信号生成手段１８にて
生成される。制御信号生成手段１８は、クロック信号
（clock）、チップ・イネーブル信号（chip enable）信
号、読出し指示信号（read）および書込み指示信号（wr
ite）を生成し、かつこれら信号をメモリ２０の制御信
号生成手段２９に送出する。チップ・イネーブル信号
は、読出し動作または書込み動作が行われることを示す
信号である。そして、メモリ・コントローラ１０におけ
るＯＥ信号及びメモリ２０におけるＯＥ信号は、Ｃｈｉ
ｐ Ｅｎａｂｌｅ信号、Ｗｒｉｔｅ信号及びＲｅａｄ信
号の組合せ、あるいは上記にクロックを合わせた組合せ
によって生成される。
（Control Select，ＣＳ）信号によって、出力ライン１
５または中継ライン１７のいずれかを選択する。具体的
には、ＣＳ信号が、“Ｌ”のときに出力ライン１５から
のデータを選択し、“Ｈ”のときに中継ライン１７のデ
ータを選択する。ＣＳ信号も制御信号生成手段１８にて
生成される。制御信号生成手段１８は、クロック信号
（clock）、チップ・イネーブル信号（chip enable）信
号、読出し指示信号（read）および書込み指示信号（wr
ite）を生成し、かつこれら信号をメモリ２０の制御信
号生成手段２９に送出する。チップ・イネーブル信号
は、読出し動作または書込み動作が行われることを示す
信号である。そして、メモリ・コントローラ１０におけ
るＯＥ信号及びメモリ２０におけるＯＥ信号は、Ｃｈｉ
ｐ Ｅｎａｂｌｅ信号、Ｗｒｉｔｅ信号及びＲｅａｄ信
号の組合せ、あるいは上記にクロックを合わせた組合せ
によって生成される。
【００１９】メモリ２０は、インプット／アウトプット
（Ｉ／Ｏ）セル２１、マルチプレクサ（ＭＵＸ）２４お
よびメモリ・セル２８とを備えている。Ｉ／Ｏセル２１
は、出力バッファ２２および入力バッファ２３とを備え
ている。出力バッファ２２はデータ・バス３０を介して
メモリ・コントローラ１０に対してデータを出力するた
めのバッファであり、入力バッファ２３はデータ・バス
３０を介してメモリ・コントローラ１０から転送される
データを入力するためのバッファである。出力バッファ
２２には、アウトプット・イネーブル（Output Enabl
e，ＯＥ）信号が供給される。メモリ・コントローラ１
０と同様に、ＯＥ信号が“Ｌ”のときに、出力バッファ
２２はデータ出力が可能な状態となる。ＯＥ信号は、Ｃ
ｈｉｐ Ｅｎａｂｌｅ信号、Ｗｒｉｔｅ信号及びＲｅａ
ｄ信号の組合せ、あるいは上記にクロックを合わせた組
合せによって生成される。
（Ｉ／Ｏ）セル２１、マルチプレクサ（ＭＵＸ）２４お
よびメモリ・セル２８とを備えている。Ｉ／Ｏセル２１
は、出力バッファ２２および入力バッファ２３とを備え
ている。出力バッファ２２はデータ・バス３０を介して
メモリ・コントローラ１０に対してデータを出力するた
めのバッファであり、入力バッファ２３はデータ・バス
３０を介してメモリ・コントローラ１０から転送される
データを入力するためのバッファである。出力バッファ
２２には、アウトプット・イネーブル（Output Enabl
e，ＯＥ）信号が供給される。メモリ・コントローラ１
０と同様に、ＯＥ信号が“Ｌ”のときに、出力バッファ
２２はデータ出力が可能な状態となる。ＯＥ信号は、Ｃ
ｈｉｐ Ｅｎａｂｌｅ信号、Ｗｒｉｔｅ信号及びＲｅａ
ｄ信号の組合せ、あるいは上記にクロックを合わせた組
合せによって生成される。
【００２０】出力バッファ２２は、ＭＵＸ２４が配置さ
れた出力ライン２５によってメモリ・セル２８に接続さ
れる。メモリ・セル２８から出力されるデータは、出力
ライン２５を経由して出力バッファ２２からデータ・バ
ス３０に向けて出力される。このデータは、読出しデー
タ（Read Data）である。入力バッファ２３は、入力ラ
イン２６を介してメモリ・セル２８に接続される。メモ
リ・コントローラ１０から入力される書込みデータ（Wr
ite Data）は、入力バッファ２３および入力ライン２６
を経由してメモリ・セル２８に転送される。入力ライン
２６とＭＵＸ２４との間には、中継ライン２７が配設さ
れている。入力バッファ２３に入力されたデータは、Ｍ
ＵＸ２４が中継ライン２７を選択した場合には、入力ラ
イン２６、中継ライン２７、出力ライン２５および出力
バッファ２２を経由してデータ・バス３０に出力するこ
とができる。
れた出力ライン２５によってメモリ・セル２８に接続さ
れる。メモリ・セル２８から出力されるデータは、出力
ライン２５を経由して出力バッファ２２からデータ・バ
ス３０に向けて出力される。このデータは、読出しデー
タ（Read Data）である。入力バッファ２３は、入力ラ
イン２６を介してメモリ・セル２８に接続される。メモ
リ・コントローラ１０から入力される書込みデータ（Wr
ite Data）は、入力バッファ２３および入力ライン２６
を経由してメモリ・セル２８に転送される。入力ライン
２６とＭＵＸ２４との間には、中継ライン２７が配設さ
れている。入力バッファ２３に入力されたデータは、Ｍ
ＵＸ２４が中継ライン２７を選択した場合には、入力ラ
イン２６、中継ライン２７、出力ライン２５および出力
バッファ２２を経由してデータ・バス３０に出力するこ
とができる。
【００２１】ＭＵＸ２４は、コントロール・セレクト
（Control Select，ＣＳ）信号によって、出力ライン２
５または中継ライン２７のいずれかを選択する。具体的
には、ＣＳ信号が、“Ｌ”のときに出力ライン２５から
のデータを選択し、“Ｈ”のときに中継ライン２７から
のデータを選択する。ＣＳ信号は、制御信号生成手段２
９によって生成される。メモリ・セル２８は、転送され
書込みデータを記憶する。このデータは、読出し指令が
なされると、読出しデータとなる。
（Control Select，ＣＳ）信号によって、出力ライン２
５または中継ライン２７のいずれかを選択する。具体的
には、ＣＳ信号が、“Ｌ”のときに出力ライン２５から
のデータを選択し、“Ｈ”のときに中継ライン２７から
のデータを選択する。ＣＳ信号は、制御信号生成手段２
９によって生成される。メモリ・セル２８は、転送され
書込みデータを記憶する。このデータは、読出し指令が
なされると、読出しデータとなる。
【００２２】図２は、メモリ・コントローラ１０のメモ
リ２０に対する読出し（Read）から書込み（Write）、
さらに読出し（Read）への動作の変化時における、メモ
リ・コントローラ１０内部のＩ／Ｏセル１１の動作およ
びＭＵＸ１４の動作、メモリ２０内部のＩ／Ｏセル２１
の動作およびＭＵＸ２４の動作を示すタイミング・チャ
ートである。以下、このタイミング・チヤートを参照し
つつ、本実施の形態における動作を説明する。なお、以
下の（ａ）〜（ｇ）は図２の（ａ）〜（ｇ）で示される
期間の動作を示している。
リ２０に対する読出し（Read）から書込み（Write）、
さらに読出し（Read）への動作の変化時における、メモ
リ・コントローラ１０内部のＩ／Ｏセル１１の動作およ
びＭＵＸ１４の動作、メモリ２０内部のＩ／Ｏセル２１
の動作およびＭＵＸ２４の動作を示すタイミング・チャ
ートである。以下、このタイミング・チヤートを参照し
つつ、本実施の形態における動作を説明する。なお、以
下の（ａ）〜（ｇ）は図２の（ａ）〜（ｇ）で示される
期間の動作を示している。
【００２３】（ａ）メモリ・コントローラ１０から、メ
モリ２０に対して読出し指令を発する。本実施の形態で
は、チップ・イネーブル信号および読出し指示信号をと
もに“Ｌ”とすることにより、メモリ２０の制御信号生
成手段２９が“Ｌ”のＯＥ信号を生成し、出力バッファ
２２に供給して、Ｉ／Ｏセル２１を出力可能状態とす
る。 （ｂ）メモリ２０は、Ｉ／Ｏセル２１が出力可能状態に
なってから半クロック後、ＭＵＸ２４に対するＣＳ信号
を“Ｈ”から“Ｌ”に変化させる。ＭＵＸ２４は、出力
ライン２５を選択する。したがって、メモリ・セル２８
に記憶されていたデータが読み出される。この読出しデ
ータは、出力ライン２５および出力バッファ２２を介し
て、データ・バス３０上に出力される。この読出しデー
タは、メモリ２０にとって、自己のデータである。この
とき、メモリ・コントローラ１０のＩ／Ｏセル１１は、
ＯＥ信号およびＣＳ信号がともに“Ｈ”である。したが
って、入力バッファ１３は、常にデータ・バス３０上の
データを採りこんでいる状態にある。また、ＭＵＸ１４
は、中継ライン１７を選択している。したがって、中継
ライン１７に対しては、（ｂ）の期間にデータが確定す
る。
モリ２０に対して読出し指令を発する。本実施の形態で
は、チップ・イネーブル信号および読出し指示信号をと
もに“Ｌ”とすることにより、メモリ２０の制御信号生
成手段２９が“Ｌ”のＯＥ信号を生成し、出力バッファ
２２に供給して、Ｉ／Ｏセル２１を出力可能状態とす
る。 （ｂ）メモリ２０は、Ｉ／Ｏセル２１が出力可能状態に
なってから半クロック後、ＭＵＸ２４に対するＣＳ信号
を“Ｈ”から“Ｌ”に変化させる。ＭＵＸ２４は、出力
ライン２５を選択する。したがって、メモリ・セル２８
に記憶されていたデータが読み出される。この読出しデ
ータは、出力ライン２５および出力バッファ２２を介し
て、データ・バス３０上に出力される。この読出しデー
タは、メモリ２０にとって、自己のデータである。この
とき、メモリ・コントローラ１０のＩ／Ｏセル１１は、
ＯＥ信号およびＣＳ信号がともに“Ｈ”である。したが
って、入力バッファ１３は、常にデータ・バス３０上の
データを採りこんでいる状態にある。また、ＭＵＸ１４
は、中継ライン１７を選択している。したがって、中継
ライン１７に対しては、（ｂ）の期間にデータが確定す
る。
【００２４】（ｃ）メモリ・コントローラ１０からの指
示が書込み指令に切り替わる。メモリ２０においては、
そのＯＥ信号が“Ｈ”となって出力バッファ２２が出力
不可状態となり、メモリ２０からの読出しデータの出力
が止まる。一方、メモリ・コントローラ１０のＯＥ信号
は“Ｌ”となって、出力バッファ１２が出力可能状態と
なる。このときメモリ・コントローラ１０のＣＳ信号は
“Ｈ”であるから、ＭＵＸ１４は中継ライン１７を選択
している。よって、（ｂ）の期間で確定している読出し
データが、出力ライン１５および出力バッファ１２を経
由してデータ・バス３０に出力される。この読出しデー
タは、（ｂ）の期間にメモリ２０からデータ・バス３０
に出力された読出しデータと同一である。つまり、
（ｂ）の期間にメモリ２０からデータ・バス３０に出力
された読出しデータと電位レベルが一致する。したがっ
て、メモリ・コントローラ１０とメモリ２０の反応速度
が異なっても、貫通電流は発生しない。また、メモリ・
コントローラ１０とメモリ２０の反応速度の違いから、
一瞬メモリ２０の出力がインアクティブ状態になり、Ｈ
ｉ−Ｚ状態になった場合でも、“Ｈ”(または“Ｌ”)か
らＨｉ−Ｚまでは、ミリ秒単位の変移時間を要するの
で、メモリ・コントローラ１０、メモリ２０の反応速度
の差から生じる時間差に比べて非常に大きいために、デ
ータ・バス３０上で中間電位（Ｈｉ−Ｚ）が現われるこ
とはない。
示が書込み指令に切り替わる。メモリ２０においては、
そのＯＥ信号が“Ｈ”となって出力バッファ２２が出力
不可状態となり、メモリ２０からの読出しデータの出力
が止まる。一方、メモリ・コントローラ１０のＯＥ信号
は“Ｌ”となって、出力バッファ１２が出力可能状態と
なる。このときメモリ・コントローラ１０のＣＳ信号は
“Ｈ”であるから、ＭＵＸ１４は中継ライン１７を選択
している。よって、（ｂ）の期間で確定している読出し
データが、出力ライン１５および出力バッファ１２を経
由してデータ・バス３０に出力される。この読出しデー
タは、（ｂ）の期間にメモリ２０からデータ・バス３０
に出力された読出しデータと同一である。つまり、
（ｂ）の期間にメモリ２０からデータ・バス３０に出力
された読出しデータと電位レベルが一致する。したがっ
て、メモリ・コントローラ１０とメモリ２０の反応速度
が異なっても、貫通電流は発生しない。また、メモリ・
コントローラ１０とメモリ２０の反応速度の違いから、
一瞬メモリ２０の出力がインアクティブ状態になり、Ｈ
ｉ−Ｚ状態になった場合でも、“Ｈ”(または“Ｌ”)か
らＨｉ−Ｚまでは、ミリ秒単位の変移時間を要するの
で、メモリ・コントローラ１０、メモリ２０の反応速度
の差から生じる時間差に比べて非常に大きいために、デ
ータ・バス３０上で中間電位（Ｈｉ−Ｚ）が現われるこ
とはない。
【００２５】以上の通りであり、（ｂ）および（ｃ）の
１クロックの間に、メモリ２０およびメモリ・コントロ
ーラ１０から半クロックづつ出力された読出しデータが
データ・バス３０上に現われる。これを（ｃ）の立ち下
り部分で、メモリ・コントローラ１０が取り込むことに
よって、読出しの１サイクルが終了する。取り込まれた
読出しデータは、入力ライン１６を経由して内部回路４
０に供給される。
１クロックの間に、メモリ２０およびメモリ・コントロ
ーラ１０から半クロックづつ出力された読出しデータが
データ・バス３０上に現われる。これを（ｃ）の立ち下
り部分で、メモリ・コントローラ１０が取り込むことに
よって、読出しの１サイクルが終了する。取り込まれた
読出しデータは、入力ライン１６を経由して内部回路４
０に供給される。
【００２６】（ｄ）メモリ・コントローラ１０のＣＳ信
号が“Ｌ”に変わることよって、ＭＵＸ１４が出力ライ
ン１５を選択する。そうすると、内部回路４０からの書
込みデータが、出力ライン１５および出力バッファ１２
を経由してデータ・バス３０に出力される。この書込み
データは、メモリ・コントローラ１０にとって自己のデ
ータである。このとき、メモリ２０のＩ／Ｏセル２１の
ＯＥ信号およびＣＳ信号がともに“Ｈ”である。したが
って、入力バッファ２３は、常にデータ・バス３０上の
データを採り込んでいる状態にある。また、ＭＵＸ２４
は、中継ライン２７を選択している。したがって、中継
ライン２７に対しては、（ｄ）の期間にデータが確定す
る。
号が“Ｌ”に変わることよって、ＭＵＸ１４が出力ライ
ン１５を選択する。そうすると、内部回路４０からの書
込みデータが、出力ライン１５および出力バッファ１２
を経由してデータ・バス３０に出力される。この書込み
データは、メモリ・コントローラ１０にとって自己のデ
ータである。このとき、メモリ２０のＩ／Ｏセル２１の
ＯＥ信号およびＣＳ信号がともに“Ｈ”である。したが
って、入力バッファ２３は、常にデータ・バス３０上の
データを採り込んでいる状態にある。また、ＭＵＸ２４
は、中継ライン２７を選択している。したがって、中継
ライン２７に対しては、（ｄ）の期間にデータが確定す
る。
【００２７】（ｅ）メモリ・コントローラ１０からの指
示が読出し指令に切り替わる。メモリ・コントローラ１
０においては、そのＯＥ信号が“Ｈ”となって出力バッ
ファ１２が出力不可状態となり、メモリ・コントローラ
１０からの書込みデータの出力が止まる。一方、メモリ
２０のＯＥ信号が“Ｌ”となって、出力バッファ２２が
出力可能状態となる。このときメモリ２０のＣＳ信号は
“Ｈ“であるから、ＭＵＸ２４は中継ライン２７を選択
している。よって、（ｄ）の期間に確定している書込み
データが、出力ライン２５および出力バッファ２２を経
由してデータ・バス３０に出力される。
示が読出し指令に切り替わる。メモリ・コントローラ１
０においては、そのＯＥ信号が“Ｈ”となって出力バッ
ファ１２が出力不可状態となり、メモリ・コントローラ
１０からの書込みデータの出力が止まる。一方、メモリ
２０のＯＥ信号が“Ｌ”となって、出力バッファ２２が
出力可能状態となる。このときメモリ２０のＣＳ信号は
“Ｈ“であるから、ＭＵＸ２４は中継ライン２７を選択
している。よって、（ｄ）の期間に確定している書込み
データが、出力ライン２５および出力バッファ２２を経
由してデータ・バス３０に出力される。
【００２８】この書込みデータは、（ｄ）の期間にメモ
リ・コントローラ１０から出力された書込みデータと同
一である。つまり、（ｂ）の期間にメモリ・コントロー
ラ１０からデータ・バス３０に出力された書込みデータ
と電位レベルが一致する。したがって、メモリ・コント
ローラ１０とメモリ２０の反応速度が異なっても、貫通
電流は発生しない。また、メモリ・コントローラ１０と
メモリ２０の反応速度の違いから、一瞬メモリ２０の出
力がインアクティブ状態になり、Ｈｉ−Ｚ状態になった
場合でも、“Ｈ”(または“Ｌ”)からＨｉ−Ｚまでは、
ミリ秒単位の変移時間を要するので、メモリ・コントロ
ーラ１０、メモリ２０の反応速度の差から生じる時間差
に比べて非常に大きいために、データ・バス３０上で中
間電位（Ｈｉ−Ｚ）が現われることはない。
リ・コントローラ１０から出力された書込みデータと同
一である。つまり、（ｂ）の期間にメモリ・コントロー
ラ１０からデータ・バス３０に出力された書込みデータ
と電位レベルが一致する。したがって、メモリ・コント
ローラ１０とメモリ２０の反応速度が異なっても、貫通
電流は発生しない。また、メモリ・コントローラ１０と
メモリ２０の反応速度の違いから、一瞬メモリ２０の出
力がインアクティブ状態になり、Ｈｉ−Ｚ状態になった
場合でも、“Ｈ”(または“Ｌ”)からＨｉ−Ｚまでは、
ミリ秒単位の変移時間を要するので、メモリ・コントロ
ーラ１０、メモリ２０の反応速度の差から生じる時間差
に比べて非常に大きいために、データ・バス３０上で中
間電位（Ｈｉ−Ｚ）が現われることはない。
【００２９】（ｆ）Ｉ／Ｏセル２１が出力不可状態とな
ってからから半クロック後、ＭＵＸ２４に対するＣＳ信
号を“Ｈ”から“Ｌ”に変化させる。以後は、（ｂ）の
期間と同様の動作が行われる。つまり、メモリ・セル２
８から読出されたデータを、データ・バス３０上に出力
する。また、メモリ・コントローラ１０のＭＵＸ１４に
接続される中継ライン１７に対しては、（ｆ）の期間に
データが確定する。また、図２中の（ｇ）は（ｃ）と同
様の動作を行う。
ってからから半クロック後、ＭＵＸ２４に対するＣＳ信
号を“Ｈ”から“Ｌ”に変化させる。以後は、（ｂ）の
期間と同様の動作が行われる。つまり、メモリ・セル２
８から読出されたデータを、データ・バス３０上に出力
する。また、メモリ・コントローラ１０のＭＵＸ１４に
接続される中継ライン１７に対しては、（ｆ）の期間に
データが確定する。また、図２中の（ｇ）は（ｃ）と同
様の動作を行う。
【００３０】以上説明したように、本実施の形態による
メモリ・システム１は、データの読出し動作時には、メ
モリ・セル２８から読み出された読出しデータを、出力
ライン２５および出力バッファ２２を介してデータ・バ
ス３０に出力する。一方で、メモリ・コントローラ１０
は、データ・バス３０を介して出力バッファ１２によっ
てデータ・バス３０上の当該読出しデータを受ける。そ
の後に、入力ライン１６、中継ライン１７、出力ライン
１５および出力バッファ１２を介して当該読出しデータ
をデータ・バス３０に出力する。また、データの書込み
動作時には、内部回路４０から転送された書込みデータ
を出力ライン１５および出力バッファ１２を介してデー
タ・バス３０に出力する。一方で、メモリ２０は、デー
タ・バス３０を介して入力バッファ２３により当該書込
みデータを受ける。その後に、入力ライン２６、中継ラ
イン２７、出力ライン２５および出力バッファ２２を介
して当該書込みデータをデータ・バス３０に出力する。
つまり、メモリ・システム１は、１つの読出しデータ
を、１クロック期間において、メモリ２０およびメモリ
・コントローラ１０の２つのチップからデータ・バス３
０に対して出力することができる。このときに、チップ
の切り替えが行われるが、出力されるデータが同一の読
出しデータであるから、メモリ・コントローラ１０およ
びメモリ２０間で貫通電流が発生することがないのであ
る。
メモリ・システム１は、データの読出し動作時には、メ
モリ・セル２８から読み出された読出しデータを、出力
ライン２５および出力バッファ２２を介してデータ・バ
ス３０に出力する。一方で、メモリ・コントローラ１０
は、データ・バス３０を介して出力バッファ１２によっ
てデータ・バス３０上の当該読出しデータを受ける。そ
の後に、入力ライン１６、中継ライン１７、出力ライン
１５および出力バッファ１２を介して当該読出しデータ
をデータ・バス３０に出力する。また、データの書込み
動作時には、内部回路４０から転送された書込みデータ
を出力ライン１５および出力バッファ１２を介してデー
タ・バス３０に出力する。一方で、メモリ２０は、デー
タ・バス３０を介して入力バッファ２３により当該書込
みデータを受ける。その後に、入力ライン２６、中継ラ
イン２７、出力ライン２５および出力バッファ２２を介
して当該書込みデータをデータ・バス３０に出力する。
つまり、メモリ・システム１は、１つの読出しデータ
を、１クロック期間において、メモリ２０およびメモリ
・コントローラ１０の２つのチップからデータ・バス３
０に対して出力することができる。このときに、チップ
の切り替えが行われるが、出力されるデータが同一の読
出しデータであるから、メモリ・コントローラ１０およ
びメモリ２０間で貫通電流が発生することがないのであ
る。
【００３１】以上では、メモリ２０が１つのメモリ・シ
ステム１について説明したが、例えば図３に示すように
２つ（あるいは２つ以上）のメモリ２０を備えたメモリ
・システムに本発明を適用することができる。そしてこ
の場合、メモリ２０同士の動作に本発明のデータ入出力
方法を適用することができることは言うまでもない。ま
た、以上説明したものはあくまで本発明における一実施
形態であり、本発明を解釈する上で、限定の根拠とはな
らない。
ステム１について説明したが、例えば図３に示すように
２つ（あるいは２つ以上）のメモリ２０を備えたメモリ
・システムに本発明を適用することができる。そしてこ
の場合、メモリ２０同士の動作に本発明のデータ入出力
方法を適用することができることは言うまでもない。ま
た、以上説明したものはあくまで本発明における一実施
形態であり、本発明を解釈する上で、限定の根拠とはな
らない。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
出力する回路の切り替えと、出力データの切り替えとが
同時に発生することを回避している。したがって、従来
のように、Ｈｉ−Ｚ期間を設ける必要がないため、バス
効率を向上することができる。
出力する回路の切り替えと、出力データの切り替えとが
同時に発生することを回避している。したがって、従来
のように、Ｈｉ−Ｚ期間を設ける必要がないため、バス
効率を向上することができる。
【図１】 本実施の形態によるメモリ・システムの構成
を示すブロック図である。
を示すブロック図である。
【図２】 本実施の形態によるメモリ・システムの動作
を示すタイミング・チャートである。
を示すタイミング・チャートである。
【図３】 本実施の形態によるメモリ・システムの他の
構成例を示すブロック図である。
構成例を示すブロック図である。
【図４】 従来のメモリ・システムの動作を示すタイミ
ング・チャートである。
ング・チャートである。
１…メモリ・システム、１０…メモリ・コントローラ、
１１…Ｉ／Ｏセル、１２…出力バッファ、１３…入力バ
ッファ、１４…ＭＵＸ（マルチプレクサ）、１５…出力
ライン、１６…入力ライン、１７…中継ライン、１８…
制御信号生成手段、２０…メモリ、２１…Ｉ／Ｏセル、
２２…出力バッファ、２３…入力バッファ、２４…ＭＵ
Ｘ（マルチプレクサ）、２５…出力ライン、２６…入力
ライン、２７…中継ライン、２８…メモリ・セル、２９
…制御信号生成手段、３０…データ・バス、４０…内部
回路、５０…ＣＰＵ
１１…Ｉ／Ｏセル、１２…出力バッファ、１３…入力バ
ッファ、１４…ＭＵＸ（マルチプレクサ）、１５…出力
ライン、１６…入力ライン、１７…中継ライン、１８…
制御信号生成手段、２０…メモリ、２１…Ｉ／Ｏセル、
２２…出力バッファ、２３…入力バッファ、２４…ＭＵ
Ｘ（マルチプレクサ）、２５…出力ライン、２６…入力
ライン、２７…中継ライン、２８…メモリ・セル、２９
…制御信号生成手段、３０…データ・バス、４０…内部
回路、５０…ＣＰＵ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 森 昌也
神奈川県大和市下鶴間1623番地14 日本ア
イ・ビー・エム株式会社 大和事業所内
(72)発明者 渡辺 晋平
神奈川県大和市下鶴間1623番地14 日本ア
イ・ビー・エム株式会社 大和事業所内
Ｆターム(参考） 5B015 HH01 HH03 JJ04 JJ24 KB32
KB33
5B060 CA03 CC01 CD07
5B077 AA16 BA02 DD22 MM02
Claims (18)
- 【請求項１】 自己のデータを出力するとともに、互い
に他方から出力されるデータの入力を受ける第１のデー
タ入出力回路および第２のデータ入出力回路と、 前記第１のデータ入出力回路および前記第２のデータ入
出力回路間における前記データの転送を担うデータ・バ
スと、を備えたデータ入出力装置であって、 前記データの出力が、前記第１のデータ入出力回路から
前記第２のデータ入出力回路へ連続的に切り替わる場合
に、 前記第２のデータ入出力回路は、前記第１のデータ入出
力回路から出力された前記データを取り込み、かつ取り
込んだ前記データを前記データ・バスへ出力することを
特徴とするデータ入出力装置。 - 【請求項２】 前記第２のデータ入出力回路は、 取り込んだ前記データを前記データ・バスへ出力した後
に、 前記自己のデータを前記データ・バスへ出力することを
特徴とする請求項１に記載のデータ入出力装置。 - 【請求項３】 前記第１のデータ入出力回路および前記
第２のデータ入出力回路は、 自己のデータを出力する出力バッファと、 他方からのデータを受ける入力バッファと、 前記入力バッファで受けた前記他方からのデータを前記
出力バッファへ転送する中継ラインと、を備えることを
特徴とする請求項１に記載のデータ入出力装置。 - 【請求項４】 前記出力バッファは、前記中継ラインか
ら転送された前記他方からのデータを前記データ・バス
へ出力することを特徴とする請求項３に記載のデータ入
出力装置。 - 【請求項５】 データの読出し・書込み指令を発するメ
モリ・コントローラと、 前記メモリ・コントローラからの読出し・書込み指令に
基づいてデータの読出し・書込みを実行するメモリと、 前記メモリ・コントローラと前記メモリとを接続するバ
スと、を備えたメモリ・システムであって、 前記メモリ・コントローラは、 前記メモリに書込む書込みデータを前記バスに対して出
力する第１出力バッファと、 前記バスを介して前記メモリで読出された読出しデータ
を受ける第１入力バッファと、 前記第１出力バッファに対して前記書込みデータを転送
する第１出力ラインと、 前記第１入力バッファが受けた前記読出しデータを転送
する第１入力ラインと、 前記第１出力ライン上に配置された第１マルチプレクサ
と、 前記第１入力ラインと前記第１マルチプレクサとを繋ぐ
第１中継ラインと、を備え、 前記メモリは、 読出し・書込みデータを記憶するメモリ・セルと、 前記メモリ・コントローラの読出し指令に基づいて前記
メモリ・セルから読出された前記読出しデータを前記バ
スに対して出力する第２出力バッファと、 前記メモリ・コントローラの前記第１出力バッファから
出力された書込みデータを受ける第２入力バッファと、 前記メモリ・セルからの前記読出しデータを前記第２出
力バッファに転送する第２出力ラインと、 前記第２入力バッファが受けた前記書込みデータを前記
メモリ・セルに転送する第２入力ラインと、 前記第２出力ライン上に配置された第２マルチプレクサ
と、 前記第２入力ラインと前記第２マルチプレクサとを繋ぐ
第２中継ラインと、 を備えることを特徴とするメモリ・システム。 - 【請求項６】 前記メモリ・コントローラが前記メモリ
に対して読出し指令を発すると、 前記メモリは、前記第２マルチプレクサが前記第２出力
ラインを選択するとともに、前記メモリ・セルから前記
読出しデータを読み出して前記第２出力ラインおよび第
２出力バッファを介して前記バスに出力し、 前記メモリ・コントローラは、前記バスを介して前記第
１入力バッファにより当該読出しデータを受けるととも
に、所定時間経過後に前記第１マルチプレクサが前記第
１中継ラインを選択することにより、前記第１入力ライ
ン、前記第１中継ライン、前記第１出力ラインおよび前
記第１出力バッファを介して前記読出しデータを前記バ
スに出力することを特徴とする請求項５に記載のメモリ
・システム。 - 【請求項７】 前記メモリ・コントローラは、前記読出
しデータを前記バスに出力した後に、当該読出しデータ
を前記バスから取り込むことを特徴とする請求項６に記
載のメモリ・システム。 - 【請求項８】 前記メモリ・コントローラが前記メモリ
に対して書込み指令を発すると、 前記メモリ・コントローラは、前記第１マルチプレクサ
が前記第１出力ラインを選択するとともに、外部から転
送された前記書込みデータを第１出力ラインおよび第１
出力バッファを介して前記バスに出力し、 前記メモリは、前記バスを介して前記第２入力バッファ
により当該書込みデータを受けるとともに、所定時間経
過後に前記第２マルチプレクサが前記第２中継ラインを
選択することにより、前記第２入力ライン、前記第２中
継ライン、前記第２出力ラインおよび前記第２出力バッ
ファを介して前記書込みデータを前記バスに出力するこ
とを特徴とする請求項５に記載のメモリ・システム。 - 【請求項９】 前記メモリは、前記書込みデータを前記
バスに出力した後に、当該書込みデータを前記バスから
取り込むことを特徴とする請求項８に記載のメモリ・シ
ステム。 - 【請求項１０】 前記メモリ・コントローラが前記メモ
リに対して読出し指令および書込み指令を連続的に発す
ると、 前記メモリは、前記第２マルチプレクサが前記第２出力
ラインを選択するとともに、前記メモリ・セルから前記
読出しデータを読み出して前記第２出力ラインおよび第
２出力バッファを介して前記バスに出力し、 前記メモリ・コントローラは、前記バスを介して前記第
１入力バッファにより当該読出しデータを受けるととも
に、所定時間経過後に前記第１マルチプレクサが前記第
１中継ラインを選択することにより、前記第１入力ライ
ン、前記第１中継ライン、前記第１出力ラインおよび前
記第１出力バッファを介して前記読出しデータを前記バ
スに出力し、 前記メモリ・コントローラは、前記第１マルチプレクサ
が前記第１出力ラインを選択するとともに、外部から転
送された当該書込みデータを第１出力ラインおよび第１
出力バッファを介して前記バスに出力し、 前記メモリは、前記バスを介して前記第２入力バッファ
により当該書込みデータを受けるとともに、所定時間経
過後に前記第２マルチプレクサが前記第２中継ラインを
選択することにより、前記第２入力ライン、前記第２中
継ライン、前記第２出力ラインおよび前記第２出力バッ
ファを介して前記書込みデータを前記バスに出力するこ
とを特徴とする請求項５に記載のメモリ・システム。 - 【請求項１１】 データ・バスへ出力データを出力する
第１のバッファと前記データ・バスから転送される入力
データを受ける第２のバッファとが前記データ・バスに
接続された入出力セルと、 前記出力データおよび前記入力データを保持するデータ
保持手段と、 前記データ保持手段に保持された前記出力データを前記
第１のバッファに転送する出力ラインと、 前記第２のバッファが受けた前記入力データを前記デー
タ保持手段に転送する入力ラインと、 前記第２のバッファを介して前記入力データを前記出力
バッファに転送する中継ラインと、 前記出力ラインおよび中継ラインにおけるデータの転送
を選択的に有効とするライン選択手段と、 を備えることを特徴とするデータ入出力回路。 - 【請求項１２】 前記入出力セルからのデータ出力の可
否を制御する出力制御信号を、前記入出力セルに向けて
出力する制御信号生成手段を備えることを特徴とする請
求項１１に記載のデータ入出力回路。 - 【請求項１３】 前記制御信号生成手段は、前記ライン
選択手段における選択を制御する選択信号を前記ライン
選択手段に向けて出力することを特徴とする請求項１２
に記載のデータ入出力回路。 - 【請求項１４】 前記制御信号生成手段が、 前記選択信号を前記ライン選択手段に向けて出力してい
る間に、 前記第２のバッファが受けた前記入力データは、前記中
継ラインおよび前記第１のバッファを経由して前記デー
タ・バスへ出力されることを特徴とする請求項１３に記
載のデータ入出力回路。 - 【請求項１５】 前記制御信号生成手段は、 前記入出力セルからのデータ出力を可能とする出力制御
信号を前記入出力セルに向けて出力し、 前記出力から所定時間経過した後に前記中継ラインを選
択する選択信号を前記ライン選択手段に向けて出力する
ことを特徴とする請求項１４に記載のデータ入出力回
路。 - 【請求項１６】 自己のデータを出力するとともに他方
から出力されるデータの入力を受ける第１のデータ入出
力回路および第２のデータ入出力回路におけるデータ入
出力方法であって、 前記第１のデータ入出力回路が自己のデータである第１
信号をバスに出力するステップと、 前記第２のデータ入出力回路が前記バスから前記第１信
号を取り込むステップと、 前記第２のデータ入出力回路が前記第１信号を前記バス
に出力するステップと、を備えたことを特徴とするデー
タ入出力方法。 - 【請求項１７】 前記第２のデータ入出力回路が前記第
１信号を前記バスに出力するステップに引き続いて、 前記第２のデータ入出力回路が自己のデータである第２
信号を前記バスに出力するステップ、を備えたことを特
徴とする請求項１６に記載のデータ入出力方法。 - 【請求項１８】 前記第２信号を前記バスに出力するス
テップに引き続いて、 前記第１のデータ入出力回路が前記バスから前記第２信
号を取り込むステップと、 前記第１のデータ入出力回路が前記第２信号を前記バス
に出力するステップと、を備えたことを特徴とする請求
項１７に記載のデータ入出力方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001223686A JP3942074B2 (ja) | 2001-07-24 | 2001-07-24 | データ入出力装置、メモリ・システム、データ入出力回路およびデータ入出力方法 |
| US10/064,496 US6961802B2 (en) | 2001-07-24 | 2002-07-22 | Data input/output device, memory system, data input/output circuit, and data input/output method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001223686A JP3942074B2 (ja) | 2001-07-24 | 2001-07-24 | データ入出力装置、メモリ・システム、データ入出力回路およびデータ入出力方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003050776A true JP2003050776A (ja) | 2003-02-21 |
| JP3942074B2 JP3942074B2 (ja) | 2007-07-11 |
Family
ID=19056975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001223686A Expired - Fee Related JP3942074B2 (ja) | 2001-07-24 | 2001-07-24 | データ入出力装置、メモリ・システム、データ入出力回路およびデータ入出力方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6961802B2 (ja) |
| JP (1) | JP3942074B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017039203A1 (ko) * | 2015-09-01 | 2017-03-09 | 주식회사 듀얼리티 | 비동기 시리얼 통신을 위한 반도체 장치 및 컨트롤러와 비동기 시리얼 통신 방법 및 시스템 |
| KR20170027017A (ko) * | 2015-09-01 | 2017-03-09 | 주식회사 듀얼리티 | 컨트롤러 및 비동기 시리얼 통신 시스템 |
| KR101723838B1 (ko) * | 2015-09-01 | 2017-04-18 | 주식회사 듀얼리티 | 반도체 장치, 컨트롤러 및 비동기 시리얼 통신 시스템 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100046276A1 (en) * | 2008-08-19 | 2010-02-25 | Qualcomm Incorporated | Systems and Methods for Handling Negative Bias Temperature Instability Stress in Memory Bitcells |
| US9208899B2 (en) * | 2010-05-05 | 2015-12-08 | Texas Instruments Incorporated | Universal test structures based SRAM on-chip parametric test module and methods of operating and testing |
| WO2015183834A1 (en) * | 2014-05-27 | 2015-12-03 | Rambus Inc. | Memory module with reduced read/write turnaround overhead |
| KR20230110443A (ko) * | 2022-01-11 | 2023-07-24 | 창신 메모리 테크놀로지즈 아이엔씨 | 신호 라인 구조, 신호 라인 구동 방법 및 신호 라인 회로 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6807609B1 (en) * | 1989-12-04 | 2004-10-19 | Hewlett-Packard Development Company, L.P. | Interleaving read and write operations on a bus and minimizing buffering on a memory module in a computer system |
| JP2812097B2 (ja) * | 1992-09-30 | 1998-10-15 | 日本電気株式会社 | 半導体記憶装置 |
| JPH07271490A (ja) * | 1994-03-31 | 1995-10-20 | Casio Comput Co Ltd | バス入出力回路 |
| US5802587A (en) * | 1995-04-25 | 1998-09-01 | Oki Data Corporation | Memory controller adapted for rapid block access operations |
| US5872471A (en) * | 1995-12-25 | 1999-02-16 | Hitachi, Ltd. | Simultaneous bidirectional transmission circuit |
| US6127849A (en) * | 1998-08-11 | 2000-10-03 | Texas Instruments Incorporated | Simultaneous bi-directional input/output (I/O) circuit |
| US6690191B2 (en) * | 2001-12-21 | 2004-02-10 | Sun Microsystems, Inc. | Bi-directional output buffer |
-
2001
- 2001-07-24 JP JP2001223686A patent/JP3942074B2/ja not_active Expired - Fee Related
-
2002
- 2002-07-22 US US10/064,496 patent/US6961802B2/en not_active Expired - Fee Related
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|---|---|---|---|---|
| WO2017039203A1 (ko) * | 2015-09-01 | 2017-03-09 | 주식회사 듀얼리티 | 비동기 시리얼 통신을 위한 반도체 장치 및 컨트롤러와 비동기 시리얼 통신 방법 및 시스템 |
| KR20170027017A (ko) * | 2015-09-01 | 2017-03-09 | 주식회사 듀얼리티 | 컨트롤러 및 비동기 시리얼 통신 시스템 |
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| KR101723838B1 (ko) * | 2015-09-01 | 2017-04-18 | 주식회사 듀얼리티 | 반도체 장치, 컨트롤러 및 비동기 시리얼 통신 시스템 |
| US10817765B2 (en) | 2015-09-01 | 2020-10-27 | Duality Inc. | Semiconductor device and controller for asynchronous serial communication, and asynchronous serial communication method and system |
Also Published As
| Publication number | Publication date |
|---|---|
| US6961802B2 (en) | 2005-11-01 |
| US20030023788A1 (en) | 2003-01-30 |
| JP3942074B2 (ja) | 2007-07-11 |
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