JPH04192192A - マルチポートメモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、少なくとも２つ以上のアクセスポートを存す
るマルチポートメモリ制御回路に関し、特に２つ以上の
ポートからの共有メモリに対するアドレス選択か同一と
なった場合において、その競合アドレスを先に選択した
アクセスポート側に処理動作の優先権を与えることを実
現したマルチポートメモリ制御回路に関するものである
。

〔従来の技術］ 情報処理システムの高機能・高性能化にともない、シス
テム全体に要求される機能を機能分散方式を採り入れた
マルチプロセッサシステムにより実現する傾向が高まっ
ている。これは、１つのシステム内に複数のマイクロプ
ロセッサ（以下、ＭＰＵと称す）を取り込み、それぞれ
のＭＰＵ毎にサブシステムを形成しンステムの稼動率を
向上させるものである。これにともない各ＭＰＵ間の情
報伝達の為の前記マルチポートメモリの需要か高まって
いる。

第５図はマルチポートメモリで最も一般的な２ボ一トＲ
ＡＭの概略構成図であり、共有メモリ（１工）に対し、
Ａ、Ｂ２つのポートからそれぞれアクセス可能な様に構
成されている。

具体的には、アドレスバッファ　（１３／）、行デコー
ダ（１４）、列デコーダ（１５）、Ｉ１０バッファ（１
２）て構成したＡポートブロック（記号Ａを付加）とア
ドレスバッファ（１７）、行デコーダ（１８）、列デコ
ーダ（１９）、Ｉ１０バッファ（１６）て構成したＢポ
ートブロック（記号Ｂを付加）を介して、各々独立して
共有メモリ（１１）をアクセスできる構成になっている
。

次に動作について説明する。Ａ、Ｂアクセスポートは第
６図に示す様にそれぞれ独立したパスラインＡ、Ｂを有
し、それを介して個々に対応するＭ　Ｐ　Ｕ　（６１）
、　（６２’）に接続され、該対応Ｍ　Ｐ　Ｕ　（６１
）。

（６２）からの命令に応動して共有メモリ（６３）に対
してアクセスを行なうこととなる。この場合、Ａ。

Ｂポートに接続されたＭ　Ｐ　Ｕ　Ａ（６１）、Ｍ　Ｐ
　ＵＢ　（６２）はそれぞれ独立・非同期に共有メモリ
（６３）のアドレスを任意に選択し、各ポートから該選
択アドレスに対してデータの読み出し及びデータの書き
込みか行なわれる。

〔発明が解決しようとする課題〕

以下、代表的な２ポートメモリを例にとり詳細を述べる
。従来のマルチポートメモリは、前述のように各々のＭ
ＰＵから各アクセスポートを介して独立・非同期にアク
セス可能なため、両ポートからのアドレス設定により、
共有メモリの同一番地が競合選択される可能性かあり、
この場合両ポートからのアクセスモードの設定により下
記４通りの基本動作か考えられ、モード設定の組合せに
より問題を生じた。

（１）　Ａポート−読み出し　Ｂポート−読み出しく２
）Ａポート−読み出し　Ｂポート−書き込み（３）Ａポ
ート−書き込み　Ｂポート−読み出しく４）Ａポート−
書き込み　Ｂポート−書き込みすなわち、（１）で両ポ
ートが読み出しモードで動作している場合は双方に正し
いデータか読み出され特に問題は生じない。しかし、（
２）、　（３）のように−方のポートが書き込みモード
で他方のポートが読み出しモードで動作した場合には、
書込みは正しく行われるが逆ポートて読み出し動作中の
読出しデータが同一サイクル期間中において変化する可
能性が生じ問題となる。（データの読出し時点によって
書込み動作以前のデータを読出す場合、書込み動作以後
のデータを読み出す場合、更にちょうと書込み動作中の
不安定なデータを読み出すことか考えられる。）又、（
４）の様に両ポートか書込み動作の場合には互いに逆デ
ータを書き込んでメモリ内容か不確定となる可能性が生
ずるという動作上の問題点かあった。

また、共有メモリの同一アドレスか競合選択された場合
のアクセスポート調整用としての周辺回路、　Ｇ／Ａか
チップ外部に付加される必要かあった。

上記問題点を解決するためには少なくとも２つのポート
から共有メモリの同一アドレスが選択された場合のみ一
方のポートからのアクセスを可能とし、他方のポートか
らのアクセス受付けはアクセス可能ポートの処理動作か
終了するまで保留させることて解決てきると考えられる
。（この場合、アクセス保留ポート側のＭＰＵへ動作保
留であることを知らせるＢｕｓｙ出力が必要となる。）
本発明は簡易な回路構成により、上記の様に少なくとも
２つのポートからの共有メモリへのアドレス選択が同一
となった時のみ、Ａ、８両アクセスポートのどちらが先
に確定したかを判断し、常に先着側ポートへポートアク
セスの優先権を与えると共に、後着側ポートに対しては
該アドレスに対する先着側ポートての処理動作が終了す
るまで該アクセス動作を保留させ、ＭＰＵ側に対しても
動作保留状態を知らせるＢｕｓｙ出力を発生させるマル
チポートメモリ制御回路を得ることを目的とする。

又、少なくとも２つのアクセスポートから全く開時に同
一アドレスを選択した場合にも、一方のポートのみアク
セスを受付け、他方のポートに対してはＢｕｓｙ出力を
発生させＭＰＵからのアクセスを無効とするマルチポー
トメモリ制御回路を得ることを目的とする。

〔課題を解決するための手段〕

本発明に係るマルチポートメモリ制御回路は、少なくと
も２つのポートから入力されるアドレス信号のお互いの
一致を検出するアドレス一致検出回路と、各々のポート
から入力されるアドレス信号の変化を検出するアドレス
入力変化検出回路を備え、更に、各アドレス一致検出回
路の一致判定信号出力時に限り、各アドレス変化検出回
路の出力信号に基づいてどちらのポートか後着ポートか
を判定し状態を保持する優先ポート判定回路を備え、上
記アドレス一致検出回路のイネーブル信号出力期間中、
優先ポート判定回路の判定信号か、ＭＰＵ等の外部制御
回路に出力されることを実現したマルチポートメモリ制
御回路である。

さらに、本発明に係るマルチポートメモリ制御回路は、
２つのアクセスポートへのアドレス入力か全く同時に確
定した場合にもどちらか一方のポートへ優先権を与える
調停機能を優先ポート回路内に内蔵させたマルチポート
メモリ制御回路である。

〔作　用〕

この発明におけるマルチポートメモリ制御回路は、各々
のポートから入力されるアドレスの一致を検出するアド
レス一致検出回路が優先ポート判定回路に対し、アクテ
ィブ信号を出力した時のみ、各々のポートに設けたアド
レス変化検出回路のパルス出力信号を基にして優先ポー
ト判定回路か動作する。優先ポート判定回路は、後着ポ
ートかとちらかを判定し、状態を保持しなから判定結果
とは逆のポートの外部制御回路へＢｕｓｙ信号“Ｌ”を
出力する。

この際、π五信号“Ｌ”出力は、先着ポート側からの同
一アドレスに対するアクセスか終了するまて（該アドレ
ス一致検出回路の一致信号かアクティブ解除になるまで
）保留状態となる。

また、本発明におけるマルチポートメモリ制御回路は、
各ポートからのアドレス設定か全く同時に設定された場
合を考慮し、優先ポート判定回路内部にてどちらか一方
のポートにアクセス処理の優先権を与えることかできる
。（本発明てはＡポート優先の場合で説明する）よって
ＭＰＵ等の外部制御回路からのアクセス要求に所定ポー
トの動作を確実に行わせる為の時間差（プライオリティ
セットアツプタイム）を考慮するわずられしさを省略で
き、完全に両ポートを非同期にて動作可能となる。

〔実施例〕

以下、この発明を図に基づいて説明する。

第１図は本発明の一実施例によるマルチポートメモリ制
卸回路を示す全体構成図である。すなわち、マルチポー
トメモリ回路で最も一般的な２ボ一トメモリ回路の構成
図であり、Ａ、Ｂ両ポートからの共有メモリセル（１１
）に対するアドレス選択が一致した場合のみに機能し、
前記問題点を解決するために設けられたアドレス競合選
択時の調整回路（２０）が付加されている。

第２図は第１図におけるアドレス競合時の調整回路構成
を示す概略ブロック図であり、図において、（２１）は
Ａ、Ｂ両ポートに入力されるアドレス信号の一致を検出
するアドレス一致検出回路、（２２）、　（２３）はＡ
、Ｂポートに入力されるアドレス信号の変化を検出する
アドレス変化検出回路、（２４）はアドレス変化検出回
路（２２）、　（２３）に基づいて後着ポート側を判定
し、判定情報をアドレス一致検出回路（２１）のアクテ
ィブ信号出力に基づいて外部制御回路に伝達する優先ポ
ート判定回路である。

第３図は第２図に示したアドレス競合調整回路の具体的
構成例を示す回路図であり、図において、（３１）はア
ドレス一致検出回路、（３２）はＡポート・（３３）は
Ｂポートアドレス変化検出回路、（３４）は優先ポート
判定回路である。

次に、第３図のアドレス競合選択時の調整回路例におけ
る動作について説明する。

アドレス一致検出回路（３１）はＡ、Ｂ両ポートからの
アドレス入力Ａ。Ａ−Ａ　ｃＡ及びＡ。、〜Ａ１とを各
々アドレス毎に比較し、その全てが一致した場合に限り
、ＮＯＲゲート（３１１）の出力には“Ｈ”レベルが出
力される。

一方、Ａポートアドレス変化検出回路（３２）、Ｂポー
トアドレス変化検出回路（３３）は、アドレス入力Ａ。

−Ａ、が一つでも変化すると各入力毎に設けられたＤｅ
ｌａｙ素子のＤｅｌａｙ時間分の“Ｌルーベルパルスが
ＮＯＲゲート（３２１）、　（３３１）より出力される
。

優先ポート判定回路（３４）は、アドレス一致検出回路
（３１）の出力■が“Ｈ”になるとデータ入力制部用Ｎ
ＯＲゲート（３４１）、　（３４２）をイネーブル状態
に設定し、その際のＮＯＲゲート（３３１）、　（３２
１）の設定状態をＤタイプフリップフロップ（３４４’
）。

（３４５）のデータ入力として入力する。そして、入力
されたデータをＡポート側のフリップフロップ（３４４
）はＡポートアドレス入力変化検出回路（３２）の出力
をＣＬＫとして入力し、逆にＢポート側のフリップフロ
ップ（３４５）はＢポートアドレス入力変化検出回路（
３３）の出力をＣＬＫとして入力しそれぞれのＣＬＫの
立上りエツジによりフリップフロップ内に保持させる。

この際のフリップフロップ（３４４）、　（３４５）の
出力■、■にはアドレス入力が後着した方のポートのみ
“Ｈ”の信号が出力され、“Ｈ”の出力されたポートの
π「信号が“Ｌ”に設定される。（後着側ポートの■「
ｉ−出力は“Ｌ”に設定され、先着側ポートのＢｕｓｙ
−出力は“Ｈ”のまま） 更に、上述Ａ、Ｂポートのアドレス選択が一致する形態
として第１に該アドレスをＡポートか先に選択している
場合（第４図ｔ１の期間）、第２に該アドレスをＢポー
トが先に選択している場合（第４図ｔ２の期間）、第３
に該アドレスをＡ、　　Ｂポートから全く同時に選択し
た場合（第４図ｔ３の期間）か考えられる。この時第３
図に示す回路例によれば、第１のＡポート先着の場合（
ｔｌ）にはアドレス−数刻間中ＢｕｓｙＢに“Ｌ”出力
が検出され、第２のＢポート先着の場合（ｔ２）にはア
ドレス−数刻間中、ＢｕｓｙＡに“Ｌ”出力が検出され
、第３のＡ、Ｂポート同時選択の場合（ｔ、）には、本
回路例ではＢｕｓｙＢへ“Ｌ”出力か検出される。

これにより、Ａ、Ｂポートからのアドレスか競合選択し
た場合に限り、各ポートに接続されたＭＰＵは一π出力
に“Ｌ”信号が出力されたポートからのアクセス要求を
保留にし、Ｂｕｓｙ出力に“Ｈ”が出力されたポートか
らのアクセスのみを受付ける。π百出力が“Ｌ″に設定
されたポートのアクセスは、先着ポート側の当該アドレ
スへのアクセスが完了した時点で−「ｉ■出力がＨ”に
解除され再開される。

なお、上記実施例では、Ａ、８両ポートからのアドレス
選択が全く同時に行なわれた場合Ａポートからの処理を
優先させる（ＢｕｓｙＢに“Ｌ”信号を出力する）よう
に設定しているか、これとは逆にＢポートからの処理を
優先させることも容易な回路変更により実現できる。さ
らに、上記実施例は、２ポ一トＲＡＭを代表例として説
明したが、同様の考えを２ボ一ト以上のマルチポートメ
モリに適用し、上述したアドレス競合選択時の先着ポー
ト優先処理を行なうことも可能である。

〔発明の効果〕

以上のように、本発明によれば、アドレス−数構出手段
とアドレス変化検出手段及び優先ポート判定手段を第３
図に示す様な比較的簡単な回路構成により実現でき、各
アクセスポートからの同一アドレス競合選択時において
、先にアドレス指定を行なったアクセスポートからのア
クセスを優先処理する効果がある。従ってマルチポート
メモリ内の共有メモリを複数のＭＰＵ等の制御ユニット
が独立に使用可能となる。結果としてマルチポートメモ
リは効率良く複数の制御ユニットによって使用されるた
め、マルチポートメモリを用いるマルチプロセッサシス
テムの稼動率が向上される。

また、比較的簡単な回路構成によりマルチポートメモリ
へのアクセスを制御できるため、この制御回路部をマル
チポートメモリと同一チップ上に設けることも可能とな
り部品件数の削減、基板コストの軽減となる。

また、各アクセスポートに入力されるアドレス信号の変
化検出か各ポートに対し同等の重み付けにて、アドレス
指定のタイミング差のみによって判定されるため、ＭＰ
Ｕ等の外部制御回路側からのアクセスに予め時間差（プ
ライオリティセットアツプタイム）を設ける煩わしさも
省略され、ソフト開発も軽減される効果かある。

【図面の簡単な説明】

第１図は本発明の一実施例によるマルチポートメモリ制
御回路を示す全体構成図、第２図は第２図におけるアド
レス競合時の調整回路構成を示す概略ブロック図、第３
図は第２図で示したアドレス競合調整回路の具体的構成
例を示す回路図、第４図は第３図に示した回路の動作を
説明するためのタイミングチャート図、第５図は従来の
２ボ一トメモリ回路の全体構成図、第６図はマルチポー
ト方式によるマルチプロセッサシステムの概念構成図で
ある。 なお、図中、同一符号は同一、又は相当部分を示す。 代　　理　　人　　　大　　岩　　増　　雄ｍ″＋−、
−Ｌトーービ く〈−Ｌドニーイ トノへミ　　　　ら−へ。　　　　数″３２（＜＜＜ ＾へ の　ロ

Claims (1)

【特許請求の範囲】
1. 　少なくとも２つ以上のアクセスポートを有し、その各
   々のアクセスポートより共有メモリをアクセスすること
   のできるマルチポートメモリにおいて、それぞれのアク
   セスポートに入力されるアドレス信号の一致を検出する
   アドレス一致検出回路と、各アクセスポートに入力され
   るアドレス信号の変化を検出するアドレス変化検出回路
   を各ポート毎に備え、かつ該アドレス一致検出回路の信
   号出力時に限り、各アドレス変化検出回路の出力信号に
   基づいて動作する優先ポート判定回路を備え、該アドレ
   ス一致検出回路の信号出力時に優先ポート判定回路の判
   定信号が外部回路に出力されることを特徴とするマルチ
   ポートメモリ制御回路。