JP2016201100A - デュアルポートメモリシステムの接近制御方法 - Google Patents

デュアルポートメモリシステムの接近制御方法 Download PDF

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Abstract

【課題】デュアルポートメモリシステムの接近制御方法を提供する。【解決手段】第１プロセッサからデュアルポートメモリにアクセスが要請されるステップと、デュアルポートメモリから第１プロセッサにアクセス要請に応じる結果信号が送信されるステップとを含み、結果信号は、アクセス成功を知らせる第１結果信号、アクセス失敗を知らせる第２結果信号及びアクセスホールドを知らせる第３結果信号を含む。【選択図】図３

Description

実施の形態は、デュアルポートメモリシステムに関し、特にデュアルポートメモリシステムの接近制御方法に関する。
最近、携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）などのような移動通信端末機は、無線通信機能以外にデジタルカメラ、画像通信、マルチメディア再生などの多様な付加サービス機能を揃えている。
移動通信端末機は、無線通信及び多様な付加サービス機能を処理するために、ベースバンドプロセッサ（ｂａｓｅｂａｎｄ ｐｒｏｃｅｓｓｏｒ）、アプリケーションプロセッサ（ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ）などのような少なくとも一つ以上のプロセッサを具備し、各プロセッサのデータ処理速度及びメモリの実装面積を減らすために、デュアルポートメモリ（ｄｕａｌ ｐｏｒｔ ｍｅｍｏｒｙ）を使用する。
すなわち、二つのプロセッサがデュアルポートメモリを使用するようになると、各プロセッサが自身のポートを使用してメモリセルアレイに接近してデータを読み書くことができるから、二つのプロセッサが各々互いに異なるメモリに接続されて、ホストプロセッサ間インタフェース（Ｈｏｓｔ Ｐｏｒｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ：ＨＰＩ）を介して処理データをやり取りする場合よりデータの送信及び処理速度がより速く、これによってシステムの全体的な性能が向上する。
図１は、従来の技術にかかるデュアルポートメモリシステムの構成を示した図で、図２は、図１のデュアルポートメモリシステムのアクセスタイミング図である。
図１に示すように、デュアルポートメモリシステムは、デュアルポートメモリ１、第１プロセッサ２及び第２プロセッサ３を備える。
デュアルポートメモリ１は、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）でありうる。
ここで、デュアルポートメモリ１が移動通信端末機に採用される場合に、第１プロセッサ２は、ベースバンド（ｂａｓｅｂａｎｄ）プロセッサとして動作し、第２プロセッサ３は、アプリケーション（ａｐｐｌｉｃａｔｉｏｎ）プロセッサとして動作できる。
移動通信端末機でのベースバンドプロセッサは、通信機能を行うだけでなく、特定機能（例えば、マルチメディア再生、カメラ機能等）を行うためのアプリケーションプロセッサの動作を制御する。また、ベースバンドプロセッサは、移動通信端末機に備えられた付加装置（例えば、ディスプレイ部、外装型格納装置等）の動作を制御することもできる。
第１プロセッサ２は、第１外部バスインタフェース（Ｅｘｔｅｒｎａｌ ＢＵＳ Ｉｎｔｅｒｆａｃｅ）（図示せず）を介してデュアルポートメモリ１に対しデータを読み書き、第２プロセッサ３は、第２外部バスインタフェース（図示せず）を介してデュアルポートメモリ１に対してデータを読み書く。
第１プロセッサ２及び第２プロセッサ３は、それぞれクロック（ＣＬＫ）信号、チップ選択（ＣＳ）信号、アドレス（Ａｄｄｒｅｓｓ）信号、データ（ｄａｔａ）信号、書き込み（ＷＲ）信号及びアクセス要請結果信号（例えば、Ｂｕｓｙ）をデュアルポートメモリ１とやり取りする。
このとき、第１プロセッサ２及び第２プロセッサ３は、デュアルポートメモリ１にアクセスしようとする場合、デュアルポートメモリ１にアクセスを要請する。
ここで、デュアルポートメモリ１は、第１プロセッサ２または第２プロセッサ３からアクセス要請がある場合、現在他のプロセッサのアクセス有無を判断し、アクセス有無に応じてアクセス要請結果信号を出力する。
すなわち、デュアルポートメモリ１は、現在他のプロセッサが既にアクセスをしていると、アクセス要請結果信号としてビジー（ｂｕｓｙ）信号を出力して、アクセスを要請したプロセッサにアクセス失敗を知らせる。このとき、ビジー信号は、アクティブロー形態を有し、それに応じて上記のようにアクセス失敗を知らせようとする場合には、図２に示すようにアクセス要請結果信号としてロー（ＬＯＷ）信号を出力する。
また、デュアルポートメモリ１は、現在他のプロセッサがアクセスしていない場合、アクセスを要請したプロセッサのアクセスを許容する。
前記のような従来の技術にかかるデュアルポートメモリ１への接近方法は、第１プロセッサ２がデュアルポートメモリ１にアクセスしようとする時点に第２プロセッサ３が既にデュアルポートメモリ１にアクセスしていると、デュアルポートメモリ１は、ビジー信号を第１プロセッサ２に出力してアクセス失敗を第１プロセッサ２に知らせる。
しかしながら、上記のように従来の技術にかかる接近方法によれば、デュアルポートメモリへのアクセス失敗時にアプリケーションレベル（ａｐｐｌｉｃａｔｉｏｎ ｌｅｖｅｌ）でアクセス失敗を知らせるビジー信号を確認し、それに応じて後にデュアルポートメモリ１にアクセスを再度要請しなければならないので、アクセスを再び試みるまで、多くの時間がかかるという問題点がある。
実施の形態では、新しい方式のデュアルポートメモリシステムの接近方法を提供する。
また、実施の形態では、タイムアウト機能とホールド機能とを追加して、アクセス再試み時間を画期的に減らしながら最適化したアクセスが可能なようにしたデュアルポートメモリシステムの接近方法を提供する。
提案される実施の形態において達成しようとする技術的課題は、以上で言及した技術的課題に制限されず、言及していないさらに他の技術的課題は、以下の記載において提案される実施の形態の属する技術分野における通常の知識を有するものにとって明確に理解されるはずである。
実施の形態にかかるデュアルポートメモリシステムの接近制御方法は、第１プロセッサからデュアルポートメモリにアクセスが要請されるステップと、前記デュアルポートメモリから前記第１プロセッサに前記アクセス要請に応じる結果信号が送信されるステップとを含み、前記結果信号は、アクセス成功を知らせる第１結果信号、アクセス失敗を知らせる第２結果信号及びアクセスホールドを知らせる第３結果信号を含む。
また、前記結果信号が送信されるステップは、第２プロセッサのアクセス状態を確認するステップと、前記第２プロセッサがアクセス中でないと、前記第１プロセッサに前記第１結果信号を送信するステップと、前記第２プロセッサがアクセス中であると、予め設定された許容時間が経過したかどうかを確認するステップと、前記予め設定された許容時間が経過した場合、前記第１プロセッサに前記第２結果信号を送信するステップと、前記予め設定された許容時間が経過していない場合、前記第１プロセッサに前記第３結果信号を送信するステップとを含む。
また、前記デュアルポートメモリは、前記第１プロセッサに第３結果信号を送信した場合、前記第２プロセッサのアクセスが終了したかどうかを確認し、前記アクセスが終了したかどうかに応じて前記第１プロセッサに前記結果信号を再送信する。
また、前記デュアルポートメモリは、前記許容時間の経過以前に前記第２プロセッサのアクセスが終了した場合、前記第１プロセッサに前記第１結果信号を再送信する。
また、前記第１プロセッサは、前記第３結果信号が受信されると、予め設定された許容時間の経過前まで前記デュアルポートメモリから再送信される結果信号を受信するために待機する。
また、前記第１プロセッサは、前記第３結果信号が受信され、前記予め設定された許容時間が経過した場合、前記受信された第３結果信号を前記第２結果信号に対応するアクセス失敗として認識する。
また、前記第１ないし第３結果信号は、前記デュアルポートメモリから第１プロセッサに送信される第１信号及び第２信号のハイ及びロー状態により決定される。
一方、実施の形態いかかるデュアルポートメモリシステムの接近制御方法は、第１プロセッサからデュアルポートメモリにアクセスが要請されるステップと、前記デュアルポートメモリにおいて第２プロセッサのアクセス状態が確認されるステップと、前記第２プロセッサがアクセス中でないと、前記第１プロセッサのアクセスを許容するステップと、前記第２プロセッサがアクセス中であると、前記デュアルポートメモリから前記第１プロセッサにアクセス拒否を知らせるビジー信号が送信されるステップとを含み、前記ビジー信号は、予め設定された第１許容時間を基準に、前記第１許容時間が経過するまではアクセス待機を知らせる信号として使用され、前記第１許容時間が経過した後にはアクセス失敗を知らせる信号として使用される。
また、前記デュアルポートメモリは、前記第１プロセッサに送信したビジー信号がアクセス待機を知らせる信号である場合、前記第２プロセッサのアクセスが終了したかどうかを確認し、前記第２プロセッサのアクセスが終了した場合、前記第１プロセッサのアクセスを許容し、前記第２プロセッサのアクセスが終了していない場合、前記第１許容時間が経過したかどうかに応じるビジー信号を再送信する。
また、前記第１プロセッサは、前記アクセス待機を知らせるビジー信号が受信されると、予め設定された第２許容時間が経過するまで前記デュアルポートメモリから再送信されるアクセス結果信号を受信するために待機する。
本発明にかかる実施の形態によれば、デュアルポートインタフェースロジックによってハードウェアによるホールド機能が追加されることによって、アプリケーションによるアクセス再試み過程を省略できるから、アクセス再試み時間を画期的に減らしながら最適化した制御が可能である。
従来の技術にかかるデュアルポートメモリシステムの構成を示した図である。 図１のデュアルポートメモリシステムのアクセスタイミング図である。 本発明の第１の実施の形態にかかるデュアルポートメモリシステムの構成を示した図である。 実施の形態にかかるデュアルポートメモリシステムの状態別アクセスタイミング図である。 実施の形態にかかるデュアルポートメモリシステムの状態別アクセスタイミング図である。 実施の形態にかかるデュアルポートメモリシステムの状態別アクセスタイミング図である。 本発明の第１の実施の形態にかかるデュアルポートメモリシステムにおけるプロセッサの動作をステップ別に説明するためのフローチャートである。 本発明の第１の実施の形態にかかるデュアルポートメモリシステムにおけるデュアルポートメモリ１１０の動作をステップ別に説明するためのフローチャートである。 本発明の第２の実施の形態にかかるデュアルポートメモリシステムの構成を示した図である。 本発明の第２の実施の形態にかかるデュアルポートメモリシステムにおけるプロセッサの動作をステップ別に説明するためのフローチャートである。 本発明の第２の実施の形態にかかるデュアルポートメモリシステムにおけるデュアルポートメモリ２１０の動作をステップ別に説明するためのフローチャートである。
図３は、本発明の第１の実施の形態にかかるデュアルポートメモリシステムの構成を示した図で、図４ないし図６は、実施の形態にかかるデュアルポートメモリシステムの状態別アクセスタイミング図である。
図３に示すように、デュアルポートメモリシステムは、デュアルポートメモリ１１０、第１プロセッサ１２０及び第２プロセッサ１３０を備える。
第１プロセッサ１２０は、第１ポート（図示せず）を介してデュアルポートメモリ１１０にアクセスし、第２プロセッサ１３０は、第２ポート（図示せず）を介してデュアルポートメモリ１１０にアクセスする。
第１プロセッサ１２０は、例えば、移動通信端末機のベースバンドプロセッサから構成されることができる。
第２プロセッサ１３０は、例えば、移動通信端末機のアプリケーションプロセッサになることができる。
デュアルポートメモリ１１０は、第１ポートを介して第１プロセッサ１２０に接続され、第２ポートを介して第２プロセッサ１３０に接続される。
また、デュアルポートメモリ１１０は、メモリインタフェース（図示せず）と、メモリ領域（図示せず）とを備えることができる。
メモリインタフェースは、各々ＳＤＲＡＭまたはＰＳＲＡＭインタフェースから構成されることができ、各々のインタフェースに相応する命令デコーダ、ローデコーダ、カラムデコーダ及び入出力バッファなどを備えることができる。
各々のメモリインタフェースは、各々対応するポートを介して、アドレス、制御信号、クロック及びデータを受け取り、アドレスをローアドレスとカラムアドレスでデコードして、読み出しまたは書き込み動作を行うメモリ領域を決定し、所定のメモリ領域に対する読み出し、書き込み及びリフレッシュなどの動作タイミングに応じて、データを所定のメモリ領域から読み出すか、または所定のメモリ領域に記録する。
デュアルポートメモリ１１０は、専用メモリ領域と共用メモリ領域とに区分されることができる。専用メモリ領域は、第１プロセッサ１２０及び第２プロセッサ１３０が第１ポート及び第２ポートを介してアクセスできるメモリ領域であって、第１プロセッサ１２０及び第２プロセッサ１３０のアクセス衝突を防止するために、排他的なアクセスが保障されるようにする。
共用メモリ領域は、第１プロセッサ１２０及び第２プロセッサ１３０が共通にアクセスして、データを読み出すか、または記録できる領域である。
前記のようなメモリ領域は、各々ＤＲＡＭの単位メモリセル構造を有することができ、所定バンク（ｂａｎｋ）単位から構成されることができる。または、一つのバンク内において所定の大きさを有するブロック（ｂｌｏｃｋ）単位で各々のメモリ領域が構成されることもできる。
デュアルポートメモリ１１０の第１メモリインタフェース（図示せず）は、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）メモリインタフェースから構成されることができる。これにより、デュアルポートメモリ１１０の第１メモリインタフェースは、第１ポートを介して第１プロセッサ１２０からアドレス（Ａｄｄｒｅｓｓ）、制御信号（Ｃｏｎｔｒｏｌ ｓｉｇｎａｌ）、クロック（ＣＬＫ）及びデータ（ｄａｔａ）をそれぞれ受け取り、それに応じてアドレスをローアドレスとカラムアドレスでデコードした後、デコードされたアドレスに基づいてメモリ領域の読み出し、書き込み及びリフレッシュなどの動作タイミングに応じて、データをメモリ領域から読み出すか、または記録する。
このために、第１メモリインタフェースは、一般的なＳＤＲＡＭにおいて使用される命令デコーダ（Ｃｏｍｍａｎｄ ｄｅｃｏｄｅｒ）（図示せず）、ローデコーダ（Ｒｏｗ ｄｅｃｏｄｅｒ）（図示せず）、カラムデコーダ（Ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）（図示せず）及び入出力バッファ（図示せず）などを備えることができる。
また、デュアルポートメモリ１１０の第２メモリインタフェース（図示せず）は、ＳＤＲＡＭメモリインタフェースから構成され、第２を介して第２プロセッサ１３０に接続され、第２プロセッサ１３０からアドレス（Ａｄｄｒｅｓｓ）、制御信号（Ｃｏｎｔｒｏｌ ｓｉｇｎａｌ）、クロック（Ｃｌｏｃｋ）及びデータ（Ｄａｔａ）を受け取る。
また、デュアルポートメモリ１１０の第２メモリインタフェースは、受け取ったアドレス（ａｄｄｒｅｓｓ）をローアドレスとカラムアドレスでデコードした後、デコードされたアドレスに基づいてメモリ領域の読み出し、書き込み及びリフレッシュなどの動作タイミングに応じて、データをメモリ領域から読み出すか、または記録する。
このために、第２メモリインタフェースは、一般的なＳＤＲＡＭインタフェースにおいて使用される命令デコーダ（図示せず）、ローデコーダ（図示せず）、カラムデコーダ（図示せず）及び入出力バッファ（図示せず）などを備えることができる。
一方、デュアルポートメモリ１１０は、第１プロセッサ１２０や第２プロセッサ１３０を介してアクセス要請がある場合、現在他のプロセッサを介してデュアルポートメモリ１１０のメモリ領域が使用されているかどうかを確認する。
一方、デュアルポートメモリ１１０は、メモリ領域の使用有無に応じて、アクセスを要請したプロセッサにアクセス要請に応じるアクセス結果信号を出力する。
このとき、デュアルポートメモリ１１０は、アクセス要請に応じるアクセス結果信号を第１結果信号、第２結果信号及び第３結果信号を区分し、それによりこのうち、いずれか一つの結果信号をアクセス要請に応じる結果信号として出力する。
第１結果信号は、アクセス成功を知らせる信号で、第２結果信号は、アクセス失敗を知らせる信号であり、第３結果信号は、アクセスホールドを知らせる信号である。
このとき、一般に、デュアルポートメモリ１１０は、一つの信号ラインを介してハイ信号またはロー信号を出力して、結果信号を出力した。言い換えれば、アクセス結果信号は、ローアクティブ形態の信号でありうる。これにより、信号がローであると、アクセス失敗を知らせる信号として使用され、信号がハイであると、アクセス成功を知らせる信号として使用された。
しかしながら、本発明の第１の実施の形態では、２個の信号ラインを介してアクセス結果信号を出力して、２個の信号の組み合わせによりアクセス成功、アクセス失敗及びアクセスホールド信号がそれぞれ出力されることができるようにする。
このとき、アクセスホールド信号は、予め設定された許容時間により決定される。
このために、デュアルポートメモリ１１０には、第３タイマー１１５が備えられる。
第３タイマー１１５は、予め設定された許容時間に応じて、第１結果信号、第２結果信号及び第３結果信号のうちいずれか一つの結果信号をアクセスを要請したプロセッサに出力する。
以下、アクセスを要請したプロセッサを第１プロセッサとして説明する。しかしながら、これは一実施の形態に過ぎず、第１プロセッサで行う動作が第２プロセッサでも同様に行われることができる。
第１プロセッサ１２０は、アクセスが必要であることに応じて、デュアルポートメモリ１１０にアクセス要請信号を送信する。
デュアルポートメモリ１１０は、アクセス要請信号に応じて現在第２プロセッサ１３０がアクセス中であるかどうかを判断する。
また、デュアルポートメモリ１１０は、第２プロセッサ１３０のアクセスがなされない状態であると、第１プロセッサ１２０にアクセス成功を知らせる第１結果信号を出力する。
一方、デュアルポートメモリ１１０は、第２プロセッサ１３０のアクセスがなされた状態であると、第３タイマー１１５を介して第１プロセッサ１２０からアクセスが要請された時点から予め設定された許容時間が経過したかどうかを確認し、許容時間が経過したかどうかに応じてアクセス失敗を知らせる第２結果信号またはアクセスホールドを知らせる第３結果信号を出力する。
すなわち、デュアルポートメモリ１１０は、第１プロセッサ１２０からアクセスが要請された時点から予め設定された許容時間が経過された場合、第１プロセッサ１２０にアクセス失敗を知らせる第２結果信号を出力し、それに応じて後に再度アクセスを要請するようにする。
また、デュアルポートメモリ１１０は、第１プロセッサ１２０からアクセスが要請された時点から予め設定された許容時間が経過されない場合、第１プロセッサ１２０にアクセスホールドを知らせる第３結果信号を出力する。
アクセスホールドは、デュアルポートメモリ１１０と第１プロセッサ１２０との間の接続が切れない状態で、アクセス要請が要請時間の間に維持されうるようにするためである。
また、デュアルポートメモリ１１０は、第３結果信号を出力した状態で、要請時間が経過するまでは、第２プロセッサ１３０のアクセスが終了したかどうかを確認し、第２プロセッサ１３０のアクセスが終了した場合、第１プロセッサ１２０にアクセス成功を知らせる第１結果信号を出力する。
これにより、本実施の形態では、前記のようなアクセスホールド機能を追加して、予め設定された許容時間の間には、アクセスを要請した状態が維持し続けることができるようにして、追加的なアクセス要請を試みる不便さを解消させる。
一方、結果信号は、ＡＣＫ信号と、ＮＡＫ信号の状態により決定される。
図４に示すように、ＡＣＫ信号はロー状態にあり、ＮＡＫ信号は、ハイ状態にあることが分かる。このとき、ＡＣＫ信号とＮＡＫ信号とは、アクティブロー形態を有することができる。
これにより、図４の信号は、ＡＣＫ信号がアクティブになっていることを知らせることであり、これは、アクセス要請に応じる肯定を表すアクセス成功を知らせる信号として使用される。
また、図５を参照すれば、ＡＣＫ信号は、ハイ状態にあり、ＮＡＫ信号は、ロー状態にあることが分かる。
これにより、図５の信号は、ＮＡＫ信号がアクティブになっていることを知らせることであり、これは、アクセス要請に応じる否定を表すアクセス失敗を知らせる信号として使用される。
また、図６を参照すれば、ＡＣＫ信号とＮＡＫ信号は両方ともロー状態にあることが分かる。これにより、図６の信号は、ＡＣＫ信号とＮＡＫ信号の両方がアクティブになっていることを知らせることであり、これはアクセス要請に応じる肯定及び否定を全部表すアクセスホールド信号として使用される。
一方、第１プロセッサ１２０は、デュアルポートメモリ１１０から送信される結果信号を受信する、そして、結果信号が第１結果信号であると、第１プロセッサ１２０は、デュアルポートメモリ１１０に正常にアクセスして、データ読み出しまたは書き込み動作を行う。
また、第１プロセッサ１２０は、デュアルポートメモリ１１０から送信される結果信号が第２結果信号であると、現在デュアルポートメモリ１１０にアクセスできないことを認識し、それに応じて後にアクセスを再び試みる。
また、第１プロセッサ１２０は、デュアルポートメモリ１１０から送信される結果信号が第３結果信号であると、第３結果信号は、アクセス失敗またはアクセスホールド信号として認識する。
言い換えれば、第１プロセッサ１２０は、第３結果信号が受信されると、アクセスを要請した時点から予め設定された許容時間が経過したかどうかを判断する。
また、第１プロセッサ１２０は、予め設定された許容時間が経過した場合、第３結果信号をアクセス失敗信号として認識する。
また、第１プロセッサ１２０は、予め設定された許容時間が経過していない場合、第３結果信号をアクセスホールド信号として認識し、それに応じてデュアルポートメモリ１１０から再送信された結果信号を受信するために待機する。
言い換えれば、第１プロセッサ１２０は、アクセス要請に応じてアクセスが不可な場合、予め設定された許容時間までは待機してアクセス結果が変更される状況に備える。
言い換えれば、第１プロセッサ１２０においてアクセスが要請された時点には、第２プロセッサ１３０のアクセスにより第１プロセッサ１２０のアクセスが不可でありうる。このとき、第２プロセッサ１３０のアクセスは、予め設定された許容時間以内に終了できる。
したがって、本発明では、第２プロセッサ１３０のアクセスが終了することに備えて、予め設定された許容時間の間には、第１プロセッサ１２０のアクセス要請状態が維持し続けるようにして、アクセス要請を再度しなければならない面倒さを解消できるようにする。
図７は、本発明の第１の実施の形態にかかるデュアルポートメモリシステムにおけるプロセッサの動作をステップ別に説明するためのフローチャートで、図８は、本発明の第１の実施の形態にかかるデュアルポートメモリシステムにおけるデュアルポートメモリ１１０の動作をステップ別に説明するためのフローチャートである。
図７に示すように、第１プロセッサ１２０は、アクセスが必要であることにより、デュアルポートメモリ１１０にアクセスを要請する（Ｓ１０１）。
そして、第１プロセッサ１２０は、アクセス要請に応じる結果信号を受信する（Ｓ１０２）。
アクセス結果信号は、ＡＣＫ信号及びＮＡＫ信号を含むことができ、ＡＣＫ信号とＮＡＫ信号との組み合わせにより、アクセス要請に応じる結果が決定される。
第１プロセッサ１２０は、受信した結果信号がＡＣＫ信号及びＮＡＫ信号の両方がロー状態（０の値）であるかどうかを判断する（Ｓ１０３）。
すなわち、第１プロセッサ１２０は、アクセス要請に応じる結果信号がアクセスホールドを知らせる第３結果信号であるかどうかを判断する。
また、第１プロセッサ１２０は、受信した結果信号が第３結果信号であると、予め設定された要請時間をチェックし（Ｓ１０４）、それにより予め設定された要請時間を経過したかどうかを判断する（Ｓ１０５）。
次に、第１プロセッサ１２０は、予め設定された要請時間が経過していない場合、ステップ１０２に戻って、アクセス要請に応じる結果信号を再受信する。
また、第１プロセッサ１２０は、予め設定された要請時間が経過した場合、第３結果信号をアクセス失敗信号として認識する。
一方、第１プロセッサ１２０は、アクセス要請に応じる結果信号が第３結果信号でないと、第１プロセッサ１２０は、受信した結果信号がＡＣＫ信号がローで、ＮＡＫ信号がハイであるかどうかを判断する（Ｓ１０７）。
すなわち、第１プロセッサ１２０は、アクセス要請に応じる結果信号がアクセス成功を知らせる第１結果信号であるかどうかを判断する。
また、第１プロセッサ１２０は、アクセス要請に応じる結果信号が第１結果信号であると、アクセスが許容されたことを認識する（Ｓ１０８）。
一方、第１プロセッサ１２０は、アクセス要請に応じる結果信号が第１結果信号でないと、第１プロセッサ１２０は、受信した結果信号がＡＣＫ信号がハイで、ＮＡＫ信号がローであるかどうかを判断する（Ｓ１０９）。
すなわち、第１プロセッサ１２０は、アクセス要請に応じる結果信号がアクセス失敗を知らせる第２結果信号であるかどうかを判断する。
また、第１プロセッサ１２０は、アクセス要請に応じる結果信号が第２結果信号であると、アクセスが拒否されたことを認識する（Ｓ１０６）。
また、第１プロセッサ１２０は、アクセス要請に応じる結果信号が無応答状態に対応するハイ状態のＡＣＫ信号及びＮＡＫ信号が受信される場合（Ｓ１１０）、デュアルポートメモリ１１０との接続状態を確認してアクセス要請を再び試みる（Ｓ１１１）。
上記のように、本発明に係る実施の形態では、予め設定された許容時間を設定し、許容時間以内では、アクセスホールドがなされることができるようにする。
図８に示すように、デュアルポートメモリ１１０は、第１プロセッサ１２０からのアクセス要請信号を受信する（Ｓ２０１）。
また、デュアルポートメモリ１１０は、アクセス要請に応じて、他のプロセッサ（第２プロセッサ）のアクセス状態を確認する（Ｓ２０２）。
また、デュアルポートメモリ１１０は、確認したアクセス状態に応じて、他のプロセッサが現在アクセス中であるかどうかを判断する（Ｓ２０３）。
デュアルポートメモリ１１０は、他のプロセッサが現在アクセス中であると、予め設定された許容時間を確認する（Ｓ２０４）。
次に、デュアルポートメモリ１１０は、確認した予め設定された許容時間が経過したかどうかを判断する（Ｓ２０５）。
前記判断結果、予め設定された許容時間が経過していない場合、デュアルポートメモリ１１０は、第３結果信号（ＡＣＫとＮＡＫ信号の両方がロー状態）を出力し（Ｓ２０６）、それとも第２結果信号（ＡＣＫ信号はハイ、ＮＡＫ信号はロー状態）を出力する（Ｓ２０７）。
また、デュアルポートメモリ１１０は、他のプロセッサのアクセスがなされない状態であると、第１結果信号（ＡＣＫはロー、ＮＡＫ信号はハイ状態）を出力する（Ｓ２０８）。
このとき、デュアルポートメモリ１１０は、第３結果信号を送信した場合、他のプロセッサのアクセス終了を周期的に確認し、アクセスが終了した場合、第１結果信号を第１プロセッサ１２０に再送信する。
また、これとは異なり、デュアルポートメモリ１１０は、アクセス終了がなされない状態で許容時間が経過した場合、第２結果信号を第１プロセッサ１２０に再送信する。
図９は、本発明の第２の実施の形態にかかるデュアルポートメモリシステムの構成を示した図である。
本発明の第２の実施の形態にかかるデュアルポートメモリシステムは、第３タイマー２１５を有するデュアルポートメモリ２１０、第１タイマー２２５を有する第１プロセッサ２２０、及び第２タイマー２３５を有する第２プロセッサ２３０を備える。
図９を参照すれば、デュアルポートメモリシステムは、図３に示すデュアルポートメモリシステムの全般的な構成と同一である。
ただし、本発明の第１の実施の形態では、２個のラインを介してアクセス要請に応じる結果信号が送信されたが、第２の実施の形態では、１個のラインを介してアクセス要請に応じる結果信号が送信される。
１個のラインは、一般的なデュアルポートメモリシステムにおいてビジー信号（ｂｕｓｙ ｓｉｇｎａｌ）が出力されるラインである。
デュアルポートメモリ２１０は、第１プロセッサ２２０からアクセス要請がある場合、現在他のプロセッサによりアクセスがなされた状態であるかどうかを確認し、それに応じてアクセス有無に応じるアクセス拒否を表すビジー信号を出力する。
このとき、ビジー信号は、アクセス失敗を知らせる信号として使用されることができ、アクセスホールドを知らせる信号としても使用されることができる。
すなわち、他のプロセッサがアクセス中であると、デュアルポートメモリ２１０は、予め設定された第１許容時間が経過したかどうかを判断する。
ここで、第１許容時間は、デュアルポートメモリ２１０に設定された時間であり、例えば、１秒、２秒のような時間に設定されることができる。
また、デュアルポートメモリ２１０は、予め設定された第１許容時間が経過した場合、アクセス失敗を知らせる信号としてビジー信号を出力する。
また、デュアルポートメモリ２１０は、予め設定された第１許容時間が経過していない場合、アクセスホールドを知らせる信号としてビジー信号を出力する。
このとき、デュアルポートメモリ２１０は、アクセスホールドを知らせる信号としてビジー信号を出力した場合、他のプロセッサのアクセスが終了したかどうかを周期的に確認して、アクセス終了がなされた場合、第１プロセッサ２２０にアクセス成功を知らせる。
第１プロセッサ２２０は、デュアルポートメモリ２１０にアクセスを要請し、デュアルポートメモリ２１０からアクセス許容に応じるアクセス成功が認識されると、デュアルポートメモリ２１０にアクセスしてデータの読み出しまたは書き込み動作を行う。
また、第１プロセッサ２２０は、デュアルポートメモリ２１０にアクセスを要請し、それによりデュアルポートメモリ２１０からアクセス拒否によるビジー信号が受信されると、ビジー信号がアクセス失敗を知らせる信号であるか、それともアクセス待機を知らせる信号であるかを把握する。
ここで、ビジー信号がアクセス失敗であるか、またはアクセス待機を知らせる信号であるかに対する把握は、予め設定された第２許容時間が経過したかどうかによりなされる。
すなわち、第１プロセッサ２２０は、ビジー信号が受信されると、予め設定された第２許容時間が経過したかどうかを確認する。そして、予め設定された第２許容時間が経過した場合、第１プロセッサ２２０は、ビジー信号をアクセス失敗信号として認識する。また、予め設定された第２許容時間が経過していない場合、第１プロセッサ２２０は、ビジー信号をアクセス待機信号として認識し、それによりデュアルポートメモリ２１０から再送信される結果信号を受信するために待機する。
ここで、第２許容時間は、第１プロセッサ２２０に設定された時間である。
このとき、第１許容時間と第２許容時間とは互いに同一でありえ、これとは異なり互いに異なる時間に設定されても良い。
図１０は、本発明の第２の実施の形態にかかるデュアルポートメモリシステムにおけるプロセッサの動作をステップ別に説明するためのフローチャートである。
図１０に示すように、第１プロセッサ２２０は、デュアルポートメモリ２１０にアクセス要請信号を送信する（Ｓ３０１）。
また、第１プロセッサ２２０は、アクセス要請信号に応じるアクセス要請結果信号を受信する（Ｓ３０２）。
第１プロセッサ２２０は、受信されたアクセス要請結果信号がビジー信号であるかどうかを判断する（Ｓ３０３）。言い換えれば、第１プロセッサ２２０は、ロー状態のビジー信号が受信されたかどうかを判断する。
次に、第１プロセッサ２２０は、ビジー信号が受信される場合、予め設定された第２許容時間をチェックする（Ｓ３０４）。
次に、第１プロセッサ２２０は、チェックした第２許容時間が経過したかどうかを判断する（Ｓ３０５）。すなわち、第１プロセッサ２２０は、アクセスを要請した時点を基準に現時点が第２許容時間を経過した時点であるかどうかを判断する。
以後、第１プロセッサ２２０は、第２許容時間を経過していないと、第１プロセッサ２２０は、ビジー信号をアクセスホールド信号として認識し、それによりステップ３０２に復帰する。すなわち、第１プロセッサ２２０は、ビジー信号がアクセスホールド信号であると、デュアルポートメモリ２１０から他のプロセッサのアクセスが終了したかどうかに応じて変更される結果信号を受信するために待機する。
また、第１プロセッサ２２０は、第２許容時間を経過した場合、ビジー信号をアクセス失敗として認識する（Ｓ３０６）。
また、第１プロセッサ２２０は、ビジー信号がハイ状態であると、アクセスが許容されることによってアクセスが成功したと認識する（Ｓ３０７）。
図１１は、本発明の第２の実施の形態にかかるデュアルポートメモリシステムにおけるデュアルポートメモリ２１０の動作をステップ別に説明するためのフローチャートである。
図１１に示すように、デュアルポートメモリ２１０は、第１プロセッサ２２０から送信されるアクセス要請信号を受信する（Ｓ４０１）。
次に、デュアルポートメモリ２１０は、アクセス要請信号が受信されることによって、現在他のプロセッサ、言い換えれば第２プロセッサ２３０がアクセス中であるかどうかを判断する（Ｓ４０３）。
前記判断結果、第２プロセッサ２３０がアクセス中であると、デュアルポートメモリ２１０は、予め設定された第１許容時間を確認する（Ｓ４０４）。
次に、デュアルポートメモリ２１０は、確認した第１許容時間に基づいて、アクセスが要請された時点から予め設定された第１許容時間が経過したかどうかを判断する（Ｓ４０５）。
予め設定された第１許容時間が経過していない場合、デュアルポートメモリ２１０は、アクセスホールド信号としてビジー信号を出力する（Ｓ４０６）。
また、予め設定された第１許容時間が経過した場合、デュアルポートメモリ２１０は、アクセス失敗信号としてビジー信号を出力する（Ｓ４０６）。
また、デュアルポートメモリ２１０は、他のプロセッサがアクセス中でないと、第１プロセッサ２２０のアクセスを許容する（Ｓ４０８）。
一方、前記で出力されたビジー信号がアクセスホールド信号である場合、デュアルポートメモリ２１０は、現在アクセス中である他のプロセッサのアクセスが終了したかどうかに応じて、第１プロセッサ２２０に結果信号を再送信する。
言い換えれば、デュアルポートメモリ２１０は、他のプロセッサのアクセスが終了した場合、デュアルポートメモリ２１０は、第１プロセッサ２２０のアクセスを許容する。
また、デュアルポートメモリ２１０は、他のプロセッサのアクセスが終了していないと、ステップ４０４に進んで、ステップを継続的に繰り返し行う。
本発明に係る実施の形態によれば、デュアルポートインタフェースロジックによってハードウェアによるホールド機能が追加されることによって、アプリケーションによるアクセス再試み過程を省略できるから、アクセス再試み時間を画期的に減らしながら最適化した制御が可能である。
以上、実施の形態を参照して説明したが、該当技術分野の熟練した当業者は下記の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させうることを理解できるはずである。

Claims (11)

  1. 第１プロセッサからデュアルポートメモリにアクセスが要請されるステップと、
    前記デュアルポートメモリから前記第１プロセッサに前記アクセス要請に応じる結果信号が送信されるステップと、を含み、
    前記結果信号は、
    アクセス成功を知らせる第１結果信号、アクセス失敗を知らせる第２結果信号及びアクセスホールドを知らせる第３結果信号を含む、デュアルポートメモリシステムの接近制御方法。
  2. 前記結果信号が送信されるステップは、
    第２プロセッサのアクセス状態を確認するステップと、
    前記第２プロセッサがアクセス中でないと、前記第１プロセッサに前記第１結果信号を送信するステップと、
    前記第２プロセッサがアクセス中であると、予め設定された許容時間が経過したかどうかを確認するステップと、
    前記予め設定された許容時間が経過した場合、前記第１プロセッサに前記第２結果信号を送信するステップと、
    前記予め設定された許容時間が経過していない場合、前記第１プロセッサに前記第３結果信号を送信するステップと、を含む、請求項１に記載のデュアルポートメモリシステムの接近制御方法。
  3. 前記デュアルポートメモリは、
    前記第１プロセッサに第３結果信号を送信した場合、前記第２プロセッサのアクセスが終了したかどうかを確認し、前記アクセスが終了したかどうかに応じて前記第１プロセッサに前記結果信号を再送信する、請求項２に記載のデュアルポートメモリシステムの接近制御方法。
  4. 前記デュアルポートメモリは、
    前記許容時間の経過以前に前記第２プロセッサのアクセスが終了した場合、前記第１プロセッサに前記第１結果信号を再送信する、請求項３に記載のデュアルポートメモリシステムの接近制御方法。
  5. 前記第１プロセッサは、
    前記第３結果信号が受信されると、予め設定された許容時間の経過前まで前記デュアルポートメモリから再送信される結果信号を受信するために待機する、請求項１ないし４の何れか一項に記載のデュアルポートメモリシステムの接近制御方法。
  6. 前記第１プロセッサは、
    前記第３結果信号が受信され、前記予め設定された許容時間が経過した場合、前記受信された第３結果信号を前記第２結果信号に対応するアクセス失敗として認識する、請求項５に記載のデュアルポートメモリシステムの接近制御方法。
  7. 前記第１ないし第３結果信号は、
    前記デュアルポートメモリから第１プロセッサに送信される第１信号及び第２信号のハイ及びロー状態により決定される、請求項１ないし６の何れか一項に記載のデュアルポートメモリシステムの接近制御方法。
  8. 第１プロセッサからデュアルポートメモリにアクセスが要請されるステップと、
    前記デュアルポートメモリにおいて第２プロセッサのアクセス状態が確認されるステップと、
    前記第２プロセッサがアクセス中でないと、前記第１プロセッサのアクセスを許容するステップと、
    前記第２プロセッサがアクセス中であると、前記デュアルポートメモリから前記第１プロセッサにアクセス拒否を知らせるビジー信号が送信されるステップと、を含み、
    前記ビジー信号は、
    予め設定された第１許容時間を基準に、前記第１許容時間が経過するまではアクセス待機を知らせる信号として使用され、前記第１許容時間が経過した後にはアクセス失敗を知らせる信号として使用される、デュアルポートメモリシステムの接近制御方法。
  9. 前記デュアルポートメモリは、
    前記第１プロセッサに送信したビジー信号がアクセス待機を知らせる信号である場合、前記第２プロセッサのアクセスが終了したかどうかを確認し、
    前記第２プロセッサのアクセスが終了した場合、前記第１プロセッサのアクセスを許容し、
    前記第２プロセッサのアクセスが終了していない場合、前記第１許容時間が経過したかどうかに応じるビジー信号を再送信する、請求項８に記載のデュアルポートメモリシステムの接近制御方法。
  10. 前記第１プロセッサは、
    前記アクセス待機を知らせるビジー信号が受信されると、予め設定された第２許容時間が経過するまで前記デュアルポートメモリから再送信されるアクセス結果信号を受信するために待機する、請求項８または９に記載のデュアルポートメモリシステムの接近制御方法。
  11. 前記第１許容時間は、
    前記デュアルポートメモリに設定された時間で、
    前記第２許容時間は、
    前記第１プロセッサに設定された時間である、請求項１０に記載のデュアルポートメモリシステムの接近方法。
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