JPH0271488A - データ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理システムに関し、特に、データが出
力されたことを検知して外部に知らせる機能を有する半
導体メモリを備えたデータ処理システムに関するもので
ある。

〔従来の技術〕

第３図は、従来のデータ処理システムを構成するメモリ
の回路図であり、メモリセル以降のデータの読出しに関
係するメモリの回路図である。同図において、ｌはメモ
リセル（図示せず）から出力されるビット線、２はＩ１
０線３ａ、３ｂにビット線１を選ぶＩ１０セレクタ、４
ａ、４ｂはプリチャージおよびイコライズを行なうイコ
ライズ回路、５はｌ１０４ｙ？Ｉ３　ａ、３　ｂの電位
を検知スルセンスアンプ、６は外部バスをアクセスする
バッファ回路である。

第４図は、データ処理システムを示すブロック系統図で
ある。同図において、７はデータ処理装置（図示せず）
よりのメモリアクセスを受けるメモリコントローラ、８
はメモリコントローラ７によって制御されるメモリアレ
イ、９はメモリアレイ８からのデータの出力を見計らっ
てデータ処理装置にレディ信号を送るレディ回路である
。

次に動作について説明する。データ処理装置がメモリに
データを読みに行く場合、アドレス信号ａとコントロー
ル信号すを出力する。そして、アドレス信号ａとコント
ロール信号すをメモリコントローラ７は受け、アドレス
デコード結果に応じてメモリアレイ８をアクセスしに行
くと共に、レディ回路９ヘクロソクカウンタをスタート
させるカウンク信号Ｃを出力する。アクセスされたメモ
リは、Ｉ１０線３　ａ、３　ｂをイコライズしてセンス
アンプ５の動作に備える。アドレス信号すで指定された
メモリセルからの出力はビット線ｌを通し、Ｉ１０セレ
クタ２を通してＩ１０線３ａ、３ｂに到達する。センス
アンプ５はＩ１０線３ａ。

３ｂの電位をセンスした結果を出力データとして出力す
る。この出力データをバッファ回路６がデータｄとして
データバスへ出力し、そのデータｄをメモリコントロー
ラ７はデータ処理装置に伝える。カウントを始めたレデ
ィ回路９は外部のクロックＣＬＫを前もって決められた
数だけカウントし、そしてデータ処理装置にレディ信号
ｅを送る。

〔発明が解決しようとする課題〕

このような従来のデータ処理システムでは、レディ信号
ｅをデータ処理装置に返す時間は温度マージンおよびプ
ロセスのばらつきなどの遅延を考慮に入れた最大の遅延
時間とするため、例えばデータは２ウエイトでメモリア
レイ８より出力されているにもかかわらず、最大遅延で
は４ウエイト必要となり、データ処理システムの性能は
ダウンする。また、例えばデータは２ウエイトで出力す
るので、レディ信号ｅの返すタイミングを２ウエイトに
するとシステム自体の性能は上がるが、環境温度が上が
った時にメモリの出力が遅れて、データの出力される前
にデータ処理装置がデータをサンプリングしてしまい、
誤動作を起こすこともある。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、性能を下げずに誤動作もしない
データ処理システムを得ることにある。

〔課題を解決するための手段〕

このような課題を解決するために本発明は、データ処理
装置からのアクセス要求に応じてデータを出力する複数
のメモリを有するデータ処理システムにおいて、前もっ
てイコライズもしくはプリチャージした読出しライン上
にデータが確定したことを検知して確定信号を発生する
手段と、データ処理装置からデータを要求された複数の
メモリの全てから確定信号が出力されたことを検出して
データ処理装置にデータの確定を知らせる手段とを設け
るようにしたものである。

〔作用〕

本発明によるデータ処理システムにおいては、メモリは
データの出力を外部に知らせ、メモリからのデータの出
力がされているのにもかかわらずウェイトが入るという
こともなくなり、性能が落ちない。

〔実施例〕

第１図は本発明によるデータ処理システムの一実施例を
構成するメモリを示す回路図、第２図は本発明によるデ
ータ処理システムの一実施例を示すブロック系統図であ
る。第１図において、１０はセンスアンプ５の出力がＴ
Ｊ育定したことを検出し確定信号を発信するデータ確定
信号回路であり、また、第２図において、１３はデータ
確定信号回路１０からのデータ確定信号に応じてデータ
処理装置にレディ信号を送るレディ回路であり、第１図
および第２図において第３図および第４図と同一部分又
は相当部分には同一符号が付しである。

次に動作について説明する。データ処理装置がメモリに
データを読みに行く場合、アドレス信号ａとコントロー
ル信号すを出力する。そして、アドレス（８号ａとコン
トロール信号すをメモリコントローラ７は受け、アドレ
スデコード結果に応じてメモリアレイ８をアクセスしに
行（。アクセスされたメモリはＩ１０線３ａ、３ｂをイ
コライズしてセンスアンプ５の動作に備える。また、イ
コライズすることによってデータ確定信号回路１０の入
力は同電位になり、データが確定していないことになる
。そして、アドレス信号ａで指定されたメモリセルから
の出力データはビット線ｌを通し、Ｉ１０セレクタ２を
通してＩ１０線３ａ、３ｂに到達する。センスアンプ５
がＩ１０線３ａ３ｂの電位をセンスした結果を出力する
と、データ６′α定信号回路１０への２つの入力信号は
同電位でなくなり、データが確定したと判定してデータ
確定信号を出力すると共に、上記メモリセルからの出力
データをバッファ回路６がデータｄとしてデータハ゛ス
ヘ出力し、そのデータｄをメモリコントローラ７はデー
タ処理装置に伝える。

レディ回路１３は、アクセスされたメモリアレイ８から
のデータ確定信号をすべて受信したら、データ処理装置
にレディ信号ｅを送る。

次に、データ確定信号回路１０の一実施例について説明
する。第１図において、１１はＸＯＲ回路、１２しよＮ
ＡＮＤ回路、ｆは制御信号、ｇはデータ確定信号である
。通常は制御信号ｆはメモリがセレクトされるまでレベ
ルｒＬＪであるので、ＮＡＮＤ回路１２から出力される
データ確定信号ｇはレヘル「Ｉ４」である。しかし、−
旦メモリがセレクトされ動き出すと、ＸＯＲ回路１１へ
の２人力信号は同電位になり（但しＸＯＲ回路１１の閾
値は高めか低めにする必要がある）、その出力信号レベ
ルは「Ｌ」、そして制御信号ｆはｒ　ＨＪとなり、ＮＡ
ＮＤ回路１２からのデータ確定信号ｇはｒＨＪレベルと
なる。そして、センスアンプ５がＩ１０＆１３　ａ、３
　ｂの電位をセンスした結果を出力すると、ＸＯＲ回路
１１への２人力は同電位でなくなり、ＸＯＲ回路１１の
出力はｒＨＪとなり、制御信号ｆはｒＨＪであるので、
ＮＡＮＤ回路１２からのデータ確定信号ｇは「Ｌ」とな
る。

上記実施例ではアクティブ・ローの回路について述べた
が、アクティブ・ハイでもよい。但し、アクティブ・ハ
イの場合はレディ回路１３はＯＲ回路でなくなる。レデ
ィ回路１３は、大ノコがｒ　Ｈ」で出力が「Ｈ」の場合
はＡＮＤ回路、入力が「Ｈ」で出力がｒＬＪの場合はＮ
ＯＲ回路、入力がｒＬＪで出力がｒＨＪの場合はＮＡＮ
Ｄ回路、入力がｒＬＪで出力がｒＬＪの場合はＯＲ回路
相当の回路でよい。また、上記実施例はセンスアンプの
出力の確定を検知する場合について述べたが、Ｉ１０線
等で行なっても本発明の主旨からは逸脱しない。

〔発明の効果〕

以上説明したように本発明によれば、レディ信号をデー
タ処理装置に返す時間は温度マージンおよびプロセスの
ばらつきなどの遅延を考慮に入れた最大の遅延時間とす
る必要もな（、例えばデータは２ウエイトでメモリより
出力されている時は２ウエイトでデータ処理装置にレデ
ィ信号を返すので、データ処理システムの性能はダウン
しない。

また、例えばデータ処理システムの環境温度が上がった
時にメモリアレイの出力が遅れてもレディ信号の出力も
遅れるので、誤動作を起こすこともない。

【図面の簡単な説明】

第１図は本発明によるデータ処理システムの一実施例を
構成するメモリを示す回路図、第２図は本発明によるデ
ータ処理システムの一実施例を示すブロック系統図、第
３図は従来のデータ処理システムを構成するメモリを示
す回路図、第４図は従来のデータ処理システムを示すブ
ロック系統図である。 １・・・ビット線、 ｂ・・・１１０線、４ ・・・センスアンプ、 夕確定信号回路、 ＮＤ回路。

Claims (1)

【特許請求の範囲】
1. 　データ処理装置からのアクセス要求に応じてデータを
   出力する複数のメモリを有するデータ処理システムにお
   いて、前もってイコライズもしくはプリチャージした読
   出しライン上にデータが確定したことを検知して確定信
   号を発生する手段と、前記データ処理装置からデータを
   要求された前記複数のメモリの全てから前記確定信号が
   出力されたことを検出して前記データ処理装置にデータ
   の確定を知らせる手段とを備えたデータ処理システム。