JP2533923B2 - 記憶制御装置 - Google Patents
記憶制御装置Info
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- JP2533923B2 JP2533923B2 JP63299582A JP29958288A JP2533923B2 JP 2533923 B2 JP2533923 B2 JP 2533923B2 JP 63299582 A JP63299582 A JP 63299582A JP 29958288 A JP29958288 A JP 29958288A JP 2533923 B2 JP2533923 B2 JP 2533923B2
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- Japan
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- circuit
- access
- busy
- signal
- bank
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Description
【発明の詳細な説明】 ［概 要］ 多重バンク構成を取る記憶装置に対して、複数のアク
セス発生装置からアクセスが行なわれる場合のアクセス
選択方式に関し、従来のアクセス選択方式では、アクセ
スに対して、まず、ビジーチェック回路でビジー条件の
判断を行った後に、優先順位回路に参加して優先順位の
決定を行っていたため、該優先順位回路中の多段論理回
路部にて信号の伝送遅延が発生し、マシンサイクルの増
大の原因となっていた問題の解決を目的とし、 アクセスに対しては、バンクビジー回路によるビジー
条件の判定動作の開始と同時に、優先順位回路において
も優先順位の決定動作を開始し、該アクセスの優先順位
の決定の後に、ビジー条件を調べて、最終的なアクセス
を選択するよう構成する。
セス発生装置からアクセスが行なわれる場合のアクセス
選択方式に関し、従来のアクセス選択方式では、アクセ
スに対して、まず、ビジーチェック回路でビジー条件の
判断を行った後に、優先順位回路に参加して優先順位の
決定を行っていたため、該優先順位回路中の多段論理回
路部にて信号の伝送遅延が発生し、マシンサイクルの増
大の原因となっていた問題の解決を目的とし、 アクセスに対しては、バンクビジー回路によるビジー
条件の判定動作の開始と同時に、優先順位回路において
も優先順位の決定動作を開始し、該アクセスの優先順位
の決定の後に、ビジー条件を調べて、最終的なアクセス
を選択するよう構成する。
［産業上の利用分野］ 本発明は、多重バンク構成を取る記憶装置に対して、
複数のアクセス発生装置からアクセスが行われる記憶制
御装置に関する。
複数のアクセス発生装置からアクセスが行われる記憶制
御装置に関する。
［従来の技術］ 近年の計算機システムにおいては処理データの増大等
により、益々処理能力の向上が要求されている。しかし
データの蓄積部としての記憶装置においては、データの
読出し、書込みの為に必要な時間は中央処理装置の処理
速度に比較して決して速くはない。これを解消する為、
記憶部を複数のバンクに分割し、各バンクを独立に動作
できる様にする事により、実質的な処理速度の高速化を
行っている。
により、益々処理能力の向上が要求されている。しかし
データの蓄積部としての記憶装置においては、データの
読出し、書込みの為に必要な時間は中央処理装置の処理
速度に比較して決して速くはない。これを解消する為、
記憶部を複数のバンクに分割し、各バンクを独立に動作
できる様にする事により、実質的な処理速度の高速化を
行っている。
この多重バンク構成においては、該バンクの個数を増
せば増す程、使用中のバンクに対して新たなアクセスが
ぶつかる確率が低くなる。しかし、バンク数が多くなる
に従い、バンクのビジーチェックを行う回路が大きくな
ってしまい、アクセスの選択を行う優先順位回路と同一
のLSI上に配置する事が困難となる。
せば増す程、使用中のバンクに対して新たなアクセスが
ぶつかる確率が低くなる。しかし、バンク数が多くなる
に従い、バンクのビジーチェックを行う回路が大きくな
ってしまい、アクセスの選択を行う優先順位回路と同一
のLSI上に配置する事が困難となる。
LSIの分割は信号の伝送時間の増大を招きマシンサイ
クルの増大につながる。
クルの増大につながる。
従来の、複数のアクセス発生源からのアクセスに対す
る優先順位回路とバンクビジーチェック回路との関係
は、まずアクセスに対しビジーチェックを行ない、ビジ
ーチェックの結果、アクセス可能と判断されたアクセス
が、次に優先順位回路に入力され１個のアクセスが選択
され記憶装置に送出される。
る優先順位回路とバンクビジーチェック回路との関係
は、まずアクセスに対しビジーチェックを行ない、ビジ
ーチェックの結果、アクセス可能と判断されたアクセス
が、次に優先順位回路に入力され１個のアクセスが選択
され記憶装置に送出される。
第２図は従来技術の記憶制御装置について説明する図
を示しており、以下、その動作について説明する。
を示しており、以下、その動作について説明する。
アドレス情報レジスタ51にはアクセスのアドレス部分
が保持され、制御情報レジスタ52にはアクセスの制御情
報（例えばリード／ライト等）が保持されている。
が保持され、制御情報レジスタ52にはアクセスの制御情
報（例えばリード／ライト等）が保持されている。
該アドレス情報レジスタに該当する部分が、比較回路
52で、バンクビジー情報回路56の内容でビジーチェック
され、ビジー信号（BUSY）ａが作成される（本例ではビ
ジー信号ａが“1"の時にはビジー状態を示し、アクセス
禁止を意味する）。
52で、バンクビジー情報回路56の内容でビジーチェック
され、ビジー信号（BUSY）ａが作成される（本例ではビ
ジー信号ａが“1"の時にはビジー状態を示し、アクセス
禁止を意味する）。
該ビジー信号ａは優先順位回路に送られ、優先順位回
路では、ゲート53を用いて、制御情報レジスタ52に保持
されたアクセスがアクセス可能かどうかビジー信号ａに
より条件判断し、アクセス可能なものについて、プラリ
オリティ回路54で優先順位が判断され、１個のアクセス
が選択される。
路では、ゲート53を用いて、制御情報レジスタ52に保持
されたアクセスがアクセス可能かどうかビジー信号ａに
より条件判断し、アクセス可能なものについて、プラリ
オリティ回路54で優先順位が判断され、１個のアクセス
が選択される。
選択されたアクセスは記憶装置に送出されると共に、
信号線Ｃを介して、バンクビジーチェック回路に送ら
れ、アクセス選択回路（SEL）55により選ばれたアクセ
スのアドレスで、バンクビジー情報回路（BANK−BUSY）
56中のビジー情報が設定される。
信号線Ｃを介して、バンクビジーチェック回路に送ら
れ、アクセス選択回路（SEL）55により選ばれたアクセ
スのアドレスで、バンクビジー情報回路（BANK−BUSY）
56中のビジー情報が設定される。
［発明が解決しようとする課題］ 以上説明したように、従来例では、アクセス要求から
ビジー情報の設定に至るまでには、アドレス情報レジス
タ51又はバンクビジー情報回路56→ビジー比較回路52→
ゲート53→プライオリティ回路54→アクセス選択回路55
→バンクビジー情報回路56の経路で信号の伝達がなさ
れ、該経路での信号の伝達には多大な時間を要し、特に
プライオリティ回路54で、多種類のアクセスを処理する
場合には、種々の条件のチェックが必要となり（例え
ば、読出しデータバス、書込みデータバス上の信号の衝
突等）、かなりの論理段数を必要とし、信号伝送時間の
遅延によりマシンサイクルの増大の原因となっていた。
ビジー情報の設定に至るまでには、アドレス情報レジス
タ51又はバンクビジー情報回路56→ビジー比較回路52→
ゲート53→プライオリティ回路54→アクセス選択回路55
→バンクビジー情報回路56の経路で信号の伝達がなさ
れ、該経路での信号の伝達には多大な時間を要し、特に
プライオリティ回路54で、多種類のアクセスを処理する
場合には、種々の条件のチェックが必要となり（例え
ば、読出しデータバス、書込みデータバス上の信号の衝
突等）、かなりの論理段数を必要とし、信号伝送時間の
遅延によりマシンサイクルの増大の原因となっていた。
本発明は上記問題点に鑑みなされたものであり、マシ
ンサイクルを増大することなく効率の良い記憶制御装置
を提供することを目的とする。
ンサイクルを増大することなく効率の良い記憶制御装置
を提供することを目的とする。
［課題を解決するための手段］ 本発明によれば、上述の目的は前記特許請求の範囲に
記載した手段により達成される。
記載した手段により達成される。
すなわち、本発明は、独立に動作可能な複数のバンク
からなる記憶装置、記憶装置へのアクセスを発行する１
乃至複数のアクセス発生装置、アクセス発生装置からの
アクセスを受取り上記憶装置へのアクセスを選択し送出
する記憶制御装置であって、前記バンクの使用状態をチ
ェックする第１のバンクビジーチェック回路と、複数の
アクセスから所定のアクセスを選択する信号を作成する
プライオリティ回路と、上記第１のバンクビジーチェッ
ク回路の出力であるバンクビジーによる禁止信号により
プライオリティ回路の入力となるアクセスの有効信号を
作成する有効信号作成回路と、有効信号作成回路の出力
と上記バンクビジーによる禁止信号で使用状態をチェッ
クする第２のバンクビジーチェック回路と、第２のバン
クビジーチェック回路の出力信号を上記プライオリティ
回路の出力により選択する選択回路とを備えた記憶制御
装置か、 または、第１のバンクビジーチェック回路中において
所定のタイミングを持って該当アクセスの使用要求バン
クの使用状態を非ビジー状態にするリセット信号に基づ
くビジーリセット信号を作成するリセット発生タイミン
グ回路と、ビジーリセット信号により前記禁止信号によ
る有効信号の無効化を禁止する禁止回路とを備えた記憶
制御装置である。
からなる記憶装置、記憶装置へのアクセスを発行する１
乃至複数のアクセス発生装置、アクセス発生装置からの
アクセスを受取り上記憶装置へのアクセスを選択し送出
する記憶制御装置であって、前記バンクの使用状態をチ
ェックする第１のバンクビジーチェック回路と、複数の
アクセスから所定のアクセスを選択する信号を作成する
プライオリティ回路と、上記第１のバンクビジーチェッ
ク回路の出力であるバンクビジーによる禁止信号により
プライオリティ回路の入力となるアクセスの有効信号を
作成する有効信号作成回路と、有効信号作成回路の出力
と上記バンクビジーによる禁止信号で使用状態をチェッ
クする第２のバンクビジーチェック回路と、第２のバン
クビジーチェック回路の出力信号を上記プライオリティ
回路の出力により選択する選択回路とを備えた記憶制御
装置か、 または、第１のバンクビジーチェック回路中において
所定のタイミングを持って該当アクセスの使用要求バン
クの使用状態を非ビジー状態にするリセット信号に基づ
くビジーリセット信号を作成するリセット発生タイミン
グ回路と、ビジーリセット信号により前記禁止信号によ
る有効信号の無効化を禁止する禁止回路とを備えた記憶
制御装置である。
［作 用］ バンクビジーチェック回路及び優先順位決定回路を用
いた記憶制御装置であって、 アクセス発生源からのアクセスに対しては、まず、該
アクセスのアドレス部分を基に、バンクビジーチェック
回路においてビジー条件のチェック動作を開始し、 それと、同時に、優先順位回路では、予めビジーであ
ると分っておりアクセス禁止条件が設定されているアク
セスを除いたものについて、直ちに、該アクセスの制御
情報を基に、他のアクセスとの優先順位の判定を行な
い、 該優先順位回路で選択されたアクセスに対して、前記
ビジーチェック回路で得られたビジー条件を調べるよう
構成される。
いた記憶制御装置であって、 アクセス発生源からのアクセスに対しては、まず、該
アクセスのアドレス部分を基に、バンクビジーチェック
回路においてビジー条件のチェック動作を開始し、 それと、同時に、優先順位回路では、予めビジーであ
ると分っておりアクセス禁止条件が設定されているアク
セスを除いたものについて、直ちに、該アクセスの制御
情報を基に、他のアクセスとの優先順位の判定を行な
い、 該優先順位回路で選択されたアクセスに対して、前記
ビジーチェック回路で得られたビジー条件を調べるよう
構成される。
また、必要な場合には、バンクビジーチェック回路に
おいて、該当アクセスの使用を要求するバンクのリセッ
ト信号を用いて、ビジー信号の切り替わりより早いタイ
ミングでビジーリセット信号を発生させ、該ビジーリセ
ット信号により、ビジー信号より先行して上記優先順位
回路へのアクセス禁止条件を解除させるよう構成する。
おいて、該当アクセスの使用を要求するバンクのリセッ
ト信号を用いて、ビジー信号の切り替わりより早いタイ
ミングでビジーリセット信号を発生させ、該ビジーリセ
ット信号により、ビジー信号より先行して上記優先順位
回路へのアクセス禁止条件を解除させるよう構成する。
［実施例］ 第１図は本発明の記憶制御装置の一実施例を示す図で
あり、 １はアクセス要求のアドレス部を保持するアドレス情
報レジスタ、２はビジー比較回路、３はビジー条件用ゲ
ート回路、４はアクセスの優先順位を決定するプライオ
リティ回路、５はアクセス選択回路（SEL−Ａ）、６は
ビジー情報を保持するバンクビジー情報回路（BANK−BU
SY）、８はアクセスのプライオリティ回路への参加の許
可不許可を示す優先順位参加禁止信号を発生するフリッ
プフロップ回路、９はアクセス選択回路（SEL−Ａ）、1
0、11はゲート回路、12はビジー情報のリセット信号発
生用タイミング回路、 ａはビジー信号（BUSY）、ｂはビジーリセット信号
（BUSY−RESET）、ｃはアクセス信号、ｄはビジー条件
信号、ｅは優先順位参加禁止信号、ｆはビジー情報のリ
セット信号（RESET）、ｇはビジー情報のセット信号（S
ET）を表している。
あり、 １はアクセス要求のアドレス部を保持するアドレス情
報レジスタ、２はビジー比較回路、３はビジー条件用ゲ
ート回路、４はアクセスの優先順位を決定するプライオ
リティ回路、５はアクセス選択回路（SEL−Ａ）、６は
ビジー情報を保持するバンクビジー情報回路（BANK−BU
SY）、８はアクセスのプライオリティ回路への参加の許
可不許可を示す優先順位参加禁止信号を発生するフリッ
プフロップ回路、９はアクセス選択回路（SEL−Ａ）、1
0、11はゲート回路、12はビジー情報のリセット信号発
生用タイミング回路、 ａはビジー信号（BUSY）、ｂはビジーリセット信号
（BUSY−RESET）、ｃはアクセス信号、ｄはビジー条件
信号、ｅは優先順位参加禁止信号、ｆはビジー情報のリ
セット信号（RESET）、ｇはビジー情報のセット信号（S
ET）を表している。
以下、本発明の実施例について説明する。
アクセス発生装置からのアクセスは、まず、該アクセ
スのアドレス部分がアドレス情報レジスタ１に設定さ
れ、制御情報が制御情報レジスタ７に設定される。
スのアドレス部分がアドレス情報レジスタ１に設定さ
れ、制御情報が制御情報レジスタ７に設定される。
次に、アドレス情報レジスタ１に保持されたアドレス
部分により、バンクビジー情報回路６中の該当するアド
レス部分のビジー情報が読み出され、ビジー比較回路２
により、ビジーチェックを行ないビジー信号（BUSY）ａ
を発生する。該ビジー信号ａは優先順位回路に送られ
る。
部分により、バンクビジー情報回路６中の該当するアド
レス部分のビジー情報が読み出され、ビジー比較回路２
により、ビジーチェックを行ないビジー信号（BUSY）ａ
を発生する。該ビジー信号ａは優先順位回路に送られ
る。
優先順位回路では、上記動作と並行して、プライオリ
ティ回路４で、制御情報レジスタ７中に保持されたアク
セスの優先順位の判定がなされ、優先権を獲得した１個
のアクセスが選択される。
ティ回路４で、制御情報レジスタ７中に保持されたアク
セスの優先順位の判定がなされ、優先権を獲得した１個
のアクセスが選択される。
該選択されたアクセスは、アクセス選択回路（SEL−
Ａ）９に導かれ、該アクセス選択回路９中で、ゲート回
路３の出力なるビジー条件信号ｄを用いてビジーチェッ
クが行なわれ、最終的なアクセスが選択される。
Ａ）９に導かれ、該アクセス選択回路９中で、ゲート回
路３の出力なるビジー条件信号ｄを用いてビジーチェッ
クが行なわれ、最終的なアクセスが選択される。
該アクセスは、主記憶装置に送出されると共に、信号
線ｃを介してバンクビジーチェック回路に送られ、アク
セス選択回路（SEL−Ｂ）５により選ばれた、該アクセ
スのアドレスでバンクビジー情報回路６中にビジー情報
が設定される（図中のｇで示すセット信号（SET）によ
る）。
線ｃを介してバンクビジーチェック回路に送られ、アク
セス選択回路（SEL−Ｂ）５により選ばれた、該アクセ
スのアドレスでバンクビジー情報回路６中にビジー情報
が設定される（図中のｇで示すセット信号（SET）によ
る）。
また、該セット信号（SET）ｇはリセットタイミング
回路12の起動条件ともなり、該リセットタイミング回路
12はメモリに固有のアクセスタイムに従う所定のタイミ
ングをもって、バンクビジー情報回路６中の該当アクセ
ス部分のビジー情報のリセットを行う（図中のｆで示す
リセット信号（RESET）による）。
回路12の起動条件ともなり、該リセットタイミング回路
12はメモリに固有のアクセスタイムに従う所定のタイミ
ングをもって、バンクビジー情報回路６中の該当アクセ
ス部分のビジー情報のリセットを行う（図中のｆで示す
リセット信号（RESET）による）。
結局、以上の説明から、アクセスがバンクビジーチェ
ック回路に入力され、ビジー情報が設定されるまでの経
路は、 レジスタ１又はバンクビジー情報回路６→ビジー比較
回路２→ゲート３→選択回路９→選択回路５→バンクビ
ジー情報回路６の信号伝達経路となり、 該伝達経路を第２図で示す従来方式の場合の伝達経路
と比較すると、従来方式でのプライオリティ回路54（第
１図のプライオリティ回路４と同じ）が、本発明の場合
の選択回路９に置き換ることになり、大幅な論理段数の
削減となる。
ック回路に入力され、ビジー情報が設定されるまでの経
路は、 レジスタ１又はバンクビジー情報回路６→ビジー比較
回路２→ゲート３→選択回路９→選択回路５→バンクビ
ジー情報回路６の信号伝達経路となり、 該伝達経路を第２図で示す従来方式の場合の伝達経路
と比較すると、従来方式でのプライオリティ回路54（第
１図のプライオリティ回路４と同じ）が、本発明の場合
の選択回路９に置き換ることになり、大幅な論理段数の
削減となる。
しかしながら、以上に説明した制御のみでは、プライ
オリティ回路４ではビジー条件に無関係に優先順位の決
定をおこなうことになり、ビジー条件にてアクセス不可
なものの優先順位が高い場合は、優先順位の低いアクセ
ス可能な物は、上記アクセス不可の物が処理されるまで
待たされる事となり問題が生ずる。
オリティ回路４ではビジー条件に無関係に優先順位の決
定をおこなうことになり、ビジー条件にてアクセス不可
なものの優先順位が高い場合は、優先順位の低いアクセ
ス可能な物は、上記アクセス不可の物が処理されるまで
待たされる事となり問題が生ずる。
従って、本発明ではビジー信号ａと、必要な場合には
次タイミングにビジー情報がリセットされる事を示すビ
ジーリセット信号（BUSY−RESET）ｂを用いて、次タイ
ミングでビジー条件によりアクセス不可の物に対しては
優先順位参加禁止信号ｅを作成し、アクセス不可のもの
の優先順位回路への参加を禁止し、優先順位の低いアク
セスの処理を可能としている。
次タイミングにビジー情報がリセットされる事を示すビ
ジーリセット信号（BUSY−RESET）ｂを用いて、次タイ
ミングでビジー条件によりアクセス不可の物に対しては
優先順位参加禁止信号ｅを作成し、アクセス不可のもの
の優先順位回路への参加を禁止し、優先順位の低いアク
セスの処理を可能としている。
すなわち、第１図の優先順位回路中に、アクセスの禁
止条件を示すフリップフロップ８、ゲート回路10、11を
用い、 該フリップフロップ８には制御情報レジスタ７に設定
されたアクセスについて、プライオリティ回路４への参
加を行うか否かの条件付けを行う優先順位参加禁止信号
ｅの作成を行なわせる（例えば、該信号ｅが“1"の場合
には、該アクセスが有効、“0"の場合には無効とするも
のである）。
止条件を示すフリップフロップ８、ゲート回路10、11を
用い、 該フリップフロップ８には制御情報レジスタ７に設定
されたアクセスについて、プライオリティ回路４への参
加を行うか否かの条件付けを行う優先順位参加禁止信号
ｅの作成を行なわせる（例えば、該信号ｅが“1"の場合
には、該アクセスが有効、“0"の場合には無効とするも
のである）。
本実施例の場合では、制御情報レジスタ７とフリップ
フロップ８が一組（図で点線で囲む部分）となりプライ
オリティ回路４と接続され、かつ、この様な組の複数組
がプライオリティ回路４と接続されている場合の例であ
る。
フロップ８が一組（図で点線で囲む部分）となりプライ
オリティ回路４と接続され、かつ、この様な組の複数組
がプライオリティ回路４と接続されている場合の例であ
る。
すなわち、プライオリティ回路４で優先順位の決定を
行う場合に、事前にビジー条件が成立し、アクセス不可
能と分かるものについては、該フリップフロップ８の出
力なる優先順位参加禁止信号ｅを設定し、該アクセスの
プライオリティ回路４への参加を禁止するよう構成して
おく。
行う場合に、事前にビジー条件が成立し、アクセス不可
能と分かるものについては、該フリップフロップ８の出
力なる優先順位参加禁止信号ｅを設定し、該アクセスの
プライオリティ回路４への参加を禁止するよう構成して
おく。
以上の説明は本発明の請求項１記載のアクセス選択方
式に対するものである。
式に対するものである。
また上記制御をより効果的に行うために、請求項２記
載の発明に対応して、バンクビジーチェック回路中にビ
ジー信号ａの切り替わりの際の、バンクビジー情報回路
６へのリセット信号ｅを基に、ビジーリセット信号ｂを
発生させ、ビジー信号ａが遅れて切り換る以前に、該ビ
ジーリセット信号ｂによりフリップフロップ８に設定さ
れたアクセス禁止条件を解除させ、レジスタ７中に保持
されたアクセスをプラィオリティ回路４に参加させるよ
う構成し、ビジー信号の切り替り遅れによる優先順位回
路へのアクセスの参加遅れを防ぐことができる。
載の発明に対応して、バンクビジーチェック回路中にビ
ジー信号ａの切り替わりの際の、バンクビジー情報回路
６へのリセット信号ｅを基に、ビジーリセット信号ｂを
発生させ、ビジー信号ａが遅れて切り換る以前に、該ビ
ジーリセット信号ｂによりフリップフロップ８に設定さ
れたアクセス禁止条件を解除させ、レジスタ７中に保持
されたアクセスをプラィオリティ回路４に参加させるよ
う構成し、ビジー信号の切り替り遅れによる優先順位回
路へのアクセスの参加遅れを防ぐことができる。
［発明の効果］ 以上説明したように、本発明によれば、従来優先順位
回路中のプライオリティ回路部の多段の論理回路で生じ
ていた信号伝送時間遅れを省くことができ、アクセス選
択の処理時間の短縮が達成できる。
回路中のプライオリティ回路部の多段の論理回路で生じ
ていた信号伝送時間遅れを省くことができ、アクセス選
択の処理時間の短縮が達成できる。
第１図は本発明の記憶制御装置の一実施例を示す図、第
２図は従来技術のアクセス選択方式について説明する図
である。 １……アクセスのアドレス部分を保持するアドレス情報
レジスタ、 ２……ビジー比較回路、３……ゲート回路、 ４……プライオリティ回路、５……アクセス選択回路
（SEL−Ａ）、 ６……バンクビジー情報回路（BANK−BUSY）、 ７……アクセスの制御情報を保持する制御情報レジス
タ、 ８……アクセスのプラィオリティ回路への参加の禁止条
件を示すフリップフロップ、 ９……アクセス選択回路（SEL−Ｂ）、 10……ゲート回路、11……ゲート回路、 12……リセット信号発生用タイミング回路、 ａ……ビジー信号（BUSY）、ｂ……ビジーリセット信号
（BUSY−RESET）、ｃ……アクセス信号、 ｄ……ビジー条件信号、ｅ……優先順位参加禁止信号、 ｆ……リセット信号（RESET）、ｇ……セット信号（SE
T）
２図は従来技術のアクセス選択方式について説明する図
である。 １……アクセスのアドレス部分を保持するアドレス情報
レジスタ、 ２……ビジー比較回路、３……ゲート回路、 ４……プライオリティ回路、５……アクセス選択回路
（SEL−Ａ）、 ６……バンクビジー情報回路（BANK−BUSY）、 ７……アクセスの制御情報を保持する制御情報レジス
タ、 ８……アクセスのプラィオリティ回路への参加の禁止条
件を示すフリップフロップ、 ９……アクセス選択回路（SEL−Ｂ）、 10……ゲート回路、11……ゲート回路、 12……リセット信号発生用タイミング回路、 ａ……ビジー信号（BUSY）、ｂ……ビジーリセット信号
（BUSY−RESET）、ｃ……アクセス信号、 ｄ……ビジー条件信号、ｅ……優先順位参加禁止信号、 ｆ……リセット信号（RESET）、ｇ……セット信号（SE
T）
Claims (2)
- 【請求項１】独立に動作可能な複数のバンクからなる記
憶装置、該記憶装置へのアクセスを発行する１乃至複数
のアクセス発生装置、該アクセス発生装置からのアクセ
スを受取り上記憶装置へのアクセスを選択し送出する記
憶制御装置であって、 前記バンクの使用状態をチェックする第１のバンクビジ
ーチェック回路と、複数のアクセスから所定のアクセス
を選択する信号を作成するプライオリティ回路と、 上記第１のバンクビジーチェック回路の出力であるバン
クビジーによる禁止信号によりプライオリティ回路の入
力となるアクセスの有効信号を作成する有効信号作成回
路と、 該有効信号作成回路の出力と上記バンクビジーによる禁
止信号で使用状態をチェックする第２のバンクビジーチ
ェック回路と、 該第２のバンクビジーチェック回路の出力信号を上記プ
ライオリティ回路の出力により選択する選択回路とを備
えたことを特徴とする記憶制御装置。 - 【請求項２】第１のバンクビジーチェック回路中におい
て所定のタイミングを持って該当アクセスの使用要求バ
ンクの使用状態を非ビジー状態にするリセット信号に基
づくビジーリセット信号を作成するリセット発生タイミ
ング回路と、 該ビジーリセット信号により前記禁止信号による有効信
号の無効化を禁止する禁止回路とを備えたことを特徴と
する請求項１記載の記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299582A JP2533923B2 (ja) | 1988-11-29 | 1988-11-29 | 記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299582A JP2533923B2 (ja) | 1988-11-29 | 1988-11-29 | 記憶制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02146642A JPH02146642A (ja) | 1990-06-05 |
| JP2533923B2 true JP2533923B2 (ja) | 1996-09-11 |
Family
ID=17874503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299582A Expired - Lifetime JP2533923B2 (ja) | 1988-11-29 | 1988-11-29 | 記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2533923B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858707B2 (ja) * | 1976-10-15 | 1983-12-27 | 株式会社日立製作所 | アクセス制御装置 |
| JPS59225426A (ja) * | 1983-06-06 | 1984-12-18 | Nec Corp | 入出力制御装置 |
| JPS6057455A (ja) * | 1983-09-08 | 1985-04-03 | Nec Corp | メモリアクセス制御装置 |
-
1988
- 1988-11-29 JP JP63299582A patent/JP2533923B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02146642A (ja) | 1990-06-05 |
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