KR20060030109A - 이배속 데이터, 다중-비트 기록을 위한 데이터 스트로브동기화 회로 및 방법 - Google Patents

이배속 데이터, 다중-비트 기록을 위한 데이터 스트로브동기화 회로 및 방법 Download PDF

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Abstract

데이터 스트로브 동기화 회로는 글로벌 데이터 스트로브 펄스들 및 각각의 인에이블 신호를 수신하는 제 1 및 제 2 논리 회로들을 포함한다. 제어 회로는 제 1 논리 회로가 각각의 글로벌 데이터 스트로브 펄스에 응답하여 제 1 데이터 스트로브 펄스를 생성하도록 제 1 논리 회로에 인에이블 신호를 처음에 제공한다. 제어 회로는 기록 제어 신호를 수신한다. 기록 제어 신호가 액티브될 때, 제어 회로는 제 1 논리 회로에 인가되는 인에이블 신호를 종료하고 인에이블 신호를 제 2 논리 회로에 인가한다. 제 2 논리 회로는 다음의 글로벌 데이터 스트로브 펄스에 응답하여 제 2 데이터 스트로브 펄스를 생성한다. 제 1 및 제 2 데이터 스트로브 펄스들은 각각의 플립-플롭들에 데이터 신호를 래치하기 위해 사용된다. 데이터 스트로브 펄스들은 데이터 스트로브 펄스들의 리딩 및 트레일링 에지들상에서 플립-플롭들의 쌍들에 데이터 신호를 래치할 수 있다.
논리 회로, 데이터 스트로브, 플립 플롭, 메모리 장치, 데이터 샘플링 회로

Description

이배속 데이터, 다중-비트 기록을 위한 데이터 스트로브 동기화 회로 및 방법{DATA STROBE SYNCHRONIZATION CIRCUIT AND METHOD FOR DOUBLE DATA RATE, MULTI-BIT WRITES}
본 발명은 메모리 장치들, 특히 이배속 데이터 메모리 장치에 기록 데이터의 다중 비트들을 스트로빙(strobing)하기 위한 회로 및 방법에 관한 것이다.
다이내믹 랜덤 액세스 메모리("DRAM") 장치들 같은 메모리 장치들은 개인용 컴퓨터를 포함하는 다양한 애플리케이션들에 일반적으로 사용된다. 메모리 장치들이 데이터를 판독 및 기록할 수 있는 속도를 증가시키기 위한 많은 노력이 이루어졌고, 계속되고 있다. 초기에 메모리 장치들은 비동기적으로 동작되었고, 단일 세트의 데이터는 메모리 명령들의 세트에 응답하여 메모리 장치로부터 판독되고 기록되었다. 메모리 장치들의 데이터 대역폭은 클럭 신호와 동기화하여 데이터를 판독 및 기록함에 따라 증가되었다. 데이터를 동시에 판독 및 기록하는 것은 버스트 모드 및 페이지 모드 DRAM들 같은 메모리 장치들의 데이터 대역폭의 다른 진보를 가져왔고, 다량의 데이터는 단일 메모리 명령으로 전달될 수 있다.
DRAM들과 같은 동기화 메모리 장치들은 각각의 클럭 사이클에서 클럭 신호의 하나의 에지(상승이나 하강)와 동기화하여 데이터를 전달하였다. 그러나, 동기화 메모리 장치들에서 데이터 경로 폭들의 증가로 인해, 추후에 각각의 클럭 사이클의 상승 에지 및 하강 에지 양쪽에 동기화하여 데이터를 전달하는 것이 가능하게 되었다. 결과적으로, 이들 "이배속 데이터(double data rate)"("DDR") 메모리 장치들은 각각의 클럭 사이클에서 두번 데이터를 전달하였다. 데이터가 DDR 메모리 장치로부터 판독되거나 기록될 때, 클럭 사이클의 양쪽 에지들과 정합된 데이터는 내부적으로 단일 판독 또는 기록 동작으로 전달되었다. 그러므로, 비록 DDR 메모리 장치들이 종래 동기화 메모리 장치의 데이터 대역폭의 두배를 지원하더라도, 그들은 내부적으로 종래 메모리 장치와 동일한 속도로 동작한다. DDR 메모리 장치들은 그들이 종래 메모리 장치들의 데이터 경로의 두배인 내부 데이터 경로들을 갖기 때문에 종래 동기화 메모리 장치들과 비교하여 데이터 대역폭의 두배를 제공할 수 있다.
메모리 장치들의 데이터 대역폭을 더욱 증가시키기 위한 시도로 인해, DDR2 메모리 장치들이 개발되었다. 데이터는 비록, 종래 DDR 메모리 장치처럼, 데이터가 단일 판독 또는 기록 동작으로 비교적 넓은 데이터 경로상에서 내부적으로 전달되더라도, 두개의 인접한 클럭 사이클들 각각의 에지상에서 DDR2 메모리 장치들로 전달되거나 상기 DDR2 메모리 장치로부터 전달된다. 따라서, DDR2 메모리 장치들은 "DDR1" 메모리 장치들로서 알려진 종래 DDR 메모리 장치들의 데이터 대역폭의 두배를 갖는다.
고속 동작시, 데이터 버스 단자들에서 기록 데이터를 캡쳐하기 위해 사용된 데이터 스트로브(data strobe)("DS") 신호의 타이밍은 다소 가변할 수 있다. 그러 므로, 실제로, 데이터 스트로브 윈도우는 데이터 스트로브 신호들이 유효한 것으로 고려되는 동안 존재한다. DS 윈도우는 DS 펄스들 쌍의 각각의 에지에 집중되고 1/4 클럭 기간만큼 각각의 에지 전후 연장한다. 이들 윈도우의 각각 동안, 메모리 장치의 데이터 버스 단자에 인가되는 데이터는 유효한 것으로 고려되어야 한다.
DDR2 메모리 장치들이 가지는 한가지 문제는 제 1 DS 펄스 전에 "프리앰블(preamble)"에서 DS 라인상 소음이, 특히 DS 펄스가 데이터에 관련하여 실질적으로 지연되는 경우 DS 펄스로서 잘못 해석될 수 있다는 것이다. 결과적으로, 제 1 DS 펄스(즉, DS0 및 DS1)의 제 1 및 제 2 에지들은 제 3 및 제 4 스트로브 전이들(DS2 및 DS3)로서 해석되고 진짜 DS2 및 DS3 전이들은 무시될 것이다. 이들 환경들하에서, 올바르지 않은 기록 데이터는 메모리 장치에 스트로빙될 수 있다.
그러므로, 스퓨리어스 데이터(spurious data)를 캡쳐하는 것을 방지하기 위해 DDR2 메모리 장치들의 데이터 스트로브 라인상의 노이즈에 대해 영향받지 않을 수 있는 회로 및 방법이 필요하다.
데이터 스트로브 동기화 회로는 글로벌 데이터 스트로브 신호들에 응답하여 우선 데이터 스트로브 신호들을 생성하지만, 기록 제어 신호가 생성될 때까지 글로벌 데이터 스트로브 신호에 응답하여 제 2 데이터 스트로브 신호를 생성하지 않는다. 데이터 스트로브 신호들은 제 1 데이터 스트로브 신호들에 응답하여 얻어진 데이터 신호 샘플들이 추후 데이터 스트로브 신호들에 응답하여 얻어진 데이터 신호 샘플들로 오버라이트되도록 각각의 저장 장치들에 데이터 신호의 각각의 샘플들을 저장하기 위해 사용된다. 기록 제어 신호가 생성될 때, 제 1 데이터 스트로브 신호들은 글로벌 데이터 스트로브 신호들에 응답하여 더 이상 생성되지 않는다. 결과적으로, 생성된 기록 제어신호전에 얻어진 최종 데이터 신호 샘플은 절약되고 기록 제어 신호 후 얻어진 데이터 신호 샘플은 절약된다.
도 1은 본 발명의 일 실시예에 따른 데이터 스트로브 회로 및 방법의 논리도.
도 2는 도 1의 데이터 스트로브에 사용된 논리 회로의 일 실시예의 논리도.
도 3a 내지 도 3j는 도 1의 데이터 스트로브 회로에 제공된 다양한 신호들을 도시하는 타이밍도.
도 4는 도 1의 데이터 스트로브 회로를 사용하는 메모리 장치의 일 실시예의 블록도.
도 5는 도 4의 메모리 장치를 사용하는 컴퓨터 시스템의 일 실시예의 블록도.
데이터 스트로브 라인들상 노이즈에 둔감하고 유효한 데이터 스트로브들에만 응답하는 기록 데이터를 캡쳐하는 데이터 스트로브 회로(10)의 일 실시예가 도 1에 도시된다. 하기에 보다 상세히 설명되는 바와 같이, 회로(10)는 데이터 스트로브 DS 라인상 DS 펄스의 각각의 전이에 데이터를 스트로빙하고, 미리 결정된 기록 명 령 전에 최종 두개의 전이들상에 스트로브된 데이터를 절약하고, 미리 결정된 기록 명령 다음 제 1 두개의 전이들상에 스트로브된 데이터를 절약함으로써 동작한다. 결과적으로, 프리앰블의 노이즈 신호들에 의해 스트로브된 임의의 데이터는 올바르게 스트로브된 데이터로 오버라이트된다.
도 1을 참조하면, 데이터 스트로브 회로(10)는 데이터 스트로브 입력 회로(14) 및 데이터 입력 래치 회로(data input latch circuit; 18)를 포함한다. 하기에 보다 상세히 기술된 바와 같이, 데이터 스트로브 입력 회로(14)는 데이터 스트로브 신호들을 생성하도록 기능하고, 데이터 입력 래치 회로(18)는 기록 데이터의 4개의 비트들을 래치하기 위해 상기 스트로브 신호들을 사용한다.
데이터 입력 래치 회로(18)는 각각의 DQPAD 라인에 결합된 데이터("D") 입력을 포함하는 각각의 4개의 플립-플롭들(22,24,26,28)을 포함한다. 모든 플립-플롭들(22 내지 28)에 대한 DQPAD 라인들은 공통 데이터 버스 단자(도시되지 않음)에 결합된다. 플립-플롭들(22 내지 28)은 각각의 데이터 스트로브 신호(DSA, DSAi, DSB, DSBi)에 의해 클럭킹되고, 여기서 "i"는 상보 신호를 나타낸다. 따라서, DSAi는 DSA의 상보 부분이다. 하기될 바와 같이, DSA, DSAi, DSB 및 DSBi 신호들은 데이터 스트로브 입력 회로(14)에 의해 생성된다. DSA 신호는 제 1 데이터 비트에 대한 데이터 스트로브이지만, DSAi 신호는 제 2 데이터 비트에 대한 데이터 스트로브이고, DSB 신호는 제 3 데이터 비트에 대한 데이터 스트로브이고, DSBi 신호는 제 4 데이터 비트에 대한 데이터 스트로브이다. 따라서, 이들 데이터 스트로브 신호들의 모두가 차지된후, 단일 기록 사이클에 대한 집합적 기록 데이터는 플 립-플롭들(22 내지 28)에 의해 캡쳐된다.
제 1 및 제 2 기록 데이터 비트들이 각각의 플립-플롭들(32,34)의 데이터 입력들에 Ldin0 및 Ldin1 신호들로서 공급된다. 플립-플롭들(32,34)은 기록 데이터가 메모리 장치의 메모리 셀들 어레이에 기록되기 전에 하나의 클럭 사이클후 DDR2 메모리 장치들에 통상적으로 생성되는 기록1 신호에 의해 클럭킹된다. 그 다음 플립-플롭들(32,34)은 각각 기록 데이터, Din0 및 Din1의 제 1 및 제 2 비트들을 출력한다. 기록 데이터(Din2 및 Din3)의 제 3 및 제 4 비트들은 기록1 신호가 액티브되는 동시에 플립-플롭들(26,28)로부터 직접적으로 출력된다. 플립-플롭들(32,34)은 기록 데이터의 모두 4개의 비트들이 실질적으로 동시에 메모리 어레이에 제공되도록 메모리 어레이에 기록 데이터의 제 1 및 제 2 비트들을 출력하기 위해 사용된다.
상기된 바와 같이, 데이터 입력 래치 회로(18)는 적당한 시간에 데이터 스트로브 신호들(DSA, DSAi, DSB 및 DSBi)을 생성하고, 노이즈 신호들에 응답하여 데이터 캡쳐시 유발되지 않는 방식으로 행해진다. DSA 신호는 상보 DSAi 신호로부터 인버터(40)에 의해 생성되고, DSB 신호는 상보 DSBi 신호로부터 인버터(42)에 의해 유사하게 생성된다. DSAi 및 DSBi 신호들은 차례로 각각의 논리 회로들(46, 48)에 의해 생성된다. 논리 회로들(46, 48)의 기능은 논리 회로(46, 48)가 높은 인에이블 스트로브 입력("high enable data strobe input; EDSIN") 신호에 의해 인에이블되고 논리 회로(46) 또는 논리 회로(48)가 각각 높은 ENA 또는 ENB 신호에 의해 선택될때마다 글로벌 데이터 스트로브 DS 신호를 통과시킨다.
논리 회로(46,48)의 일 실시예는 도 2에 도시된다. 논리 회로(46, 48)는 도 1에 도시된 바와 같이 EDSIN 신호를 수신하도록 결합된 높은 Si 입력에 의해 인에이블되는 NAND 게이트(50)를 포함한다. 하기에 보다 상세히 설명되는 바와 같이, EDSIN 신호는 기록 인에이블 신호에 의해 하이를 액티브되도록 스위치되고 데이터의 4개의 비트들이 데이터 스트로브 신호들(DSA, DSAi, DSB 및 DSBi) 각각에 의해 캡쳐될때 로우를 인액티브(inactive)되도록 스위칭된다.
NAND 게이트(50)에 대한 다른 입력은 그 데이터 입력에서 데이터 스트로브 DS 신호를 수신하고 액티브 하이 MUXN 신호 및 액티브 로우 MUXP 신호에 의해 인에이블되는 멀티플렉서(52)의 출력에 결합된다. 도 1에 도시된 바와 같이, 논리 회로들(46, 48) 각각에 결합된 ENA 또는 ENB 신호가 액티브 하이일때마다, MUXN 신호는 하이를 액티브시키고 MUXP 신호는 로우를 액티브시킨다. 따라서 NAND 게이트(50)의 출력은 EDSIN 신호가 하이를 액티브시키고 각각의 인에이블 신호 ENA 또는 ENB가 하이일때마다 DS 신호의 상보적일 것이다. NAND 게이트의 출력은 멀티플렉서(52)가 디스에이블된후 NAND 게이트(50)의 출력이 래치되도록 인버터(56)에 의해 NAND 게이트(50)에 대한 멀티플렉서 입력에 결합된다. NAND 게이트(50)의 래치된 출력은 EDSIN 신호 전이들이 하기될 바와 같이 로우일때 하이를 재설정한다.
도 1을 참조하면, 논리 회로들(46, 48)로 인해, 상기 논리 회로들(46. 48)을 인에이블하는 ENA 및 ENB 신호들은 플립-플롭(60)에 의해 생성된다. 그러나, 논리 회로(46)에 대한 액티브 하이 MUXN이 플립-플롭(60)의 Qi 출력에 결합되고 논리 회로(48)에 대한 액티브 하이 MUXN이 플립-플롭(60)의 Q 출력에 결합되기 때문에, 논 리 회로들(46, 48)은 선택적으로 인에이블된다. 특히, 플립-플롭(60)이 재설정될때, 논리 회로(46)는 인에이블된다. 플립-플롭(60)을 설정하는 것은 논리 회로(48)를 인에이블시킨다.
플립-플롭(60)은 NAND 게이트(64)에 대한 어느 하나의 입력이 로우일때마다 발생하는 NAND 게이트(64)의 출력에서 하이에 의해 재설정된다. 데이터 스트로브 ENSi 신호를 인에이블하는 액티브 로우는 일반적으로 로우이므로, 인버터(66)는 NAND 게이트(64)를 인에이블한다. NAND 게이트(64)에 대한 다른 입력은 DSBi 신호의 상승 에지에 응답하는 로우 진행 펄스를 출력하는 펄스 생성기(68)에 결합된다. 상기된 바와 같이, DSBi 신호는 논리 회로(48)에 의해 생성되고, 플립-플롭(28)에 제 4 데이터 비트를 스트로빙한후 하이로 전이한다. 따라서, 플립-플롭(60)은 논리 회로(48)가 데이터의 제 4 비트를 스트로브하기 위해 데이터 스트로브 신호 DSBi를 출력할때 논리 회로(46)를 인에이블하도록 재설정된다.
플립-플롭(60)은 NOR 게이트(70)의 출력에서 DSC 신호에 의해 클럭킹된다. 플립-플롭(60)의 데이터 D 입력에 인가되는 신호는 플립-플롭(60)의 Qi 출력에서 생성된 ENA 신호이다. 그러므로, DSC 신호의 출력에 의해 클럭킹될때 플립-플롭(60)은 토글링(toggle)한다. NOR 게이트(70)는 데이터가 데이터 스트로브 회로(10)를 포함하는 메모리 장치의 메모리 어레이에 기록되기 전에 2 클럭 기간들을 생성한 액티브 로우 기록 2i 신호에 인에이블된다. 데이터 기록 동작전에, 2 클럭 기간들이 인에이블될때, 플립-플롭(60)은 DSAi 신호의 상승 에지상에서 발생하는 펄스 생성기(74)로부터 펄스에 의해 클럭킹된다. 상기된 바와 같이, DSAi 신호는 플립-플롭(24)에 데이터의 제 2 비트를 래치하기 위해 사용된다. DSAi 신호는 논리 회로(46)에 인가되는 DS 신호가 로우로 전이하고 논리 회로(46)가 인에이블될때 하이로 전이한다. 따라서, 논리 회로(46)는 DSA 및 DSAi 신호들이 DS 신호로부터 연속적으로 생성되도록 처음에 인에이블된다. DSAi 펄스들의 트레일링(trailing) 에지들은 펄스 생성기(74)가 NOR 게이트(70)에 각각의 펄스들을 인가하게 한다. 그러나, 이들 펄스들은 기록2i 신호가 인액티브 하이이기 때문에 기록 동작 전에 2 클럭 기간들까지 무시되나. 기록2i 신호가 액티브 로우가 될때, 다음 DSAi 펄스의 상승 에지는 DSC 펄스가 생성되게 하고, 이것은 논리 회로(48)를 인에이블하기 위해 플립-플롭(60)을 토글링한다. 논리 회로(48)는 그 다음 DS 신호의 다음 두개의 전이들로부터 DSB 및 DSBi 신호들을 생성한다. 상기된 바와 같이, DSB 및 DSBi 신호들은 플립-플롭들(26, 28)의 각각에 데이터의 제 3 및 제 4 비트들을 래치한다. 데이터의 제 4 비트를 래치하기 위해 사용된 DSBi 신호의 상승 에지는 논리 회로(46)를 다시 인에이블하기 위해 플립-플롭(60)을 재설정하는 펄스를 생성하도록 펄스 생성기(68)를 트리거한다. 요약하면, 기록2i 신호가 액티브될 때, 데이터 스트로브 회로(10)는 기록2i 신호가 액티브되기 전에 최종 두개의 DS 전이들상에서 각각 데이터의 두개의 비트들을 플립-플롭(22,24)에 스트로브한다. 그 다음 데이터 스트로브 회로(10)는 각각 플립-플롭들(26, 28)에 다음 두개의 데이터 비트들을 스트로브한다.
상기된 바와 같이 논리 회로들(46, 48)은 그들의 Si 입력들에 인가되는 EDSN 신호에 의해 인에이블된다. EDSIN 신호는 두개의 NOR 게이트들(84, 86)에 의해 형 성된 플립-플롭(80)에 의해 생성되고, 그 출력은 인버터(90)를 통해 결합된다. 플립-플롭(80)은 NOR 게이트(84)에 하이 데이터 스트로브 기록 인에이블 DSWE 신호를 인가함으로써 논리 회로(46, 48)를 인에이블하도록 설정된다. 플립-플롭(80)은 논리 회로들(46, 48)을 디스에이블하도록 재설정되고 인버터(94)에 액티브 로우 BRSTi 신호를 인가하거나 NOR 게이트(86)에 인액티브 하이 ENDSi 신호를 인가함으로써 출력 하이를 재설정한다. 그러나, 상기된 바와 같이, ENDSi 신호는 NOR 게이트(86)가 일반적으로 인에이블되도록, 데이터 스트로브 회로(10)의 동작 동안 액티브 로우이다. 플립-플롭(80)을 재설정하는 로우 전이 BRSTi 펄스는 DSBi 신호 전이들이 하이일때마다 펄스 생성기(68)의 출력에서 생성된다. 상기된 바와 같이, 이것은 데이터의 제 4 비트가 플립-플롭(28)에 래치될때 발생한다. 그러나, DSWE는 데이터 스트로브 회로(10)가 액티브일 때 일반적으로 하이이고, 이들 BRSTi 펄스들은 논리 회로들(46, 48)을 디스에이블하기 위해 플립-플롭(80)을 재설정하지 않는다. 그러나, 데이터 스트로브 회로(10)가 기록 동작을 위해 디스에이브될때, DSWE 신호는 로우로 전이하여 데이터의 제 4 비트가 플립-플롭(28)에 스트로브될때 BRSTi가 생성되게 한다.
전체 데이터 스트로브 회로(10)의 동작은 도 3의 상부에 지시된 바와 같이 150 ns 시간 기간에 걸쳐 도 2의 회로에 제공된 다양한 신호들을 도시하는, 도 3에 도시된 타이밍 다이어그램을 참조하여 설명될 것이다. 도 3a는 도 1의 데이터 스트로브 회로(10)를 포함하는 메모리 장치(도시되지 않음)에 대한 기본 타이밍을 제공하는 클럭 신호를 도시한다. 도 3b는 몇몇 펄스 쌍들을 가진 데이터 스트로브 신호 DS를 도시하고, 상기 펄스 쌍 각각은 메모리 장치에 데이터의 4개의 비트들을 스트로빙하기 위해 사용된다. 도 3b에 더 도시된 바와 같이, 한쌍의 노이즈 펄스들은 약 115ns에서 시작하는 DS 라인상에서 발생한다. 상기된 바와 같이, 도 3b에 도시된 각각의 DS 펄스는 도 3c에 도시된 바와 같이, DSA 펄스가 생성되게 하도록, 논리 회로(46)는 처음에 인에이블된다. 이런 DSA 펄스는 제 1 및 제 2 데이터 비트들을 각각 플립-플롭들(22,24)에 래치한다. 각각의 DSA 펄스가 생성될때, 도 3j에 도시된 기록2i 신호는 액티브 로우가 되어, DSA 펄스의 하강 에지(DSAi 펄스의 상승 에지)는 DSC 펄스가 도 3h에 도시된 바와 같이 NOR 게이트(70)의 출력에서 생성되게 한다. 이들 DSC 펄스들의 각각은 플립-플롭(60)을 토글링하여, 논리 회로(46)를 디스에이블하고 논리 회로(48)를 인에이블한다. 결과적으로, 추후 DS 펄스는 DSB 펄스가 도 3d에 도시된 바와 같이 생성되게 한다. 각각의 DSB 펄스는 제 2 및 제 3 데이터 비트들을 플립-플롭(26, 28)에 각각 래치하고, DSR 펄스가 도 3i에 도시된 바와 같이 NAND 게이트(64)의 출력에서 생성되게 한다. 이런 DSC 펄스는 플립-플롭(60)을 재설정하여, 논리 회로(46)를 인에이블하고 논리 회로(48)를 디스에이블하게 하고, 이에 따라 추후 DS 펄스는 상기된 바와 같이 DSB 펄스보다 오히려 DSA 펄스를 생성한다.
데이터 스트로브 회로(10)가 데이터 스트로브 라인들(DS)상 노이즈 펄스들에 둔감한 방식은 도 1 및 도 3을 참조하여 지금 설명될 것이다. 노이즈 펄스들이 115 내지 120ns 사이에서 생성될 때, 그들은 DSA 펄스가 도 3c에 도시된 바와 같이 생성되게 하고, 이것은 플립-플롭들(22,24)에 데이터를 래치한다. 그러나, 제 1 진짜 DS 펄스가 120ns 시간에 발생할때, 플립-플롭들(22,24)에 래치된 스퓨리어스 데이터는 이런 DS 펄스의 리딩 및 트레일링 에지들에 의해 래치된 데이터로 오버라이트된다. 중요하게, 노이즈 펄스들은 논리 회로(46)를 디스에이블하고 논리 회로(48)를 인에이블하는 플립-플롭(60)을 토글링하지 않는다. 만약 논리 회로(48)가 인에이블되면, 진짜 DS 신호는 제 3 및 제 4 데이터 비트들에 대한 플립-플롭들(26,28)에 제 1 및 제 2 데이터 비트들을 래치하는 DSB 펄스를 생성한다. 노이즈 펄스들이 플립-플롭(60)을 토글링하지 않는 이유는 노이즈 펄스들이 제공될때 도 3j에 도시된 기록2i 신호가 인액티브 하이이기 때문이다. 결과적으로, DSA 신호의 하강 에지는 NOR 게이트(70)를 통해 결합되지 않고, 그러므로 플립-플롭(60)을 클럭킹할 수 없다. 따라서, 노이즈 펄스들후 발생하는 제 1 DS 펄스는 제 1 및 제 2 데이터 비트들이 플립-플롭(22, 24)에 래치되게 하고, 노이즈 펄스들후 발생하는 제 2 DS 펄스는 제 3 및 제 3 데이터 비트들이 플립-플롭들(26, 28)에 래치되게 한다. 따라서 데이터 스트로브 회로(10)는 제 1 DS 펄스전에 프리앰블의 노이즈 펄스들에 둔감하다.
도 1의 데이터 스트로브 회로(10) 또는 본 발명의 몇몇 다른 실시예를 사용하는 메모리 장치의 일 실시예는 도 4에 도시된다. 본 명세서에 도시된 메모리 장치는 비록 본 발명이 패킷화된 DRAM들 및 RAMBUS DRAM들("RDRAM")뿐만 아니라 다른 종류의 디지털 장치들 같은 다른 형태의 동기화 DRAM들로 실현될지라도, 동기화 동적 랜덤 액세스 메모리("SDRAM")(100)이다. SDRAM(100)은 어드레스 버스(114)상 행 어드레스 또는 열 어드레스를 수신하는 어드레스 레지스터(112)를 포함한다. 어드레스 버스(114)는 메모리 제어기에 일반적으로 결합된다(도 4에 도시됨). 통상적으로, 행 어드레스는 어드레스 레지스터(112)에 의해 처음에 수신되고 행 어드레스 멀티플렉서(118)에 인가되는다. 행 어드레스 멀티플렉서(118)는 행 어드레스의 부분을 형성하는 뱅크 어드레스 비트 상태를 따른 두개의 메모리 어레이들(120, 12)중 어느 하나와 연관된 다수의 컴포넌트들에 행 어드레스를 결합한다.
메모리 어레이들(120, 122) 각각은 저장된 행 어드레스의 함수로서 행 어드레스를 저장하는 각각의 행 어드레스 래치(126), 및 각각의 어레이(120 또는 122)에 다양한 신호들을 인가하는 행 디코더(128)에 연관된다. 이러한 신호들은 메모리 어레이들(120, 122) 내의 메모리 셀들의 각각의 행들을 활성화하는 워드 라인 전압들을 포함한다. 행 어드레스 멀티플렉서(118)는 어레이들(120, 122)의 메모리 셀들을 리프레시하기 위해 행 어드레스 래치들(126)에 행 어드레스들을 결합한다. 행 어드레스들은 리프레시 제어기(132)에 의해 제어된 리프레시 카운터(130)에 의해 리프레시를 위해 생성된다.
행 어드레스가 어드레스 레지스터(112)에 인가되고 행 어드레스 래치들(126)중 하나에 저장된후, 열 어드레스는 어드레스 레지스터(112)에 인가되는다. 어드레스 레지스터(112)는 열 어드레스 래치(140)에 열 어드레스를 결합한다. SDRAM(100)의 동작 모드에 따라, 열 어드레스는 버스트 카운터(142)를 통해 열 어드레스 버퍼(144), 또는 어드레스 레지스터(112)에 의해 열 어드레스 어드레스에서 시작하는 열 어드레스 버퍼(114)에 컬럼 어드레스들의 시퀀스를 인가하는 버스트 카운터(142)에 결합된다. 어느 경우나, 열 어드레스 버퍼(144)는 각각의 감지 증 폭기들 및 각각의 어레이들(120, 122)에 대한 연관된 컬럼 회로(150, 152)에 다양한 신호들을 인가하는 열 디코더(148)에 열 어드레스를 인가한다.
어레이들(120, 122) 중 하나로부터 판독될 데이터는 각각 어레이들(120, 122) 중 하나에 대한 열 회로(150, 152)에 결합된다. 그 다음 데이터는 판독 데이터 경로(154)를 통해 데이터를 데이터 버스(158)에 인가하는 데이터 출력 레지스터(156)에 결합된다.
어레이들(120, 122) 중 하나에 기록될 데이터는 데이터 버스(158)로부터 데이터 입력 레지스터(160) 및 기록 데이터 경로(162)를 통해 각각 어레이들(120, 122)중 하나에 전달되는 열 회로(150, 152)에 결합된다. 데이터 스트로브 회로(10)는 외부적으로 생성된 데이터 스트로브("DS") 신호에 응답하여 데이터 버스(158)에 순차적으로 인가되는 4개의 데이터 비트들을 래치하기 위해 데이터 입력 레지스터(160)에 결합된다. 이들 4개의 데이터 비트들은 기록 데이터 경로(162)를 통해 열 회로(150, 152)에 결합된다. 마스크 레지스터(164)는 어레이들(120, 122)로부터 판독될 데이터를 선택적으로 마스킹함으로써 열 회로(150, 152)의 안팎으로 데이터의 흐름을 선택적으로 변경하기 위해 사용될 수 있다.
SDRAM(100)의 상기된 동작은 제어 버스(170)상에 수신된 명령 신호들에 응답하여 명령 디코더(168)에 의해 제어된다. 메모리 제어기(도 4에 도시되지 않음)에 의해 통상적으로 생성된 이들 하이 레벨 명령 신호들은 클럭 인에이블 신호(CKE*), 클럭 신호(CLK), 클립 선택 신호(CS*), 기록 인에이블 신호(WE*), 행 어드레스 스트로브 신호(RAS*), 및 열 어드레스 스트로브 신호(CAS*)이고, 여기서 "*"는 액티 브 로우 신호를 나타낸다. 이들 신호들의 다양한 결합들은 판독 명령 또는 기록 명령 같은 각각의 명령들로서 레지스터된다. 명령 디코더(168)는 각각의 명령 신호들 각각에 의해 설계된 기능(예를 들어, 판독 또는 기록)을 수행하기 위해 명령 신호들에 응답하는 제어 신호들의 시퀀스를 생성한다. 이들 명령 신호들, 및 그들이 각각의 기능들을 달성하는 방식은 통상적이다. 그러므로, 간략화를 위해, 이들 신호들의 추가 설명은 생략될 것이다.
도 5는 도 4의 SDRAM(100)을 포함하는 컴퓨터 시스템(200)을 도시한다. 컴퓨터 시스템(200)은 특정 계산 또는 임무들을 수행하기 위해 특정 소프트웨어를 실행하는 것과 같은 다양한 컴퓨팅 기능들을 수행하기 위한 프로세서(202)를 포함한다. 프로세서(202)는 데이터 스트로브 신호를 포함하는 일반적으로 어드레스 버스, 제어 버스 및 데이터 버스를 포함하는 프로세서 버스(204)를 포함한다. 게다가, 컴퓨터 시스템(200)은 오퍼레이터가 컴퓨터 시스템(200)과 인터페이스하도록 하는 프로세서(202)에 결합된 키보드 또는 마우스 같은 하나 이상의 입력 장치들(214)을 포함한다. 통상적으로, 컴퓨터 시스템(200)은 프로세서(202)에 결합된 하나 이상의 출력 장치들(216)을 포함하고, 상기 출력 장치들은 통상적으로 프린터 또는 비디오 단자이다. 하나 이상의 데이터 저장 장치들(218)은 프로세서(202)가 내부 또는 외부 저장 매체(도시되지 않음)로부터 데이터를 저장하거나 검색하도록 하는 프로세서(202)에 일반적으로 결합된다. 통상적인 저장 장치들(218)의 실시예들은 하드 및 플로피 디스크들, 테이프 카세트들, 및 컴팩트 디스크 판독 전용 메모리들(CD-ROM)을 포함한다. 프로세서(202)는 일반적으로 스택 랜덤 액세스 메모 리("SRAM")인 메모리(226), 및 메모리 제어기(230)를 통해 SDRAM(100)에 결합된다. 메모리 제어기(230)는 SDRAM(100)에 결합된 제어 버스(236) 및 어드레스 버스(238)를 포함한다. 데이터 버스(240)는 SDRAM(100)으로부터 메모리 제어기(230)를 통해 직접적으로(도시되지 않음), 또는 몇몇 다른 수단에 의해 프로세서 버스(204)에 결합된다.
상기에서, 비록 본 발명의 특정 실시예들이 도시를 위해 여기에 기술되지만, 다양한 변형들은 본 발명의 사상 및 범위에서 벗어나지 않고 이루어질 수 있다는 것이 인식될 것이다. 따라서, 본 발명은 첨부된 청구항들을 제외하고 제한되지 않는다.

Claims (63)

  1. 데이터 스트로브 회로(data strobe circuit)에 있어서,
    글로벌 데이터 스트로브 신호 및 제 1 인에이블 신호를 수신하기 위해 결합되고, 상기 제 1 인에이블 신호가 액티브일 때 상기 글로벌 데이터 스트로브 신호에 응답하여 제 1 데이터 스트로브 신호를 생성하는 제 1 논리 회로;
    상기 글로벌 데이터 스트로브 신호 및 제 2 인에이블 신호를 수신하기 위해 결합되고, 상기 제 2 인에이블 신호가 액티브일 때 상기 글로벌 데이터 스트로브 신호에 응답하여 제 2 데이터 스트로브 신호를 생성하는 제 2 논리 회로; 및
    상기 제 1 및 제 2 논리 회로들에 결합된 제어 회로로서, 상기 제어 회로는 기록 제어 신호를 수신하고, 상기 제어 회로는 액티브 제 1 인에이블 신호를 생성하고, 상기 액티브 제 1 인에이블 신호를 생성한 후 액티브 기록 제어 신호를 수신한 것에 응답하여 액티브 제 2 인에이블 신호를 생성하도록 동작가능한, 상기 제어 회로를 포함하는, 데이터 스트로브 회로.
  2. 제 1 항에 있어서, 상기 제어 회로는 상기 액티브 제 2 인에이블 신호가 생성될때 인액티브 제 1 인에이블 신호(inactive first enable signal)를 생성하도록 동작가능한, 데이터 스트로브 회로.
  3. 제 1 항에 있어서, 상기 제어 회로는:
    플립-플롭의 제어 입력에 인가되는 신호의 전이에 응답하여 설정되거나 재설정되는 상기 플립-플롭으로서, 상기 플립-플롭은 상기 제 1 논리 회로의 인에이블 입력에 결합된 제 1 출력 및 상기 제 2 논리 회로의 인에이블 입력에 결합된 제 2 출력을 갖고, 상기 제 1 및 제 2 출력은 상기 플립-플롭이 설정되는지 또는 재설정되는지의 각각에 따라 상기 제 1 논리 회로 또는 상기 제 2 논리 회로 중 하나가 인에이블되도록 서로에 대해 상보적인, 상기 플립-플롭; 및
    상기 플립-플롭의 제어 입력에 결합된 출력을 가진 논리 게이트로서, 상기 논리 게이트는 상기 제 1 데이터 스트로브 신호 및 상기 기록 제어 신호를 수신하고, 상기 제 1 데이터 스트로브 신호가 상기 플립-플롭을 설정하거나 또는 재설정하도록 상기 기록 제어 신호가 액티브일 때 상기 논리 게이트가 인에이블되는, 상기 논리 게이트를 포함하는, 데이터 스트로브 회로.
  4. 제 3 항에 있어서, 상기 플립-플롭의 상기 제어 입력은 상기 플립-플롭으로의 클럭 입력을 포함하여, 상기 클럭 입력에 인가되는 신호가 상기 플립-플롭을 토글링(toggling)함으로써 상기 플립-플롭을 설정하거나 재설정하도록 하는, 데이터 스트로브 회로.
  5. 제 3 항에 있어서, 상기 플립-플롭의 상기 제어 입력에 인가되는 상기 신호의 전이는 상기 플립-플롭을 설정하고, 상기 데이터 스트로브 회로는 상기 플립-플롭의 입력을 재설정하기 위해 결합된 출력을 가진 논리 게이트를 더 포함하며, 상 기 논리 게이트는 상기 제 2 데이터 스트로브 신호가 상기 플립-플롭을 재설정하도록 상기 제 2 데이터 스트로브 신호를 수신하는, 데이터 스트로브 회로.
  6. 제 1 항에 있어서, 상기 제 1 및 제 2 논리 회로들 각각은 상기 제 1 및 제 2 논리 회로들을 인에이블하거나 디스에이블하도록 하는 제 2 인에이블 입력을 더 포함하고, 상기 제 1 및 제 2 논리 회로들의 상기 제 2 인에이블 입력은 데이터 스트로브 기록 인에이블 신호를 수신하기 위해 결합되는, 데이터 스트로브 회로.
  7. 데이터 단자에 인가되는 데이터 신호를 샘플링하기 위한 데이터 샘플링 회로에 있어서,
    데이터 단자에 결합된 데이터 입력을 각각 갖는 다수의 데이터 캡쳐 회로들로서, 상기 데이터 캡쳐 회로들 각각은 데이터 스트로브 신호에 응답하여 상기 데이터 단자에 인가되는 데이터를 샘플링하기 위한 각각의 상기 데이터 스트로브 신호를 수신하기 위해 결합된 클럭 입력을 더 포함하는, 상기 데이터 캡쳐 회로들; 및
    글로벌 데이터 스트로브 신호 및 기록 제어 신호를 수신하는 데이터 스트로브 입력 회로로서, 상기 데이터 스트로브 입력 회로는 액티브인 상기 기록 제어 신호에 응답하여 상기 데이터 캡쳐 회로들 중 연속적인 회로들의 상기 클럭 입력들에 인가되는 연속적인 데이터 스트로브 신호들을 생성하도록 동작가능한, 상기 데이터 스트로브 입력 회로를 포함하는, 데이터 샘플링 회로.
  8. 제 7 항에 있어서, 상기 데이터 캡쳐 회로들 각각은 플립-플롭을 포함하는, 데이터 샘플링 회로.
  9. 제 7 항에 있어서, 상기 데이터 스트로브 입력 회로는:
    상기 글로벌 데이터 스트로브 신호 및 제 1 인에이블 신호를 수신하기 위해 결합된 제 1 논리 회로로서, 상기 제 1 논리 회로는 상기 제 1 인에이블 신호가 액티브일 때 상기 글로벌 데이터 스트로브 신호에 응답하여 제 1 및 제 2 데이터 스트로브 신호들을 생성하고, 상기 제 1 데이터 스트로브 신호는 제 1 데이터 캡쳐 회로들의 클럭 입력에 인가되고, 상기 제 2 데이터 스트로브 신호는 제 2 데이터 캡쳐 회로들의 클럭 입력에 인가되는, 상기 제 1 논리 회로;
    상기 글로벌 데이터 스트로브 신호 및 제 2 인에이블 신호를 수신하기 위해 결합된 제 2 논리 회로로서, 제 2 논리 회로는 상기 제 2 인에이블 신호가 액티브일 때 상기 글로벌 데이터 스트로브 신호에 응답하여 제 3 및 제 4 데이터 스트로브 신호들을 생성하고, 상기 제 3 데이터 스트로브 신호는 제 3 데이터 캡쳐 회로들의 클럭 입력에 인가되고, 상기 제 4 데이터 스트로브 신호는 제 4 데이터 캡쳐 회로들의 클럭 입력에 인가되는, 상기 제 2 논리 회로; 및
    상기 제 1 및 제 2 논리 회로들에 결합된 제어 회로로서, 상기 제어 회로는 상기 기록 제어 신호를 수신하며, 상기 제어 회로는 액티브 기록 제어 신호를 수신하는 것에 응답하여 액티브 제 1 인에이블 신호를 생성하고 상기 액티브 제 1 인에 이블 신호를 생성한 후 액티브 제 2 인에이블 신호를 생성하도록 동작가능한, 상기 제어 회로를 포함하는, 데이터 샘플링 회로.
  10. 제 9 항에 있어서, 상기 제어 회로는 상기 액티브 제 2 인에이블 신호를 생성하는 것에 응답하여 인액티브 제 1 인에이블 신호를 생성하도록 동작가능한, 데이터 샘플링 회로.
  11. 제 9 항에 있어서, 상기 제어 회로는:
    플립-플롭의 제어 입력에 인가되는 신호의 전이에 응답하여 설정되거나 재설정되는 상기 플립-플롭으로서, 상기 플립-플롭은 상기 제 1 논리 회로의 인에이블 입력에 결합된 제 1 출력 및 상기 제 2 논리 회로의 인에이블 입력에 결합된 제 2 출력을 갖고, 상기 제 1 및 제 2 출력은 상기 플립-플롭이 설정되는지 또는 재설정되는지의 각각에 따라 상기 제 1 논리 회로 또는 상기 제 2 논리 회로 중 하나가 인에이블되도록 서로 상보적인, 상기 플립-플롭; 및
    상기 플립-플롭의 제어 입력에 결합된 출력을 가진 논리 게이트로서, 상기 논리 게이트는 상기 제 1 데이터 스트로브 신호 및 상기 기록 제어 신호를 수신하고, 상기 제 1 데이터 스트로브 신호가 상기 플립-플롭을 설정하거나 재설정하도록 상기 기록 제어 신호가 액티브될 때 상기 논리 게이트가 인에이블되는, 상기 논리 게이트를 포함하는, 데이터 샘플링 회로.
  12. 제 11 항에 있어서, 상기 플립-플롭의 제어 입력은 상기 플립-플롭으로의 클럭 입력을 포함하여, 상기 클럭 입력에 인가되는 신호가 상기 플립-플롭을 토글링함으로써 상기 플립-플롭을 설정하거나 재설정하도록 하는, 데이터 샘플링 회로.
  13. 제 11 항에 있어서, 상기 플립-플롭의 제어 입력에 인가되는 상기 신호의 전이는 상기 플립-플롭을 설정하고, 상기 데이터 스트로브 회로는 상기 플립-플롭의 입력을 재설정하도록 결합된 출력을 가진 논리 게이트를 더 포함하며, 상기 논리 게이트는 상기 제 2 데이터 스트로브 신호가 상기 플립-플롭을 재설정하도록 상기 제 2 데이터 스트로브 신호를 수신하는, 데이터 샘플링 회로.
  14. 제 9 항에 있어서, 상기 제 1 및 제 2 논리 회로들 각각은 상기 제 1 및 제 2 논리 회로들을 인에이블하거나 디스에이블하도록 하는 제 2 인에이블 입력을 더 포함하고, 상기 제 1 및 제 2 논리 회로들의 상기 제 2 인에이블 입력은 데이터 스트로브 기록 인에이블 신호를 수신하기 위해 결합되는, 데이터 샘플링 회로.
  15. 제 7 항에 있어서, 제 1 및 제 2 데이터 스트로브 신호들은 상기 글로벌 데이터 스트로브 신호에 응답하여 생성된 제 1 펄스의 리딩(leading) 및 트레일링(trailing) 에지들 각각을 포함하고, 제 3 및 제 4 데이터 스트로브 신호들은 상기 글로벌 데이터 스트로브 신호에 응답하여 생성된 제 2 펄스의 리딩 및 트레일링 에지들 각각을 포함하는, 데이터 샘플링 회로.
  16. 메모리 장치에 있어서,
    외부 단자에 인가되는 행 어드레스 신호들을 수신하고 행 어드레스를 제공하기 위해 상기 행 어드레스 신호들을 디코딩하도록 동작가능한 행 어드레스 회로;
    외부 단자에 인가되는 열 어드레스 신호들을 수신하고 열 어드레스를 제공하기 위해 상기 열 어드레스 신호들을 디코딩하도록 동작가능한 열 어드레스 회로;
    상기 행 어드레스 및 열 어드레스에 의해 결정된 위치에서 어레이에 기록되거나 상기 어레이로부터 판독되는 데이터를 저장하도록 동작가능한 적어도 하나의 메모리 셀들의 어레이;
    상기 적어도 하나의 어레이와 외부 데이터 단자 사이의 데이터에 대응하는 데이터 신호들을 결합하도록 동작가능한 데이터 경로 회로;
    외부 단자에 인가되는 명령 신호들에 대응하는 제어 신호들의 시퀀스를 생성하도록 동작가능한 명령 신호 생성기; 및
    상기 메모리 장치의 컴포넌트에 결합된 데이터 스트로브 회로를 포함하며,
    상기 데이터 스트로브 회로는:
    글로벌 데이터 스트로브 신호 및 제 1 인에이블 신호를 수신하기 위해 결합되고, 상기 제 1 인에이블 신호가 액티브일 때 상기 글로벌 데이터 스트로브 신호에 응답하여 제 1 데이터 스트로브 신호를 생성하는 제 1 논리 회로;
    상기 글로벌 데이터 스트로브 신호 및 제 2 인에이블 신호를 수신하기 위해 결합되고, 상기 제 2 인에이블 신호가 액티브일 때 상기 글로벌 데이터 스트로브 신호에 응답하여 제 2 데이터 스트로브 신호를 생성하는 제 2 논리 회로; 및
    상기 제 1 및 제 2 논리 회로들에 결합된 제어 회로로서, 상기 제어 회로는 기록 제어 신호를 수신하며, 상기 제어 회로는 액티브 제 1 인에이블 신호를 생성하고 상기 액티브 제 1 인에이블 신호를 생성한 후 액티브 기록 제어 신호를 수신하는 것에 응답하여 액티브 제 2 인에이블 신호를 생성하도록 동작가능한, 상기 제어 회로를 포함하는, 메모리 장치.
  17. 제 16 항에 있어서, 상기 데이터 스트로브 회로는 상기 제 1 및 제 2 데이터 스트로브 신호들이 상기 외부 데이터 단자에 결합된 기록 데이터를 샘플링하기 위해 사용될 수 있도록 상기 데이터 경로 회로에 결합되는, 메모리 장치.
  18. 제 16 항에 있어서, 상기 제어 회로는 상기 액티브 제 2 인에이블 신호가 생성될 때 인액티브 제 1 인에이블 신호를 생성하도록 동작가능한, 메모리 장치.
  19. 제 16 항에 있어서, 상기 제어 회로는:
    플립-플롭의 제어 입력에 인가되는 신호의 전이에 응답하여 설정되거나 재설정되는 상기 플립-플롭으로서, 상기 플립-플롭은 상기 제 1 논리 회로의 인에이블 입력에 결합된 제 1 출력 및 상기 제 2 논리 회로의 인에이블 입력에 결합된 제 2 출력을 갖고, 상기 제 1 및 제 2 출력은 상기 플립-플롭이 설정되는지 또는 재설정되는지의 각각에 따라 상기 제 1 논리 회로 또는 상기 제 2 논리 회로 중 하나가 인에이블되도록 서로 상보적인, 상기 플립-플롭; 및
    상기 플립-플롭의 제어 입력에 결합된 출력을 가진 논리 게이트로서, 상기 논리 게이트는 상기 제 1 데이터 스트로브 신호 및 상기 기록 제어 신호를 수신하며, 상기 제 1 데이터 스트로브 신호가 상기 플립-플롭을 설정하거나 재설정하도록 상기 기록 제어 신호가 액티브될 때 상기 논리 게이트가 인에이블되는, 상기 논리 게이트를 포함하는, 메모리 장치.
  20. 제 19 항에 있어서, 상기 플립-플롭의 제어 입력은 상기 플립-플롭으로의 클럭 입력을 포함하여, 상기 클럭 입력에 인가되는 신호가 상기 플립-플롭을 토글링함으로써 상기 플립-플롭을 설정하거나 재설정하도록 하는, 메모리 장치.
  21. 제 19 항에 있어서, 상기 플립-플롭의 제어 입력에 인가되는 상기 신호의 전이는 상기 플립-플롭을 설정하고, 상기 데이터 스트로브 회로는 상기 플립-플롭의 입력을 재설정하도록 결합된 출력을 가진 논리 게이트를 더 포함하며, 상기 논리 게이트는 상기 제 2 데이터 스트로브 신호가 상기 플립-플롭을 재설정하도록 상기 제 2 데이터 스트로브 신호를 수신하는, 메모리 장치.
  22. 제 16 항에 있어서, 상기 제 1 및 제 2 논리 회로들 각각은 상기 제 1 및 제 2 논리 회로들을 인에이블하거나 디스에이블하도록 하는 제 2 인에이블 입력을 더 포함하고, 상기 제 1 및 제 2 논리 회로들의 상기 제 2 인에이블 입력은 데이터 스 트로브 기록 인에이블 신호를 수신하기 위해 결합되는, 메모리 장치.
  23. 제 16 항에 있어서, 상기 메모리 장치는 다이내믹 랜덤 액세스 메모리 장치를 포함하는, 메모리 장치.
  24. 제 16 항에 있어서, 상기 글로벌 데이터 스트로브 신호는 상기 메모리 장치의 외부적으로 액세스 가능한 단자에 인가되는, 메모리 장치.
  25. 클럭 신호와 동기화하여 동작하는 메모리 장치에 있어서,
    외부 단자에 인가되는 행 어드레스 신호들을 수신하고 행 어드레스를 제공하기 위해 상기 행 어드레스 신호들을 디코딩하도록 동작가능한 행 어드레스 회로;
    외부 단자에 인가되는 열 어드레스 신호들을 수신하고 열 어드레스를 제공하기 위해 상기 열 어드레스 신호들을 디코딩하도록 동작가능한 열 어드레스 회로;
    상기 행 어드레스 및 열 어드레스에 의해 결정된 위치에서 어레이에 기록되거나 상기 어레이로부터 판독되는 데이터를 저장하도록 동작가능한 적어도 하나의 메모리 셀들의 어레이; 및
    상기 적어도 하나의 어레이와 외부 데이터 단자 사이의 데이터에 대응하는 데이터 신호들을 결합하도록 동작가능한 데이터 경로 회로를 포함하며,
    상기 데이터 경로 회로는:
    상기 외부 데이터 단자에 결합된 데이터 입력을 각각 갖는 다수의 데이터 캡 쳐 회로들로서, 상기 데이터 캡쳐 회로들 각각은 데이터 스트로브 신호에 응답하여 상기 외부 데이터 단자에 인가되는 데이터를 샘플링하기 위한 각각의 데이터 스트로브 신호를 수신하기 위해 결합된 클럭 입력을 더 포함하는, 상기 데이터 캡쳐 회로들;
    글로벌 데이터 스트로브 신호 및 기록 제어 신호를 수신하는 데이터 스트로브 입력 회로로서, 상기 데이터 스트로브 입력 회로는 액티브인 상기 기록 제어 신호에 응답하여 상기 데이터 캡쳐 회로들 중 연속적인 회로들의 상기 클럭 입력들에 인가되는 연속적인 데이터 스트로브 신호들을 생성하도록 동작가능한, 상기 데이터 스트로브 입력 회로; 및
    외부 명령 단자에 인가되는 명령 신호들에 대응하는 제어 신호들의 시퀀스를 생성하도록 동작가능한 명령 신호 생성기를 포함하는, 메모리 장치.
  26. 제 25 항에 있어서, 상기 기록 제어 신호는 데이터를 상기 메모리 셀들의 어레이에 내부적으로 기록하기 전에 미리 결정된 수의 클럭 신호 기간들이 생성된 기록 신호를 포함하는, 메모리 장치.
  27. 제 25 항에 있어서, 상기 데이터 캡쳐 회로들 각각은 플립-플롭을 포함하는, 메모리 장치.
  28. 제 25 항에 있어서, 상기 데이터 스트로브 입력 회로는:
    상기 글로벌 데이터 스트로브 신호 및 제 1 인에이블 신호를 수신하기 위해 결합된 제 1 논리 회로로서, 상기 제 1 논리 회로는 상기 제 1 인에이블 신호가 액티브일 때 상기 글로벌 데이터 스트로브 신호에 응답하여 제 1 및 제 2 데이터 스트로브 신호들을 생성하고, 상기 제 1 데이터 스트로브 신호는 제 1 데이터 캡쳐 회로들의 클럭 입력에 인가되고 상기 제 2 데이터 스트로브 신호는 제 2 데이터 캡쳐 회로들의 클럭 입력에 인가되는, 상기 제 1 논리 회로;
    상기 글로벌 데이터 스트로브 신호 및 제 2 인에이블 신호를 수신하기 위해 결합되는 제 2 논리 회로로서, 상기 제 2 논리 회로는 상기 제 2 인에이블 신호가 액티브일 때 상기 글로벌 데이터 스트로브 신호에 응답하여 제 3 및 제 4 데이터 스트로브 신호들을 생성하는 제 2 논리 회로로서, 상기 제 3 데이터 스트로브 신호는 제 3 데이터 캡쳐 회로들의 클럭 입력에 인가되고 상기 제 4 데이터 스트로브 신호는 제 4 데이터 캡쳐 회로들의 클럭 입력에 인가되는, 상기 제 2 논리 회로; 및
    상기 제 1 및 제 2 논리 회로들에 결합된 제어 회로로서, 상기 제어 회로는 기록 제어 신호를 수신하며, 상기 제어 회로는 액티브 기록 제어 신호를 수신하는 것에 응답하여 액티브 제 1 인에이블 신호를 생성하고 상기 액티브 제 1 인에이블 신호를 생성한 후 액티브 제 2 인에이블 신호를 생성하도록 동작가능한, 상기 제어 회로를 포함하는, 메모리 장치.
  29. 제 28 항에 있어서, 상기 제어 회로는 상기 액티브 제 2 인에이블 신호를 생 성하는 것에 응답하여 인액티브 제 1 인에이블 신호를 생성하도록 동작가능한, 메모리 장치.
  30. 제 28 항에 있어서, 상기 제어 회로는:
    플립-플롭의 제어 입력에 인가되는 신호의 전이에 응답하여 설정되거나 재설정되는 상기 플립-플롭으로서, 상기 플립-플롭은 상기 제 1 논리 회로의 인에이블 입력에 결합된 제 1 출력 및 상기 제 2 논리 회로의 인에이블 입력에 결합된 제 2 출력을 갖고, 상기 제 1 및 제 2 출력은 상기 플립-플롭이 설정되는지 또는 재설정되는지의 각각에 따라 상기 제 1 논리 회로 또는 제 2 논리 회로 중 하나가 인에이블되도록 서로 상보적인, 상기 플립-플롭; 및
    상기 플립-플롭의 제어 입력에 결합된 출력을 가진 논리 게이트로서, 상기 논리 게이트는 상기 제 1 데이터 스트로브 신호 및 상기 기록 제어 신호를 수신하며, 상기 제 1 데이터 스트로브 신호가 상기 플립-플롭을 설정하거나 재설정하도록 상기 기록 제어 신호가 액티브될 때 상기 논리 게이트가 인에이블되는, 상기 논리 게이트를 포함하는, 메모리 장치.
  31. 제 30 항에 있어서, 상기 플립-플롭의 상기 제어 입력은 상기 플립-플롭으로의 클럭 입력을 포함하여, 상기 클럭 입력에 인가되는 신호가 상기 플립-플롭을 토글링함으로써 상기 플립-플롭을 설정하거나 재설정하도록 하는, 메모리 장치.
  32. 제 30 항에 있어서, 상기 플립-플롭의 제어 입력에 인가되는 상기 신호의 전이는 상기 플립-플롭을 설정하고, 상기 데이터 스트로브 회로는 상기 플립-플롭의 입력을 재설정하도록 결합된 출력을 가진 논리 게이트를 더 포함하며, 상기 논리 게이트는 상기 제 2 데이터 스트로브 신호가 상기 플립-플롭을 재설정하도록 상기 제 2 데이터 스트로브 신호를 수신하는, 메모리 장치.
  33. 제 28 항에 있어서, 상기 제 1 및 제 2 논리 회로들 각각은 상기 제 1 및 제 2 논리 회로들을 인에이블하거나 디스에이블하도록 하는 제 2 인에이블 입력을 더 포함하고, 상기 제 1 및 제 2 논리 회로들의 제 2 인에이블 입력은 데이터 스트로브 기록 인에이블 신호를 수신하기 위해 결합되는, 메모리 장치.
  34. 제 25 항에 있어서, 상기 제 1 및 제 2 데이터 스트로브 신호들은 상기 글로벌 데이터 스트로브 신호에 응답하여 생성된 제 1 펄스의 리딩 및 트레일링 에지들 각각을 포함하고, 상기 제 3 및 제 4 데이터 스트로브 신호들은 상기 글로벌 데이터 스트로브 신호에 응답하여 생성된 제 2 펄스의 리딩 및 트레일링 에지들 각각을 포함하는, 메모리 장치.
  35. 제 25 항에 있어서, 상기 동기화 메모리 장치는 동기화 다이내믹 랜덤 액세스 메모리 장치를 포함하는, 메모리 장치.
  36. 제 25 항에 있어서, 상기 글로벌 데이터 스트로브 신호는 상기 메모리 장치의 외부적으로 액세스 가능한 단자에 인가되는, 메모리 장치.
  37. 컴퓨터 시스템에 있어서,
    프로세서 버스를 가진 프로세서;
    데이터가 상기 컴퓨터 시스템에 입력되게 하도록 적응된 상기 프로세서 버스를 통해 상기 프로세서에 결합된 입력 장치;
    데이터가 상기 컴퓨터 시스템으로부터 출력되게 하도록 적응된 상기 프로세서 버스를 통해 상기 프로세서에 결합된 출력 장치; 및
    데이터가 저장되게 하도록 적응된 상기 프로세서 버스에 결합된 메모리 장치를 포함하며,
    상기 메모리 장치는:
    외부 단자에 인가되는 행 어드레스 신호들을 수신하고 행 어드레스를 제공하기 위해 상기 행 어드레스 신호들을 디코딩하도록 동작가능한 행 어드레스 회로;
    외부 단자에 인가되는 열 어드레스 신호들을 수신하고 열 어드레스를 제공하기 위해 상기 열 어드레스 신호들을 디코딩하도록 동작가능한 열 어드레스 회로;
    행 어드레스 및 열 어드레스에 의해 결정된 위치에서 어레이에 기록되거나 상기 어레이로부터 판독되는 데이터를 저장하도록 동작가능한 적어도 하나의 메모리 셀들의 어레이;
    상기 적어도 하나의 어레이와 외부 데이터 단자 사이의 데이터에 대응하는 데이터 신호들을 결합하도록 동작가능한 데이터 경로 회로;
    외부 단자에 인가되는 명령 신호들에 대응하는 제어 신호들의 시퀀스를 생성하도록 동작가능한 명령 신호 생성기; 및
    상기 메모리 장치의 컴포넌트에 결합된 데이터 스트로브 회로를 포함하며,
    상기 데이터 스트로브 회로는:
    글로벌 데이터 스트로브 신호 및 제 1 인에이블 신호를 수신하기 위해 결합되고, 상기 제 1 인에이블 신호가 액티브일 때 상기 글로벌 데이터 스트로브 신호에 응답하여 제 1 데이터 스트로브 신호를 생성하는 제 1 논리 회로;
    상기 글로벌 데이터 스트로브 신호 및 제 2 인에이블 신호를 수신하기 위해 결합되고, 상기 제 2 인에이블 신호가 액티브일 때 상기 글로벌 데이터 스트로브 신호에 응답하여 제 2 데이터 스트로브 신호를 생성하는 제 2 논리 회로; 및
    상기 제 1 및 제 2 논리 회로들에 결합된 제어 회로로서, 상기 제어 회로는 기록 제어 신호를 수신하며, 상기 제어 회로는 액티브 제 1 인에이블 신호를 생성하고 상기 액티브 제 1 인에이블 신호를 생성한 후 액티브 기록 제어 신호를 수신하는 것에 응답하여 액티브 제 2 인에이블 신호를 생성하도록 동작가능한, 상기 제어 회로를 포함하는, 컴퓨터 시스템.
  38. 제 37 항에 있어서, 상기 데이터 스트로브 회로는 상기 제 1 및 제 2 데이터 스트로브 신호들이 상기 외부 데이터 단자에 결합된 기록 데이터를 샘플링하기 위해 사용될 수 있도록 상기 데이터 경로 회로에 결합되는, 컴퓨터 시스템.
  39. 제 37 항에 있어서, 상기 제어 회로는 상기 액티브 제 2 인에이블 신호가 생성될때 인액티브 제 1 인에이블 신호를 생성하도록 동작가능한, 컴퓨터 시스템.
  40. 제 37 항에 있어서, 상기 제어 회로는:
    플립-플롭의 제어 입력에 인가되는 신호의 전이에 응답하여 설정되거나 재설정되는 상기 플립-플롭으로서, 상기 플립-플롭은 상기 제 1 논리 회로의 인에이블 입력에 결합된 제 1 출력 및 상기 제 2 논리 회로의 인에이블 입력에 결합된 제 2 출력을 갖고, 상기 제 1 및 제 2 출력은 상기 플립-플롭이 설정되는지 또는 재설정되는지의 각각에 따라 상기 제 1 논리 회로 또는 제 2 논리 회로 중 하나가 인에이블되도록 서로 상보적인, 상기 플립-플롭; 및
    상기 플립-플롭의 제어 입력에 결합된 출력을 가진 논리 게이트로서, 상기 논리 게이트는 상기 제 1 데이터 스트로브 신호 및 기록 제어 신호를 수신하고, 상기 제 1 데이터 스트로브 신호가 상기 플립-플롭을 설정하거나 재설정되도록 상기 기록 제어 신호가 액티브될 때 상기 논리 게이트가 인에이블되는, 상기 논리 게이트를 포함하는, 컴퓨터 시스템.
  41. 제 40 항에 있어서, 상기 플립-플롭의 제어 입력은 상기 플립-플롭으로의 클럭 입력을 포함하여, 상기 클럭 입력에 인가되는 신호가 상기 플립-플롭을 토글링함으로써 상기 플립-플롭을 설정하거나 재설정하도록 하는, 컴퓨터 시스템.
  42. 제 40 항에 있어서, 상기 플립-플롭의 제어 입력에 인가되는 상기 신호의 전이는 상기 플립-플롭을 설정하고, 상기 데이터 스트로브 회로는 상기 플립-플롭의 입력을 재설정하도록 결합된 출력을 가진 논리 게이트를 더 포함하며, 상기 논리 게이트는 상기 제 2 데이터 스트로브 신호가 상기 플립-플롭을 재설정하도록 상기 제 2 데이터 스트로브 신호를 수신하는, 컴퓨터 시스템.
  43. 제 37 항에 있어서, 상기 제 1 및 제 2 논리 회로들 각각은 상기 제 1 및 제 2 논리 회로들을 인에이블하거나 디스에이블하도록 하는 제 2 인에이블 입력을 더 포함하고, 상기 제 1 및 제 2 논리 회로들의 제 2 인에이블 입력은 데이터 스트로브 기록 인에이블 신호를 수신하기 위해 결합되는, 컴퓨터 시스템.
  44. 제 37 항에 있어서, 상기 메모리 장치는 다이내믹 랜덤 액세스 메모리 장치를 포함하는, 컴퓨터 시스템.
  45. 제 37 항에 있어서, 제 16 항의 메모리 장치에서, 상기 글로벌 데이터 스트로브 신호는 상기 메모리 장치의 외부적으로 액세스 가능한 단자에 인가되는, 컴퓨터 시스템.
  46. 컴퓨터 시스템에 있어서,
    프로세서 버스를 가진 프로세서;
    데이터가 상기 컴퓨터 시스템에 입력되게 하도록 적응된 상기 프로세서 버스를 통해 상기 프로세서에 결합된 입력 장치;
    데이터가 상기 컴퓨터 시스템으로부터 출력되게 하도록 적응된 상기 프로세서 버스를 통해 상기 프로세서에 결합된 출력 장치; 및
    클럭 신호와 동기화하여 동작하는 동기화 메모리 장치로서, 데이터가 저장되게 하도록 적응된 상기 프로세서에 결합되는 상기 동기화 메모리 장치를 포함하며,
    상기 동기화 메모리 장치는:
    외부 단자에 인가되는 행 어드레스 신호들을 수신하고 행 어드레스를 제공하기 위해 상기 행 어드레스 신호들을 디코딩하도록 동작가능한 행 어드레스 회로;
    외부 단자에 인가되는 열 어드레스 신호들을 수신하고 열 어드레스를 제공하기 위해 상기 열 어드레스 신호들을 디코딩하도록 동작가능한 열 어드레스 회로;
    상기 행 어드레스 및 열 어드레스에 의해 결정된 위치에서 어레이에 기록되거나 상기 어레이로부터 판독될 데이터를 저장하도록 동작가능한 적어도 하나의 메모리 셀들의 어레이; 및
    상기 적어도 하나의 어레이와 외부 데이터 단자 사이의 데이터에 대응하는 데이터 신호들을 결합하도록 동작가능한 데이터 경로 회로를 포함하며,
    상기 데이터 경로 회로는:
    상기 외부 데이터 단자에 결합된 데이터 입력을 각각 가진 다수의 데이터 캡쳐 회로들로서, 상기 데이터 캡쳐 회로들 각각은 데이터 스트로브 신호에 응답하여 상기 외부 데이터 단자에 인가되는 데이터를 샘플링하기 위한 각각의 데이터 스트로브 신호를 수신하기 위해 결합된 클럭 입력을 더 포함하는, 상기 데이터 캡쳐 회로들;
    글로벌 데이터 스트로브 신호 및 기록 제어 신호를 수신하는 데이터 스트로브 입력 회로로서, 상기 데이터 스트로브 입력 회로는 액티브인 상기 기록 제어 신호에 응답하여 상기 데이터 캡쳐 회로들 중 연속적인 회로들의 상기 클럭 입력들에 인가되는 연속적인 데이터 스트로브 신호들을 생성하도록 동작가능한, 상기 데이터 스트로브 입력 회로; 및
    외부 명령 단자에 인가되는 명령 신호들에 대응하는 제어 신호들의 시퀀스를 생성하도록 동작가능한 명령 신호 생성기를 포함하는, 컴퓨터 시스템.
  47. 제 46 항에 있어서, 상기 기록 제어 신호는 상기 메모리 셀들의 어레이에 데이터를 내부적으로 기록하기 전에 미리 결정된 수의 클럭 신호 기간들이 생성된 기록 신호를 포함하는, 컴퓨터 시스템.
  48. 제 46 항에 있어서, 상기 데이터 캡쳐 회로들 각각은 플립-플롭을 포함하는, 컴퓨터 시스템.
  49. 제 46 항에 있어서, 상기 데이터 스트로브 입력 회로는:
    상기 글로벌 데이터 스트로브 신호 및 제 1 인에이블 신호를 수신하기 위해 결합된 제 1 논리 회로로서, 상기 제 1 논리 회로는 상기 제 1 인에이블 신호가 액티브일 때 상기 글로벌 데이터 스트로브 신호에 응답하여 제 1 및 제 2 데이터 스트로브 신호들을 생성하고, 상기 제 1 데이터 스트로브 신호는 제 1 데이터 캡쳐 회로들의 클럭 입력에 인가되고 상기 제 2 데이터 스트로브 신호는 제 2 데이터 캡쳐 회로들의 클럭 입력에 인가되는, 상기 제 1 논리 회로;
    상기 글로벌 데이터 스트로브 신호 및 제 2 인에이블 신호를 수신하기 위해 결합된 제 2 논리 회로로서, 상기 제 2 논리 회로는 상기 제 2 인에이블 신호가 액티브일 때 상기 글로벌 데이터 스트로브 신호에 응답하여 제 3 및 제 4 데이터 스트로브 신호들을 생성하고, 상기 제 3 데이터 스트로브 신호는 제 3 데이터 캡쳐 회로들의 클럭 입력에 인가되고 상기 제 4 데이터 스트로브 신호는 제 4 데이터 캡쳐 회로들의 클럭 입력에 인가되는, 상기 제 2 논리 회로; 및
    상기 제 1 및 제 2 논리 회로들에 결합된 제어 회로로서, 상기 제어 회로는 상기 기록 제어 신호를 수신하며, 상기 제어 회로는 액티브 기록 제어 신호를 수신하는 것에 응답하여 액티브 제 1 인에이블 신호를 생성하고 상기 액티브 제 1 인에이블 신호를 생성한 후 액티브 제 2 인에이블 신호를 생성하도록 동작가능한, 상기 제어 회로를 포함하는, 컴퓨터 시스템.
  50. 제 49 항에 있어서, 상기 제어 회로는 상기 액티브 제 2 인에이블 신호를 생성하는 것에 응답하여 인액티브 제 1 인에이블 신호를 생성하도록 동작가능한, 컴퓨터 시스템.
  51. 제 49 항에 있어서, 상기 제어 회로는:
    플립-플롭의 제어 입력에 인가되는 신호의 전이에 응답하여 설정되거나 재설정되는 상기 플립-플롭으로서, 상기 플립-플롭은 상기 제 1 논리 회로의 인에이블 입력에 결합된 제 1 출력 및 상기 제 2 논리 회로의 인에이블 입력에 결합된 제 2 출력을 갖고, 상기 제 1 및 제 2 출력은 상기 플립-플롭이 설정되는지 또는 재설정되는지의 각각에 따라 상기 제 1 논리 회로 또는 상기 제 2 논리 회로 중 하나가 인에이블되도록 서로 상보적인, 상기 플립-플롭; 및
    상기 플립-플롭의 제어 입력에 결합된 출력을 갖는 논리 게이트로서, 상기 논리 게이트는 상기 제 1 데이터 스트로브 신호 및 기록 제어 신호를 수신하며, 상기 제 1 데이터 스트로브 신호가 상기 플립-플롭을 설정하거나 재설정하도록 상기 기록 제어 신호가 액티브될 때 상기 논리 게이트가 인에이블되는, 상기 논리 게이트를 포함하는, 컴퓨터 시스템.
  52. 제 51 항에 있어서, 상기 플립-플롭의 제어 입력은 상기 플립-플롭으로의 클럭 입력을 포함하여, 상기 클럭 입력에 인가되는 신호가 상기 플립-플롭을 토글링함으로써 상기 플립-플롭을 설정하거나 재설정하도록 하는, 컴퓨터 시스템.
  53. 제 51 항에 있어서, 상기 플립-플롭의 제어 입력에 인가되는 신호의 전이는 상기 플립-플롭을 설정하고, 상기 데이터 스트로브 회로는 상기 플립-플롭의 입력 을 재설정하도록 결합된 출력을 가진 논리 게이트를 더 포함하며, 상기 논리 게이트는 상기 제 2 데이터 스트로브 신호가 상기 플립-플롭을 재설정하도록 상기 제 2 데이터 스트로브 신호를 수신하는, 컴퓨터 시스템.
  54. 제 49 항에 있어서, 상기 제 1 및 제 2 논리 회로들 각각은 상기 제 1 및 제 2 논리 회로들을 인에이블하거나 디스에이블하도록 하는 제 2 인에이블 입력을 더 포함하고, 상기 제 1 및 제 2 논리 회로들의 상기 제 2 인에이블 입력은 데이터 스트로브 기록 인에이블 신호를 수신하기 위해 결합되는, 컴퓨터 시스템.
  55. 제 46 항에 있어서, 제 1 및 제 2 데이터 스트로브 신호들은 상기 글로벌 데이터 스트로브 신호에 응답하여 생성된 제 1 펄스의 리딩 및 트레일링 에지들 각각을 포함하고, 제 3 및 제 4 데이터 스트로브 신호들은 상기 글로벌 데이터 스트로브 신호에 응답하여 생성된 제 2 펄스의 리딩 및 트레일링 에지들 각각을 포함하는, 컴퓨터 시스템.
  56. 제 43 항에 있어서, 상기 동기화 메모리 장치는 동기화 다이내믹 랜덤 액세스 메모리 장치를 포함하는, 컴퓨터 시스템.
  57. 제 46 항에 있어서, 상기 글로벌 데이터 스트로브 신호는 상기 메모리 장치의 외부적으로 액세스 가능한 단자에 인가되는, 컴퓨터 시스템.
  58. 글로벌 데이터 스트로브 펄스들에 응답하여 데이터 스트로브 펄스들을 생성하는 방법에 있어서,
    제 1 글로벌 데이터 스트로브 펄스들에 응답하여 제 1 데이터 스트로브 펄스를 생성하는 단계; 및
    기록 명령이 액티브인 경우에만 제 2 글로벌 데이터 스트로브 펄스들에 응답하는 제 2 데이터 스트로브 펄스를 생성하는 단계를 포함하는, 데이터 스트로브 펄스 생성 방법.
  59. 제 58 항에 있어서, 상기 제 1 데이터 스트로브 펄스가 생성되는 경우에만 상기 제 2 글로벌 데이터 스트로브 펄스들에 응답하여 상기 제 2 데이터 스트로브 펄스를 생성하는 작용은:
    상기 제 1 데이터 스트로브 펄스가 상기 제 1 글로벌 데이터 스트로브 펄스들에 응답하여 생성되는 지를 결정하는 단계; 및
    그러한 경우, 상기 제 2 글로벌 데이터 스트로브 펄스들에 응답하여 상기 제 2 데이터 스트로브 펄스를 생성하는 단계를 포함하는, 데이터 스트로브 펄스 생성 방법.
  60. 글로벌 데이터 스트로브 펄스에 응답하여 데이터 신호를 샘플링하는 방법에 있어서,
    다수의 글로벌 데이터 스트로브 펄스들 각각에 응답하여 제 1 저장 장치를 사용하여 상기 데이터 신호를 주기적으로 샘플링하는 단계; 및
    기록 명령이 액티브될 경우, 상기 글로벌 데이터 스트로브 펄스들에 응답하여 상기 제 1 저장 장치를 사용하여 상기 데이터 신호를 샘플링하는 단계를 중단하고, 각각의 글로벌 데이터 스트로브 펄스에 응답하여 제 2 저장 장치를 사용하여 상기 데이터 신호를 샘플링하는 단계를 포함하는, 샘플링 방법.
  61. 노이즈 펄스들이 제 1 글로벌 데이터 스트로브 펄스 이전에 프리앰블(preamble)에 제공될 수 있는 신호 라인 상에 제공되는 글로벌 데이터 스트로브 펄스들에 응답하여 데이터 스트로브 펄스들을 생성하기 위한 방법에 있어서,
    상기 신호 라인 상에 제공된 상기 제 1 글로벌 데이터 스트로브 펄스들에 응답하여 제 1 데이터 스트로브 펄스를 생성하는 단계;
    상기 신호 라인 상에 제공된 상기 제 2 글로벌 데이터 스트로브 펄스들에 응답하여 제 2 데이터 스트로브 펄스를 생성하는 단계; 및
    상기 프리앰블 동안 상기 신호 라인 상에 제공된 노이즈 펄스들에 응답하여 제 1 또는 제 2 데이터 스트로브 펄스가 생성되지 못하게 하는 단계를 포함하는, 데이터 스트로브 펄스 생성 방법.
  62. 제 61 항에 있어서, 상기 신호 라인 상에 제공된 노이즈 펄스들에 응답하여 제 1 또는 제 2 데이터 스트로브 펄스가 생성되지 못하게 하는 작용은:
    상기 노이즈 펄스들이 생성될 때 기록 제어 신호가 제공되는지를 검사하는 단계; 및
    상기 기록 제어 신호가 제공되지 않는 경우, 상기 노이즈 펄스에 응답하여 제 2 데이터 스트로브 펄스가 생성되는 것을 방지하는 단계를 포함하는, 데이터 스트로브 펄스 생성 방법.
  63. 제 61 항에 있어서, 상기 신호 라인 상에 제공된 노이즈 펄스들에 응답하여 제 1 또는 제 2 데이터 스트로브 펄스가 생성되는 것을 방지하는 작용은:
    기록 제어 신호가 제공되는지를 검사하는 단계;
    상기 기록 제어 신호가 제공되지 않는 한, 글로벌 데이터 스트로브 펄스들 및 노이즈 펄스들을 포함하는 상기 신호 라인 상의 각각의 펄스에 응답하여 상기 제 1 데이터 스트로브 펄스를 생성하는 단계;
    상기 기록 제어 신호가 제공될 때, 글로벌 데이터 스트로브 펄스들 및 노이즈 펄스들을 포함하는 신호 라인 상의 각각의 펄스에 응답하여 상기 제 1 데이터 스트로브 펄스들이 생성되는 것을 중단하는 단계; 및
    상기 기록 제어 신호가 제공될 때, 글로벌 데이터 스트로브 펄스에 응답하여 상기 제 2 데이터 스트로브 펄스를 생성하는 단계를 포함하는, 데이터 스트로브 펄스 생성 방법.
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