CN1820322A - 用于双倍数据速率多位写入的数据选通同步电路和方法 - Google Patents

用于双倍数据速率多位写入的数据选通同步电路和方法 Download PDF

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Abstract

一种数据选通同步电路，包括接收全局数据选通脉冲和各个启动信号的第一和第二逻辑电路。控制电路起初施加启动信号给第一逻辑电路，使得第一逻辑电路响应于每个全局数据选通脉冲产生第一数据选通脉冲。控制电路接收写控制信号。当写控制信号变得有效时，控制电路终止施加到第一逻辑电路的启动信号并且施加启动信号给第二逻辑电路。第二逻辑电路然后响应于下一个全局数据选通脉冲产生第二数据选通脉冲。第一和第二数据选通脉冲用来锁存数据信号在各个触发器中。数据选通脉冲可以在数据选通脉冲的前沿和后沿锁存数据在触发器对中。

Description

用于双倍数据速率多位写入的数据选通同步电路和方法
技术领域
本发明涉及存储设备，以及更具体地，涉及用于将写数据的多位选通到双倍数据速率存储设备中的电路和方法。
背景技术
存储设备(例如动态随机存取存储器(“DRAM”)设备)通常被用于广泛的应用(包括个人计算机)中。已经投入了大量的精力并且继续投入大量的精力来提高存储设备能够读取和写入数据的速率。起初，存储设备异步操作，以及响应于一组存储命令，一单组数据被读出或写入存储设备。随后，通过与时钟信号同步读取和写入数据，存储设备的数据带宽增大。同步地读取和写入数据也允许存储设备之数据带宽的其它进步，例如突发模式和页面模式DRAM，在其中可以用单个存储命令传送大量的数据。
例如DRAM的同步存储设备起初在每个时钟周期与时钟信号的一个边沿(上升沿或下降沿)同步地传送数据。然而，随着同步存储设备中数据路径宽度的增加，随后可以与每个时钟周期的上升沿和下降沿两者同步地传送数据。因此，这些“双倍数据速率”(“DDR”)存储设备在每个时钟周期双倍地传送数据。当从DRR存储设备读取数据或者将数据写入DDR存储设备时，在单个读取或者写入操作中，内部地传送与时钟信号的两个边沿登记的数据。因此，虽然DDR存储设备支持比传统同步存储设备双倍的数据带宽，但是它们在内部操作上与传统存储设备的速度相同。与传统的同步存储设备相比，DDR存储设备可以提供双倍的数据带宽，因为它们具有为传统存储设备的数据路径两倍宽的内部数据路径。
在企图进一步增加存储设备的数据带宽中，已经开发了DDR存储设备。虽然像传统DDR存储设备一样，在单个读取或者写入操作中在相对宽的数据路径上内部地传送数据，但是在两个相邻时钟周期的每个边沿上数据传送到DDR2存储设备或者从DDR2存储设备传送数据。这样，DDR2存储设备与传统的DDR存储设备(现在被称为“DDR1存储设备)”相比具有两倍的数据带宽。
在高操作速度下，用于在数据总线端捕获写数据的数据选通(“DS”信号)的定时可以稍微变化。因此，实际上，在数据选通信号被认为有效期间存在数据选通窗口。DS窗口被定中在一对DS脉冲的每个边沿，并且在每个边沿之前或者之后扩展1/4时钟周期。在这些窗口的每一个期间，施加到存储设备的数据总线端的数据必须被认为是有效的。
DDR存储设备可能存储的一个问题是在DS线上在第一DS脉冲之前的“前同步码”中的噪音可能被误解为DS脉冲，特别是在DS脉冲相对于数据基本上延迟的情况下。因此，第一DS脉冲的第一和第二边沿(例如DS0和DS1)将被翻译为第三和第四数据选通转变DS2和DS3，以及忽略了真正的DS2和DS3。在这些情况下，不正确的写数据可能被选通到存储设备中。
因此，需要一种基本上防止DDR2存储设备的数据选通线上的噪音以避免捕获虚假数据的电路和方法。
发明内容
数据选通同步电路响应于全局数据选通信号产生第一数据选通信号，但是没有响应于全局数据选通信号产生第二数据选通信号，直到产生写控制信号。数据选通信号被用来在各个存储设备中存储数据信号的各个采样，使得响应于第一数据选通信号获得的数据信号采样被响应于随后数据选通信号获得的数据信号采样所重写。当产生写控制信号时，不再响应于全局数据选通信号产生第一数据选通信号。因此，保存在产生写控制信号之前最后获得的数据信号采样，以及保存在写控制信号之后获得的数据信号采样。
附图说明
图1是根据本发明的一个实施例的数据选通电路和方法的逻辑图；
图2是使用在图1的数据选通电路中的逻辑电路的一个实施例的逻辑图；
图3A-J是显示存在于图1的数据选通电路中的各种信号的时序图；
图4是使用图1的数据选通电路的存储设备的一个实施例的方框图；以及
图5是使用图4的存储设备的计算机系统的一个实施例的方框图。
具体实施方式
图1显示了数据选通电路10的一个实施例，其中数据选通电路10对数据选通线上的噪音不敏感并且这样仅仅响应于有效的数据选通来写入数据。正如下面将充分解释到的，电路10通过以下步骤来操作：在数据选通DS线上的DS脉冲的每个转变处选通数据；在预定写命令之前保存在最后两个转变处选通的数据；以及预定的写命令之后保存在头两个转变处选通的数据。因此，通过前同步码中的噪音信号选通的任何数据被正确的选通数据所重写。
参考图1，数据选通电路10包括数据选通输入电路14和数据输入锁存电路18。正如以下将较详细描述的那样，数据选通输入电路14用作产生数据选通信号，以及数据输入锁存电路18使用这些选通信号锁存写数据的四位。
数据输入锁存电路18包括4个触发器22、24、26和28，每个包括耦合到各自DQPAD线的数据(“D”)。所有触发器22-28的DQPAD线耦合到公共的数据总线端(未示出)。触发器22-28由各自的数据选通信号DSA、DSAi、DSB、DSBi来计时，其中“i”代表补信号。这样，DSAi是DSA的补信号。正如以下解释的，由数据选通输入电路14产生DSA、DSAi、DSB和DSBi信号。DSA信号是用于第一数据位的速据选通，DSAi是用于第二数据位的速据选通，DSB信号是用于第三数据位的速据选通，DSBi是用于第四数据位的速据选通。这样，在发生所有这些数据选通信号之后，由触发器22＝28捕获用于单个写周期的集体写数据。
将第一和第二写数据位作为Ldin0和Ldin1信号施加到各个触发器32、34的数据输入端。触发器32、34由写信号计时，写信号通常在写数据被写入存储设备的存储单元阵列之前的一个时钟周期在DDR2存储设备中产生。然后，触发器32、34分别输出写数据Din0和Din1的各个第一和第二位。在大约写信号变得有效的相同时刻，直接从触发器26和28输出写数据Din2的第三和第四位。触发器26和28用于将写数据的第一和第二位输出到存储阵列，使得写数据的所有四位在基本上相同的时刻呈现给存储阵列。
正如以前所述的，数据输入锁存器18在合适的时刻产生数据选通信号DSA、DSAi、DSB和DSBi，并且它进行这些使得没有导致响应于噪音信号来捕获数据。DSA信号由反相器40从其补DSAi信号中产生，以及DSB信号由反相器42从其补DSBi信号中产生。反过来，DSAi和DSBi信号由各个逻辑电路46和48产生。逻辑电路46和48的作用在于：在由高位启动数据选通输入(“EDSIN”)信号启动逻辑电路46和48以及逻辑电路46或者逻辑电路48分别由高位ENA或者ENB信号选择时，传送全局数据选通DS信号。
图2示出了逻辑电路46和48的一个实施例。逻辑电路46和48包括由高位Si输入端启动的NAND门50，Si输入端如图1所示耦合来接收EDSIN信号。正如以下将详细解释的，EDSIN信号通过写启动信号切换到有效高位，以及当四位数据分别由数据选通信号DSA、DSAi、DSB和DSBi捕获时切换到无效低位。
到NAND门50的其它输入耦合到多路复用器52的输出，多路复用器52在其数据输入端接受数据选通DS信号并且通过有效高位MUXN信号和有效低位MUXP信号启动。正如图1所示，当分别耦合到逻辑电路46和48的ENA或者ENB信号处于有效高位时MUXN信号处于有效高位以及MUXP信号处于有效低位。这样，当EDSIN信号处于有效高位以及各个启动信号ENA或者ENB处于高位时NAND门50的输出是DS信号的补信号。NAND门的输出通过反相器56耦合到至NAND门50的多路复用器输入端，使得在禁止多路复用器52之后NAND门50的输出被锁存。正如以下所述，当EDSIN信号转变到低位时NAND门50的锁存输出复位到高位。
返回到图1，因为逻辑电路46和48，由触发器60产生启动逻辑电路46和48的ENA和ENB信号。但是，因为用于逻辑电路46的有效高位MUXN耦合到触发器60的Qi输出，以及用于逻辑电路48的有效高位MUXN耦合到触发器60的Q输出，所以可选择地启动逻辑电路46和48。更具体地，当触发器60复位时，启动逻辑电路46。然后置位触发器60来启动逻辑电路48。
触发器60通过NAND门64的输出处于高位而复位，这发生在到NAND门64的任意一个输入处于低位时。有效低位启动数据选通ENDSi信号通常处于低位，于是反相器66通常启动NAND门64。到NAND门64的其它输入耦合到脉冲产生器68，脉冲产生器68响应于DSBi信号的上升沿输出低位走向(low-going)脉冲。正如以上所解释的，DSBi信号由逻辑电路48产生，并且当选通第四数据位到触发器28时它转变到高位。这样，当逻辑电路48输出数据选通信号DSBi以选通数据的第四位时触发器60复位以启动逻辑复位以启动逻辑电路46。
触发器60由处于NOR门70输出处的DSC信号计时。施加到触发器60的数据D输出端的信号是ENA信号，其在触发器60的Qi输出处产生。因此，当由DSC信号的输出计时时，触发器60触发。NOR门70由有效低位的Write2i信号启动，Write2i信号在数据写入到包括数据选通电路10的存储设备中的存储阵列中之前的2个时钟周期产生。当在数据写操作之前的2个时钟周期启动法触发器60时，触发器60由来自脉冲产生器74的脉冲计时，该脉冲发生在DSAi信号的上升沿。正如以上所解释的，DSAi信号用来锁存进入触发器24的数据的第二位。当施加到逻辑电路46的DS信号转变为低位以及启动逻辑电路46时，DSAi信号转变为高位。这样，起初启动逻辑电路46，使得从DS信号连续产生DSA和DSAi信号。DSA脉冲的下降沿使得脉冲产生器74施加各个脉冲到NOR门70。但是，忽略这些脉冲，直到写操作之前的2个时钟周期，因为Write2i信号处于无效低位。当Write2i信号变为有效低位时，下一个DSAi脉冲的上升沿使得产生DSC脉冲，这触发了触发器60启动逻辑电路48。然后逻辑电路48从DS信号的下两个转变产生DSB和DSBi。正如上面所解释的，这些DSB和DSBi信号分别锁存进入触发器26和28的数据的第三和第四位。用于锁存数据第四位的DSBi信号的上升沿触发脉冲产生器68产生脉冲，该脉冲复位触发器60以再次启动逻辑电路46。总之，当Write2i信号变得有效时，在Write2i信号变得有效之前最后两个DS转变处，数据选通电路10选通数据的两位分别进入触发器22和24。然后数据选通电路10选通数据的下两位数据分别进入触发器26和28。
正如以上所述的，逻辑电路46和48由施加到它们Si输入端的EDSN信号启动。由通过两个NOR门84和86的触发器80产生EDSIN，NOR门84和86的输出经由反相器90耦合。通过施加高位数据选通写启动DSWE信号到NOR门84，触发器80置位以启动逻辑电路46和48。通过施加有效低位BRSTi信号到反相器94或者施加无效高位ENDSi信号到NOR门86，触发器80复位以禁止逻辑电路46和48以及复位它们的输出到高位。但是，正如以上所提及的，在数据选通电路10的操作期间，ENDSi信号通常处于有效低位，使得通常启动NOR门86。当DSBi信号转变为高位时，在脉冲产生器68的输出处产生复位触发器80的低位转变BRSTi脉冲。正如以上所解释的，这发生在数据的第四位被锁存到触发器28时。但是，因为当数据选通电路10有效时DSWE通常处于高位，所以这些BRSTi脉冲没有复位触发器80以禁止逻辑电路46和48。但是，当对于写操作禁止数据选通电路10时，当数据的第四位被选通到触发器28时，DSWE信号转变为低位以允许产生BRSTi脉冲。
参考图3所示的时序图，将解释整个数据选通电路10的操作，其中图3显示了正如图3顶部所示的150ns时间段上的存在于图2的电路中的各种信号。图3A显示了时钟信号，其提供用于包含图1的数据选通电路10的存储设备(未示出)的基本定时。图3B显示了具有几个脉冲对的数据选通信号DS，每个脉冲对用于选通数据的四位到存储设备。正如图3B进一步示出的，在大约115ns开始，在DS线上发生一对噪音脉冲。正如上面所解释的，逻辑电路46初始被启动，使得图3B所示的DS脉冲促使产生DSA脉冲，正如图3C所示。该DSA脉冲分别锁存第一和第二数据为到触发器22和24。当发生每个DSA脉冲时，图3J所示的Write2i信号为有效低位，使得DSA脉冲的下降沿(DSAi脉冲的上升沿)促使在NOR门70的输出处产生DSC脉冲，如图3H所示。这些DSC脉冲的每一个触发所述触发器60，由此禁止逻辑电路46和启动逻辑电路48。因此，随后的DS脉冲促使产生DSB脉冲，正如图3D所示。每个DSB脉冲分别锁存第二和第三数据位到触发器26和28，以及促使在NAND门64处产生DSR脉冲，正如图3I所示。该DSC脉冲复位触发器60，由此启动逻辑电路46和禁止逻辑电路48，以便随后的DS脉冲产生DSA脉冲而不是DSB脉冲，正如以上所解释的。
现在参考图1和图3来解释数据选通电路10对数据选通线DS上的噪音脉冲不敏感的方式。当在115-120ns之间产生噪音脉冲时，它们每一个促使产生DSA脉冲，如图3C所示，该DSA脉冲锁存数据到触发器22和24。但是，当在120ns时刻发生第一真实DS脉冲时，锁存到触发器22和24的虚假数据利用由该DS脉冲的上升沿和下降沿锁存的数据所重写。重要的是，噪音脉冲没有触发所述触发器60，其将导致逻辑电路46的禁止和逻辑电路48的启动。如果启动逻辑电路48，真实的DS信号将产生DSB脉冲，其锁存第一和第二数据位到触发器26和28，用于第三和第四数据位。噪音脉冲没有触发所述触发器60的原因在于：当噪音脉冲存在时，图3J所示的Write2i信号为无效高位。因此，DSA信号的下降沿没有经由NOR门70耦合，以及因此它不能提供时钟给触发器60。这样，在噪音脉冲使得第一和第二数据位被锁存到触发器22和24之后发生第一DS脉冲和在噪音脉冲使得第三和第四数据位被锁存到触发器26和28之后发生第二DS脉冲。这样，数据选通电路10对第一DS脉冲之前在前同步码中的噪音脉冲不敏感。
图4显示了使用图1的数据选通电路10或者本发明的一些其他实施例的存储设备的一个实施例。图示的存储设备是一动态随机存取存储器(“SDRAM”)100，尽管本发明可以被实例化为其它类型的同步DRAM，例如封装的DRAM以及RAMBUS DRAM(“RDRAM”)，以及其它类型的数字设备。SDRAM 100包括地址寄存器112，用于接收地址总线114上的行地址或列地址。地址总线114一般地耦合到存储控制器(图4中未示出)。通常，行地址开始被地址寄存器112接收并施加到行地址多路复用器118。行地址多路复用器118根据形成部分行地址的存储体地址位将行地址耦合到与两个存储器阵列120、122任意一个相关联的多个组件。
与存储器阵列120、122的每一个相关联的分别是存储行地址的行地址锁存器126以及行解码器128，行解码器128根据存储的行地址将各种信号施加到其各自的阵列120或122。这些信号包括激活存储阵列120、122中存储单元的各行的字线电压。行地址多路复用器118也将行地址耦合到行地址锁存器126，用于更新阵列120、122中的存储单元。产生行地址，用于由更新计数器130进行更新，更新计数器130由更新控制器132控制。
在行地址被用于行地址寄存器112以及被存储到行地址锁存器126中之后，列地址被施加到地址寄存器112。地址寄存器112将列地址耦合到列地址锁存器140。根据SDRAM 100的操作模式，列地址或者经由脉冲计数器142耦合到列地址缓冲器144，或者耦合到脉冲计数器142，其中在地址寄存器112输出列地址开始，脉冲计数器142将列地址序列应用到列地址缓冲器144。在任何情况下，列地址缓冲器144将列地址施加到列解码器148，其对于各个阵列120、122将各个信号施加到各个传感放大器以及相关的列地址电路150、152。
将要从阵列120、122之一个读取的数据分别被耦合到用于阵列120、122之一个的列电路150、152。所述数据然后经由读取数据路径154被耦合到数据输出寄存器156，其将所述数据耦合到数据总线158。
将要写入阵列120、122之一的数据经由数据输入寄存器160以及写入数据路径162从数据总线158被耦合到列电路150、152，所述数据在这里分别被传送到阵列120、122的一个。数据选通电路10被耦合到数据输入寄存器160，以响应于外部产生的数据选通(“DS”)信号，锁存连续施加到数据总线158的数据的四位。这些四位数据然后经由写入数据路径162耦合到列电路150、152。屏蔽寄存器164可以用来选择性地改变进或者出列电路150、152的数据流，例如通过选择性地屏蔽将要从阵列120、122读取的数据。
上述SDRAM 100的操作由命令解码器168响应于控制总线170上接收的命令信号来控制。这些高电平命令信号(通常是由存储控制器产生的信号(图4中未示出))为时钟启动信号CKE*、时钟信号CLK、片选信号CS*、写启动信号WE*、行地址选通信号RAS*、以及列地址选通信号CAS*，此处“*”表示信号有效低位。这些信号的各种组合都作为各个命令被寄存，例如读取命令或写入命令。响应于所述命令信号，命令解码器168产生控制信号序列，以执行由每一个命令信号指定的功能(例如，读取或写入)。这些命令信号以及它们实现各自功能的方式都是传统的。因此，便于简洁，省略了对这些控制信号进一步的描述。
图5显示了包含图4的SDRAM 100的计算机系统200。计算机系统200包括处理器202，用于执行各种计算功能，例如运行特定的软件以执行特定的计算或任务。处理器202包括处理器总线204，通常包括地址总线、控制总线、和数据总线，其包括数据选通信号。另外，计算机系统200包括连接到处理器202的一个或多个输入设备214(例如键盘或鼠标)，以允许操作者与计算机系统交互。尤其，计算机系统202也包括连接到处理器202的一个或多个输出设备216，这些输入设备通常为打印机或视频终端。通常，处理器202也连接一个或多个数据存储设备208，以允许处理器202存储数据到内部或者外部存储介质或者从内部或者外部存储介质(未示出)检索数据。典型的存储设备218的例子包括硬盘或软盘、盒式磁带、以及光盘只读存储器(CD-ROM)。通常，处理器202也连接到高速缓冲存储器226(其通常为静态随机存储存储器(“SRAM”))以及经由存储控制器230连接到SDRAM 100。存储控制器230一般包括控制总线236以及地址总线238，其连接到SDRAM 100。数据总线240直接(未示出)经由存储控制器230或者通过一些其它装置从SDRAM 100连接到处理器总线204。
从上述内容可以理解，尽管为了说明的目的已经描述了本发明的特定实施例，但是可以进行各种变型而不偏离本发明的精神和范畴。因此除附加的权利要求之外，本发明不受限制。

Claims (63)

1、一种数据选通电路，包括：
用于接收全局数据选通信号和第一启动信号的第一逻辑电路，当所述第一启动电信号有效时，所述第一逻辑电路响应于所述全局数据选通信号产生第一数据选通信号；
用于接收所述全局数据选通信号和第二启动信号的第二逻辑电路，当所述第二启动信号有效时，所述第二逻辑电路响应于所述全局数据选通信号产生第二数据选通信号；以及
耦合到所述第一和第二逻辑电路的控制电路，所述控制电路接收写控制信号，所述控制电路产生有效的第一启动信号，以及在产生所述有效的第一启动信号之后，响应于接收到有效的写控制信号，产生有效的第二启动信号。
2、根据权利要求1的数据选通电路，其中，当产生所述有效的第二启动信号时，所述控制电路可操作来产生无效的第一启动信号。
3、根据权利要求1的数据选通电路，其中，所述控制电路包括：
触发器，响应于施加到所述触发器的控制输入端的信号的转变来置位和复位所述触发器，所述触发器具有耦合到所述第一逻辑电路的启动输入端的第一输出端以及耦合到所述第二逻辑电路的启动输入端的第二输出端，所述第一和第二输出端彼此互补，使得取决于所述触发器置位或者复位而分别启动所述第一逻辑电路或者所述第二逻辑电路；以及
逻辑门，具有耦合到所述触发器的所述控制输入端的输出端，所述逻辑门接收所述第一数据选通信号和所述写控制信号，当所述写控制信号有效以允许所述第一数据选通信号置位或者复位所述触发器时，启动所述逻辑门。
4、根据权利要求3的数据选通电路，其中，所述触发器的所述控制输入端包括到所述触发器的时钟输入端，使得施加到所述时钟输入端的信号通过触发所述触发器来置位或者复位所述触发器。
5、根据权利要求3的数据选通电路，其中，施加到所述触发器的所述控制输入端的信号的转变置位所述触发器，以及其中，所述数据选通电路还包括具有耦合到所述触发器的复位输入端的输出端的逻辑门，所述逻辑门接收所述第二数据选通信号以允许所述第二数据选通信号复位所述触发器。
6、根据权利要求1的数据选通电路，其中，所述第一和第二逻辑电路的每一个还包括用于启动或者禁止所述第一和第二逻辑电路的第二启动输入端，所述第一和第二逻辑电路的所述第二启动输入端耦合来接收数据选通写启动信号。
7、一种数据采样电路，用于采样施加到数据端的数据信号，所述数据采样电路包括：
多个数据捕获电路，每一个具有耦合到所述数据端的数据输入端，所述数据捕获电路的每一个还包括耦合来接收各个数据选通信号的时钟输入端，用于响应于所述数据选通信号来采样施加到所述数据端的数据；以及
数据选通输入电路，用于接收全局数据选通信号和写控制信号，所述数据选通输入电路响应于所述写控制信号处于有效状态来产生施加到连续多个数据捕获电路的时钟输入端的连续多个数据选通信号。
8、根据权利要求7的数据采样电路，其中，所述数据捕获电路的每一个包括触发器。
9、根据权利要求7的数据采样电路，其中，所述数据选通输入电路包括：
用于接收所述全局数据选通信号和第一启动信号的第一逻辑电路，当所述第一启动电信号有效时，所述第一逻辑电路响应于所述全局数据选通信号产生第一和第二数据选通信号，所述第一数据选通信号施加到所述数据捕获电路的第一个的所述时钟输入端，以及第二数据选通信号施加到所述数据捕获电路的第二个的所述时钟输入端；
用于接收所述全局数据选通信号和第二启动信号的第二逻辑电路，当所述第二启动信号有效时，所述第二逻辑电路响应于所述全局数据选通信号产生第三和第四数据选通信号，所述第三数据选通信号施加到所述数据捕获电路的第三个的所述时钟输入端，以及第四数据选通信号施加到所述数据捕获电路的第四个的所述时钟输入端；以及
耦合到所述第一和第二逻辑电路的控制电路，所述控制电路接收所述写控制信号，所述控制电路响应于接收到所述有效的写控制信号产生有效的第一启动信号，以及在产生所述有效的第一启动信号之后，产生有效的第二启动信号。
10、根据权利要求9的数据采样电路，其中，响应于产生所述有效的第二启动信号，所述控制电路可操作来产生无效的第一启动信号。
11、根据权利要求9的数据采样电路，其中，所述控制电路包括：
触发器，响应于施加到所述触发器的控制输入端的信号的转变来置位和复位所述触发器，所述触发器具有耦合到所述第一逻辑电路的启动输入端的第一输出端以及耦合到所述第二逻辑电路的启动输入端的第二输出端，所述第一和第二输出端彼此互补，使得取决于所述触发器置位或者复位而分别启动所述第一逻辑电路或者所述第二逻辑电路；以及
逻辑门，具有耦合到所述触发器的所述控制输入端的输出端，所述逻辑门接收所述第一数据选通信号和所述写控制信号，当所述写控制信号有效以允许所述第一数据选通信号置位或者复位所述触发器时，启动所述逻辑门。
12、根据权利要求11的数据采样电路，其中，所述触发器的所述控制输入端包括到所述触发器的时钟输入端，使得施加到所述时钟输入端的信号通过触发所述触发器来置位或者复位所述触发器。
13、根据权利要求11的数据采样电路，其中，施加到所述触发器的所述控制输入端的信号的转变置位所述触发器，以及其中，所述数据选通电路还包括具有耦合到所述触发器的复位输入端的输出端的逻辑门，所述逻辑门接收所述第二数据选通信号以允许所述第二数据选通信号复位所述触发器。
14、根据权利要求9的数据采样电路，其中，所述第一和第二逻辑电路的每一个还包括用于启动或者禁止所述第一和第二逻辑电路的第二启动输入端，所述第一和第二逻辑电路的所述第二启动输入端耦合来接收数据选通写启动信号。
15、根据权利要求7的数据采样电路，其中，所述第一和第二数据选通信号分别包括响应于所述全局数据选通信号产生的第一脉冲的上升沿和下降沿，以及所述第三和第四数据选通信号分别包括响应于所述全局数据选通信号产生的第二脉冲的上升沿和下降沿。
16、一种存储设备，包括：
行地址电路，用于接收施加到外部端的行地址信号以及解码所述行地址信号以提供行地址；
列地址电路，用于接收施加到外部端的列地址信号以及解码所述列地址信号以提供列地址；
至少一个存储单元阵列，用于存储数据，其中将所述数据写入到所述阵列中由所述行地址和所述列地址确定的位置或者从所述阵列中由所述行地址和所述列地址确定的位置读取所述数据；
数据路径电路，用于在所述至少一个阵列和外部数据端之间耦合对应于所述数据的数据信号；
命令信号产生器，用于产生对应于施加到外部端的命令信号的控制信号序列；以及
数据选通电路，耦合到所述存储设备的一个部件，所述数据选通电路包括：
用于接收全局数据选通信号和第一启动信号的第一逻辑电路，当所述第一启动电信号有效时，所述第一逻辑电路响应于所述全局数据选通信号产生第一数据选通信号；
用于接收所述全局数据选通信号和第二启动信号的第二逻辑电路，当所述第二启动信号有效时，所述第二逻辑电路响应于所述全局数据选通信号产生第二数据选通信号；以及
耦合到所述第一和第二逻辑电路的控制电路，所述控制电路接收写控制信号，所述控制电路产生有效的第一启动信号，以及在产生所述有效的第一启动信号之后，响应于接收到有效的写控制信号，来产生有效的第二启动信号。
17、根据权利要求16的存储设备，其中，所述数据选通电路耦合到所述数据路径电路，使得所述第一和第二数据选通信号可以用于采样耦合到所述外部数据端的写数据。
18、根据权利要求16的存储设备，其中，当产生所述有效的第二启动信号时，所述控制电路可操作来产生无效的第一启动信号。
19、根据权利要求16的存储设备，其中，所述控制电路包括：
触发器，响应于施加到所述触发器的控制输入端的信号的转变来置位和复位所述触发器，所述触发器具有耦合到所述第一逻辑电路的启动输入端的第一输出端以及耦合到所述第二逻辑电路的启动输入端的第二输出端，所述第一和第二输出端彼此互补，使得取决于所述触发器置位或者复位而分别启动所述第一逻辑电路或者所述第二逻辑电路；以及
逻辑门，具有耦合到所述触发器的控制输入端的输出端，所述逻辑门接收所述第一数据选通信号和所述写控制信号，当所述写控制信号有效以允许所述第一数据选通信号置位或者复位所述触发器时，启动所述逻辑门。
20、根据权利要求19的存储设备，其中，所述触发器的所述控制输入端包括到所述触发器的时钟输入端，使得施加到所述时钟输入端的信号通过触发所述触发器来置位或者复位所述触发器。
21、根据权利要求19的存储设备，其中，施加到所述触发器的所述控制输入端的信号的转变置位所述触发器，以及其中，所述数据选通电路还包括具有耦合到所述触发器的复位输入端的输出端的逻辑门，所述逻辑门接收所述第二数据选通信号以允许所述第二数据选通信号复位所述触发器。
22、根据权利要求16的存储设备，其中，所述第一和第二逻辑电路的每一个还包括用于启动或者禁止所述第一和第二逻辑电路的第二启动输入端，所述第一和第二逻辑电路的所述第二启动输入端耦合来接收数据选通写启动信号。
23、根据权利要求16的存储设备，其中，所述存储设备包括动态随机存取存储设备。
24、根据权利要求16的存储设备，其中，所述全局数据选通信号被施加到所述存储设备的外部可访问端。
25、一种与时钟信号同步操作的存储设备，包括：
行地址电路，用于接收施加到外部端的行地址信号以及解码所述行地址信号以提供行地址；
列地址电路，用于接收施加到外部端的列地址信号以及解码所述列地址信号以提供列地址；
至少一个存储单元阵列，用于存储数据，其中将所述数据写入到所述阵列中由所述行地址和所述列地址确定的位置或者从所述阵列中由所述行地址和所述列地址确定的位置读取所述数据；
数据路径电路，用于在所述至少一个阵列和外部数据端之间耦合对应于所述数据的数据信号，所述数据路径电路包括写数据路径，所述写数据路径包括：
多个数据捕获电路，每一个具有耦合到所述外部数据端的数据输入端，所述数据捕获电路的每一个还包括耦合到各个数据选通信号的时钟输入端，用于响应于所述数据选通信号来采样施加到所述外部数据端的数据；以及
数据选通输入电路，用于接收全局数据选通信号和写控制信号，所述数据选通输入电路响应于所述写控制信号处于有效状态来产生施加到连续多个数据捕获电路的时钟输入端的连续多个数据选通信号；以及
命令信号产生器，用于产生对应于施加到外部命令端的命令信号的控制信号序列。
26、根据权利要求25的存储设备，其中，所述写控制信号包括在内部写入数据到所述存储单元阵列之前在预定数量的时钟信号周期产生的写信号。
27、根据权利要求25的存储设备，其中，所述数据捕获电路的每一个包括触发器。
28、根据权利要求25的存储设备，其中，所述数据选通输入电路包括：
用于接收所述全局数据选通信号和第一启动信号的第一逻辑电路，当所述第一启动电信号有效时，所述第一逻辑电路响应于所述全局数据选通信号产生第一和第二数据选通信号，所述第一数据选通信号施加到所述数据捕获电路的第一个的所述时钟输入端，以及第二数据选通信号施加到所述数据捕获电路的第二个的所述时钟输入端；
用于接收所述全局数据选通信号和第二启动信号的第二逻辑电路，当所述第二启动信号有效时，所述第二逻辑电路响应于所述全局数据选通信号产生第三和第四数据选通信号，所述第三数据选通信号施加到所述数据捕获电路的第三个的所述时钟输入端，以及第四数据选通信号施加到所述数据捕获电路的第四个的所述时钟输入端；以及
耦合到所述第一和第二逻辑电路的控制电路，所述控制电路接收所述写控制信号，所述控制电路响应于接收到所述有效的写控制信号产生有效的第一启动信号，以及在产生所述有效的第一启动信号之后，产生有效的第二启动信号。
29、根据权利要求28的存储设备，其中，响应于产生所述有效的第二启动信号，所述控制电路可操作来产生无效的第一启动信号。
30、根据权利要求28的存储设备，其中，所述控制电路包括：
触发器，响应于施加到所述触发器的控制输入端的信号的转变来置位和复位所述触发器，所述触发器具有耦合到所述第一逻辑电路的启动输入端的第一输出端以及耦合到所述第二逻辑电路的启动输入端的第二输出端，所述第一和第二输出端彼此互补，使得取决于所述触发器置位或者复位而分别启动所述第一逻辑电路或者所述第二逻辑电路；以及
逻辑门，具有耦合到所述触发器的所述控制输入端的输出端，所述逻辑门接收所述第一数据选通信号和所述写控制信号，当所述写控制信号有效以允许所述第一数据选通信号置位或者复位所述触发器时，启动所述逻辑门。
31、根据权利要求30的存储设备，其中，所述触发器的所述控制输入端包括到所述触发器的时钟输入端，使得施加到所述时钟输入端的信号通过触发所述触发器来置位或者复位所述触发器。
32、根据权利要求30的存储设备，其中，施加到所述触发器的所述控制输入端的信号的转变置位所述触发器，以及其中，所述数据选通电路还包括具有耦合到所述触发器的复位输入端的输出端的逻辑门，所述逻辑门接收所述第二数据选通信号以允许所述第二数据选通信号复位所述触发器。
33、根据权利要求28的存储设备，其中，所述第一和第二逻辑电路的每一个还包括用于启动或者禁止所述第一和第二逻辑电路的第二启动输入端，所述第一和第二逻辑电路的所述第二启动输入端耦合来接收数据选通写启动信号。
34、根据权利要求25的存储设备，其中，所述第一和第二数据选通信号分别包括响应于所述全局数据选通信号产生的第一脉冲的上升沿和下降沿，以及所述第三和第四数据选通信号分别包括响应于所述全局数据选通信号产生的第二脉冲的上升沿和下降沿。
35、根据权利要求25的存储设备，其中，所述同步存储设备包括同步动态随机存取存储设备。
36、根据权利要求25的存储设备，其中，所述全局数据选通信号被施加到所述存储设备的外部可访问端。
37、一种计算机系统，包括：
具有处理器总线的处理器；
输入设备，经由所述处理器总线耦合到所述处理器，用于允许数据输入到所述计算机系统；
输出设备，经由所述处理器总线耦合到所述处理器，用于允许从所述计算机系统输出数据；以及
存储设备，耦合到所述处理器总线，用于允许存储数据，所述存储设备包括：
行地址电路，用于接收施加到外部端的行地址信号以及解码所述行地址信号以提供行地址；
列地址电路，用于接收施加到外部端的列地址信号以及解码所述列地址信号以提供列地址；
至少一个存储单元阵列，用于存储数据，其中将所述数据写入到所述阵列中由所述行地址和所述列地址确定的位置或者从所述阵列中由所述行地址和所述列地址确定的位置读取所述数据；
数据路径电路，用于在所述至少一个阵列和外部数据端之间耦合对应于所述数据的数据信号；
命令信号产生器，用于产生对应于施加到外部端的命令信号的控制信号序列；以及
数据选通电路，耦合到所述存储设备的一个部件，所述数据选通电路包括：
用于接收全局数据选通信号和第一启动信号的第一逻辑电路，当所述第一启动电信号有效时，所述第一逻辑电路响应于所述全局数据选通信号产生第一数据选通信号；
用于接收所述全局数据选通信号和第二启动信号的第二逻辑电路，当所述第二启动信号有效时，所述第二逻辑电路响应于所述全局数据选通信号产生第二数据选通信号；以及
耦合到所述第一和第二逻辑电路的控制电路，所述控制电路接收写控制信号，所述控制电路产生有效的第一启动信号，以及在产生所述有效的第一启动信号之后，响应于接收到有效的写控制信号，来产生有效的第二启动信号。
38、根据权利要求37的计算机系统，其中，所述数据选通电路耦合到所述数据路径电路，使得所述第一和第二数据选通信号可以用于采样耦合到所述外部数据端的写数据。
39、根据权利要求37的计算机系统，其中，当产生所述有效的第二启动信号时，所述控制电路可操作来产生无效的第一启动信号。
40、根据权利要求37的计算机系统，其中，所述控制电路包括：
触发器，响应于施加到所述触发器的控制输入端的信号转变来置位和复位所述触发器，所述触发器具有耦合到所述第一逻辑电路的启动输入端的第一输出端以及耦合到所述第二逻辑电路的启动输入端的第二输出端，所述第一和第二输出端彼此互补，使得取决于所述触发器置位或者复位而分别启动所述第一逻辑电路或者所述第二逻辑电路；以及
逻辑门，具有耦合到所述触发器的控制输入端的输出端，所述逻辑门接收所述第一数据选通信号和所述写控制信号，当所述写控制信号有效以允许所述第一数据选通信号置位或者复位所述触发器时，启动所述逻辑门。
41、根据权利要求40的计算机系统，其中，所述触发器的所述控制输入端包括到所述触发器的时钟输入端，使得施加到所述时钟输入端的信号通过触发所述触发器来置位或者复位所述触发器。
42、根据权利要求40的计算机系统，其中，施加到所述触发器的所述控制输入端的信号的转变置位所述触发器，以及其中，所述数据选通电路还包括具有耦合到所述触发器的复位输入端的输出端的逻辑门，所述逻辑门接收所述第二数据选通信号以允许所述第二数据选通信号复位所述触发器。
43、根据权利要求37的计算机系统，其中，所述第一和第二逻辑电路的每一个还包括用于启动或者禁止所述第一和第二逻辑电路的第二启动输入端，所述第一和第二逻辑电路的所述第二启动输入端耦合来接收数据选通写启动信号。
44、根据权利要求37的计算机系统，其中，所述存储设备包括动态随机存取存储设备。
45、根据权利要求37的计算机系统，其中，所述全局数据选通信号被施加到所述存储设备的外部可访问端。
46、一种计算机系统，包括：
具有处理器总线的处理器；
输入设备，经由所述处理器总线耦合到所述处理器，用于允许数据输入到所述计算机系统；
输出设备，经由所述处理器总线耦合到所述处理器，用于允许从所述计算机系统输出数据；以及
与时钟信号同步的同步存储设备，所述同步存储设备耦合到所述处理器总线，用于允许存储数据，所述同步存储设备包括：
行地址电路，用于接收施加到外部端的行地址信号以及解码所述行地址信号以提供行地址；
列地址电路，用于接收施加到外部端的列地址信号以及解码所述列地址信号以提供列地址；
至少一个存储单元阵列，用于存储数据，其中将所述数据写入到所述阵列中由所述行地址和所述列地址确定的位置或者从所述阵列中由所述行地址和所述列地址确定的位置读取所述数据；
数据路径电路，用于在所述至少一个阵列和外部数据端之间耦合对应于所述数据的数据信号，所述数据路径电路包括写数据路径，所述写数据路径包括：
多个数据捕获电路，每一个具有耦合到所述外部数据端的数据输入端，所述数据捕获电路的每一个还包括耦合来接收各个数据选通信号的时钟输入端，用于响应于所述数据选通信号来采样施加到所述外部数据端的数据；以及
数据选通输入电路，用于接收全局数据选通信号和写控制信号，所述数据选通输入电路响应于所述写控制信号处于有效状态来产生施加到连续多个数据捕获电路的时钟输入端的连续多个数据选通信号；以及
命令信号产生器，用于产生对应于施加到外部命令端的命令信号的控制信号序列。
47、根据权利要求46的计算机系统，其中，所述写控制信号包括在内部写入数据到所述存储单元阵列之前在预定数量的时钟信号周期产生的写信号。
48、根据权利要求46的计算机系统，其中，所述数据捕获电路的每一个包括触发器。
49、根据权利要求46的计算机系统，其中，所述数据选通输入电路包括：
用于接收所述全局数据选通信号和第一启动信号的第一逻辑电路，当所述第一启动电信号有效时，所述第一逻辑电路响应于所述全局数据选通信号产生第一和第二数据选通信号，所述第一数据选通信号施加到所述数据捕获电路的第一个的所述时钟输入端，以及第二数据选通信号施加到所述数据捕获电路的第二个的所述时钟输入端；
用于接收所述全局数据选通信号和第二启动信号的第二逻辑电路，当所述第二启动信号有效时，所述第二逻辑电路响应于所述全局数据选通信号产生第三和第四数据选通信号，所述第三数据选通信号施加到所述数据捕获电路的第三个的所述时钟输入端，以及第四数据选通信号施加到所述数据捕获电路的第四个的所述时钟输入端；以及
耦合到所述第一和第二逻辑电路的控制电路，所述控制电路接收所述写控制信号，所述控制电路响应于接收到所述有效的写控制信号产生有效的第一启动信号，以及在产生所述有效的第一启动信号之后，产生有效的第二启动信号。
50、根据权利要求49的计算机系统，其中，响应于产生所述有效的第二启动信号，所述控制电路可操作来产生无效的第一启动信号。
51、根据权利要求49的计算机系统，其中，所述控制电路包括：
触发器，响应于施加到所述触发器的控制输入端的信号的转变来置位和复位所述触发器，所述触发器具有耦合到所述第一逻辑电路的启动输入端的第一输出端以及耦合到所述第二逻辑电路的启动输入端的第二输出端，所述第一和第二输出端彼此互补，使得取决于所述触发器置位或者复位而分别启动所述第一逻辑电路或者所述第二逻辑电路；以及
逻辑门，具有耦合到所述触发器的所述控制输入端的输出端，所述逻辑门接收所述第一数据选通信号和所述写控制信号，当所述写控制信号有效以允许所述第一数据选通信号置位或者复位所述触发器时，启动所述逻辑门。
52、根据权利要求51的计算机系统，其中，所述触发器的所述控制输入端包括到所述触发器的时钟输入端，使得施加到所述时钟输入端的信号通过触发所述触发器来置位或者复位所述触发器。
53、根据权利要求51的计算机系统，其中，施加到所述触发器的所述控制输入端的信号的转变置位所述触发器，以及其中，所述数据选通电路还包括具有耦合到所述触发器的复位输入端的输出端的逻辑门，所述逻辑门接收所述第二数据选通信号以允许所述第二数据选通信号复位所述触发器。
54、根据权利要求49的计算机系统，其中，所述第一和第二逻辑电路的每一个还包括用于启动或者禁止所述第一和第二逻辑电路的第二启动输入端，所述第一和第二逻辑电路的所述第二启动输入端耦合来接收数据选通写启动信号。
55、根据权利要求46的计算机系统，其中，所述第一和第二数据选通信号分别包括响应于所述全局数据选通信号产生的第一脉冲的上升沿和下降沿，以及所述第三和第四数据选通信号分别包括响应于所述全局数据选通信号产生的第二脉冲的上升沿和下降沿。
56、根据权利要求43的计算机系统，其中，所述同步存储设备包括同步动态随机存取存储设备。
57、根据权利要求46的计算机系统，其中，所述全局数据选通信号被施加到所述存储设备的外部可访问端。
58、一种响应于全局数据选通脉冲产生数据选通脉冲的方法，该方法包括：
响应于所述全局数据选通脉冲的第一个，产生第一数据选通脉冲；以及
如果写命令有效，则响应于所述全局数据选通脉冲的第二个，产生第二数据选通脉冲。
59、根据权利要求58的方法，其中，只有产生所述第一数据选通脉冲时才响应于所述全局数据选通脉冲的所述第二个产生第二数据选通脉冲的步骤包括：
确定是否响应于所述全局数据选通脉冲的所述第一个产生所述第一数据选通脉冲；以及
如果是，则响应于所述全局数据选通脉冲的所述第二个产生所述第二数据选通脉冲。
60、一种响应于全局数据选通脉冲采样数据信号的方法，该方法包括：
响应于多个全局数据选通脉冲的每一个，使用第一存储设备，周期性地采样所述数据信号；以及
在写命令变为有效的情况下，中断响应于所述全局数据选通脉冲使用所述第一存储设备周期性地采样所述数据信号，并且响应于各个全局数据选通脉冲，使用第二存储设备，采样所述数据信号。
61、一种响应于存在于信号线上的全局数据选通脉冲产生数据选通脉冲的方法，在该信号线上，噪音脉冲可能存在于第一个全局数据选通脉冲之前的前同步码上，该方法包括：
响应于存在于所述信号线上的所述全局数据选通脉冲的第一个，产生第一数据选通脉冲；
响应于存在于所述信号线上的所述全局数据选通脉冲的第二个，产生第二数据选通脉冲；以及
禁止响应于在所述信号线上的所述前同步码中的噪音脉冲产生第一或者第二数据选通脉冲。
62、根据权利要求61的方法，其中，禁止响应于在所述信号线上的噪音脉冲产生第一或者第二数据选通脉冲的步骤包括：
检查是否当产生所述噪音脉冲时存在写控制信号；以及
如果不存在所述写控制信号，则阻止响应于所述噪音脉冲产生第二数据选通脉冲。
63、根据权利要求61的方法，其中，禁止响应于在所述信号线上的噪音脉冲产生第一或者第二数据选通脉冲的步骤包括：
检查是否存在写控制信号；
只要不存在所述写控制信号，则响应于在所述信号线上的包括全局数据选通脉冲和噪音脉冲的每一个脉冲产生第一数据选通脉冲；
当变得存在所述写控制信号时，则中断响应于在所述信号线上的包括全局数据选通脉冲和噪音脉冲的每一个脉冲产生所述第一数据选通脉冲；以及
当变得存在所述写控制信号，响应于全局数据选通脉冲，产生所述第二数据选通脉冲。
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