CN105761753A - 数据加扰解扰器、存储装置及加扰解扰方法 - Google Patents

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CN105761753A CN201610073265.3A CN201610073265A CN105761753A CN 105761753 A CN105761753 A CN 105761753A CN 201610073265 A CN201610073265 A CN 201610073265A CN 105761753 A CN105761753 A CN 105761753A
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吴华强
钱鹤
曹堪宇
朱明�
朱一明
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Abstract

本公开的实施例提供一种数据加扰解扰器、存储装置及加扰解扰方法。该数据加扰解扰器包括初始种子生成模块、伪随机数生成模块以及数据运算传输模块，其中，初始种子生成模块被配置为生成初始种子并将该初始种子发送给伪随机数生成模块，伪随机数生成模块包括寄存器以及异或逻辑运算器，初始种子存储在寄存器中，异或逻辑运算器对存储在寄存器中的初始种子进行异或运算以生成加扰伪随机数和/或解扰伪随机数，数据运算传输模块包括传输门及异或门，传输门控制数据的传输方向，异或门将加扰伪随机数与输入数据进行异或运算，或将解扰伪随机数与输出数据进行异或运算。

Description

数据加扰解扰器、存储装置及加扰解扰方法
技术领域
本公开的实施例涉及一种数据加扰解扰器、存储装置及加扰解扰方法。
背景技术
存储器包括易失性存储器及非易失性存储器。易失性存储器需要电力维持其存储的数据，包括随机存取存储器(RAM)、动态随机存取存储器(DRAM)及同步动态随机存期存储器(SDRAM)等；非易失性存储器可在断电时保留其存储的数据，包括快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)等。
快闪存储器包括NAND快闪存储器、NOR快闪存储器等，其包含电荷存储结构，可广泛用作电子设备中数据的存储。随着快闪存储器容量的增加，在高密度存储阵列内，特别是NAND快闪存储器的存储阵列内，存储单元中存储的电荷可能影响相邻单元的读取或编程操作。
发明内容
本公开的实施例提供一种数据加扰解扰器，包括初始种子生成模块、伪随机数生成模块以及数据运算传输模块，其中，所述初始种子生成模块被配置为生成初始种子并将该初始种子发送给所述伪随机数生成模块，所述伪随机数生成模块包括寄存器以及异或逻辑运算器，所述初始种子存储在寄存器中，所述异或逻辑运算器对存储在寄存器中的初始种子进行异或运算以生成加扰伪随机数和/或解扰伪随机数，所述数据运算传输模块包括传输门及异或门，所述传输门控制数据的传输方向，所述异或门将所述加扰伪随机数与输入数据进行异或运算，或将所述解扰伪随机数与输出数据进行异或运算。
例如，在本公开一实施例提供的数据加扰解扰器中，所述初始种子生成模块包括输入模块，通过所述输入模块输入第一初始种子。
例如，在本公开一实施例提供的数据加扰解扰器中，所述初始种子生成模块包括存储地址获取模块，所述存储地址获取模块获取当前页数据存储地址作为第二初始种子。
例如，在本公开一实施例提供的数据加扰解扰器中，所述初始种子生成模块包括输入模块、存储地址获取模块以及初始种子逻辑运算模块，通过所述输入模块输入第一初始种子，所述存储地址获取模块获取当前页数据存储地址作为第二初始种子，所述初始种子逻辑运算模块对所述第一初始种子和第二初始种子进行逻辑运算生成第三初始种子。
例如，在本公开一实施例提供的数据加扰解扰器中，所述伪随机数生成模块为并行伪随机数生成模块。
例如，在本公开一实施例提供的数据加扰解扰器中，所述伪随机数生成模块通过伽罗瓦域乘法计算生成伪随机数。
本公开至少一个实施例还提供一种数据存储装置，包括非易失性存储器以及本公开任一实施例所述的数据加扰解扰器。
例如，在本公开一实施例提供的数据存储装置中，所述非易失性存储器为快闪存储器。
例如，在本公开一实施例提供的数据存储装置中，所述快闪存储器中的存储单元为NAND结构。
例如，本公开一实施例提供的数据存储装置，还包括第一数据锁存器、第一数据选通器、第二数据锁存器和第二数据选通器，其中，所述第一数据锁存器的第一端与所述非易失性存储器耦接，所述第一数据锁存器的第二端与第一多路选通器的第一端耦接，所述第一多路选通器的第二端与所述数据运算传输模块的第二端耦接，所述第二数据锁存器的第二端与所述数据运算传输模块的第一端耦接，所述第二多路选通器的第二端与所述第二数据锁存器的第一端耦接。
本公开至少一个实施例还提供一种数据存储装置，包括非易失性存储器、数据加扰解扰器、第一数据锁存器、第一数据选通器、第二数据锁存器和第二数据选通器，其中，所述第一数据锁存器的第一端与所述非易失性存储器耦接，所述第一数据锁存器的第二端与第一多路选通器的第一端耦接，所述第一多路选通器的第二端与所述数据运算传输模块的第二端耦接，所述第二数据锁存器的第二端与所述数据运算传输模块的第一端耦接，所述第二多路选通器的第二端与所述第二数据锁存器的第一端耦接。
例如，在本公开一实施例提供的数据存储装置中，所述加扰解扰器包括初始种子生成模块、伪随机数生成模块以及数据运算传输模块，所述初始种子生成模块被配置为生成初始种子并将该初始种子发送给所述伪随机数生成模块，所述伪随机数生成模块包括寄存器以及异或逻辑运算器，所述初始种子存储在寄存器中，所述异或逻辑运算器对存储在寄存器中的初始种子进行异或运算以生成加扰伪随机数和/或解扰伪随机数，所述数据运算传输模块包括传输门及异或门，所述传输门控制数据的传输方向，所述异或门将所述加扰伪随机数与输入数据进行异或运算，或将所述解扰伪随机数与输出数据进行异或运算。
例如，在本公开一实施例提供的数据存储装置中，所述伪随机数生成模块为并行伪随机数生成模块，其通过伽罗瓦域乘法计算生成伪随机数。
例如，在本公开一实施例提供的数据存储装置中，所述初始种子生成模块包括输入模块、存储地址获取模块以及初始种子逻辑运算模块，通过所述输入模块输入第一初始种子，通过所述存储地址获取模块获取当前页数据存储地址作为第二初始种子，所述初始种子逻辑运算模块对所述第一初始种子和第二初始种子进行逻辑运算生成第三初始种子。
例如，在本公开一实施例提供的数据存储装置中，所述非易失性存储器为快闪存储器，所述快闪存储器中的存储单元为NAND结构。
本公开至少一个实施例还提供一种数据加扰解扰方法，包括：输入数据经过第二多路选通器及第二数据锁存器传输后利用加扰伪随机数对输入数据进行加扰，再经过第一多路选通器和第一数据锁存器传输；和/或，输出数据经过第一数据锁存器及第一多路选通器传输后利用解扰伪随机数对输出数据进行解扰，再经过第二数据锁存器和第二多路选通器传输。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，并非对本公开的限制。
图1是存储器一个存储单元存储1比特、2比特和3比特数据情况下阈值分布的示意图；
图2A是存储单元之间相互串扰情况一个示例的示意图；
图2B是存储单元中的数据经伪随机化处理后相互串扰情况一个示例的示意图；
图3是本公开实施例提供的一种数据加扰解扰器的示意图；
图4是本公开实施例提供的一种数据加扰解扰器中初始种子生成模块的示意图；
图5是本公开实施例提供的一种并行伪随机数生成电路的示意图；
图6是本公开实施例提供的一种数据存储装置的示意图；
图7是一种快闪存储器内部结构的示意图；
图8是本公开实施例提供的又一种数据存储装置的示意图；以及
图9A和图9B是本公开实施例提供的一种数据加扰及解扰方法的流程图。
具体实施方式
下面将结合附图，对本公开实施例中的技术方案进行清楚、完整地描述参考在附图中示出并在以下描述中详述的非限制性示例实施例，更加全面地说明本公开的示例实施例和它们的多种特征及有利细节。应注意的是，图中示出的特征不是必须按照比例绘制。省略已知材料、组件和工艺技术的描述，从而不使本公开的示例实施例模糊。示例仅旨在有利于理解本公开示例实施例的实施，以及进一步使本领域技术人员能够实施示例实施例。因而，示例不应被理解为对本公开示例实施例的范围的限制。
除非另作定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。此外，在本公开各个实施例中，相同或类似的参考标号表示相同或类似的构件。
如图1所示，利用单元阈值分布的特点，存储器的一个单比特存储单元(SLC)可以存储1比特的数据，将MOS管的阈值分布控制在2个阈值区间内，每个阈值区间就可以分别代表2种状态之一：1和0。或者，一个两比特单元(MLC)可以存储2比特数据，将MOS管的阈值分布控制在4个阈值区间内，每个阈值区间就可以分别代表4种状态之一：11、10、00和01。或者，一个三比特存储单元(TLC)可以存储3比特数据，将MOS管的阈值分布控制在8个阈值区间内，每个阈值区间就可以分别代表8种状态之一：111、110、101、100、011、010、001和000。
如图1所示，以一个存储单元存储1比特数据和存储2比特数据为例。当一个存储器的存储单元存储1比特数据时，代表数据1的最高电压与阈值电压之间的电压差为VEDM0，代表数据0的最低电压与阈值电压之间的电压差为VCLM0。当一个存储器的存储单元存储2比特数据时，代表数据10的最高电压与阈值电压之间的电压差为VEDM1，代表数据00的最低电压与阈值电压之间的电压差为VCLM1。由于存储多比特数据时，存储数据所对应的电压值更为接近，所以VEDM1小于VEDM0VCLM1小于VCLM0，即相对于存储1比特数据，存储器的存储单元在存储多比特数据时，对存储电压的精度要求更高，在受到干扰或串扰时，也更容易出现数据读取错误。
NAND存储器在对数据编程操作的时候，存储单元之间的串扰较大。尤其是对多比特单元(MLC)的编程，在编程的时候有多个阈值分布，串扰较强烈引起阈值的偏移，可能导致数据读取错误。
如图2A、图2B所示，E代表擦除(erase)状态，P1、P2、P3代表编程(program)状态，其中状态P3具有的电压最高，状态P2具有的电压小于状态P3具有的电压，状态P1具有的电压小于状态P2具有的电压，状态E具有的电压小于状态P1具有的电压。在最坏的情况下，如图2A左图所示，例如对应于第n个字线和第m个位线的单元A周围的单元均为P3状态，此时周围单元对该单元A的串扰最大，会引起该单元A电压值变大，如图2A的右图所示，单元A的电压会从没有受到串扰时的状态(如图2A中右图曲线1所示)变化为受到串扰后的状态(如图2A中右图曲线2所示)，可能导致在读取单元A中存储数据时发生错误。
所以需要引入数据加扰解扰器，在数据存储时对数据进行加扰，在读取数据时，对数据进行解扰，从而将数据的分布打乱，实现存储数据的伪随机化，以减少存储单元间的串扰，进而减少数据读取错误发生的概率。如图2B所示，引入数据加扰解扰器对存储数据进行伪随机化处理后，单元A周围的单元不全为P3状态。这样会使串扰变小，如图2B的右图所示，单元A的电压会从受到串扰时的状态(如图2B中右图曲线2所示)变化为数据伪随机化后的状态(如图2B中右图曲线3所示)，减少了错误情况发生的概率。
本公开的实施例提供一种数据加扰解扰器100，如图3所示，该数据加扰解扰器100包括初始种子生成模块110、伪随机数生成模块120以及数据运算传输模块130，其中，初始种子生成模块110被配置为生成初始种子并将该初始种子发送给伪随机数生成模块120，伪随机数生成模块120包括寄存器121以及异或逻辑运算器122，初始种子存储在寄存器121中，异或逻辑运算器122对存储在寄存器121中的初始种子进行异或运算以生成加扰伪随机数和/或解扰伪随机数，数据运算传输模块130包括传输门131及异或门132，传输门131控制数据的传输方向，异或门132将加扰伪随机数与输入数据进行异或运算，或将所述解扰伪随机数与输出数据进行异或运算。本发明实施例的数据加扰解扰器可以在数据存储时对数据进行加扰，在读取数据时对数据进行解扰，从而将存储器阵列中所存储的数据的分布打乱，实现存储数据的伪随机化，以减少存储单元间的串扰，进而减少数据读取错误发生的概率。
例如，如图4所示，在本公开一实施例提供的数据加扰解扰器100中，初始种子生成模块110的一个示例包括输入模块111，通过输入模块111输入第一初始种子。例如，可以通过人机交互方式人工或以其他方式输入第一初始种子，也可以通过输入模块111中存储的数据作为第一初始种子。当第一初始种子的数据位数小于伪随机数生成模块120需要的初始种子位数时，输入模块111将第一初始种子的数据位数补充至伪随机数生成模块120需要的初始种子位数；当第一初始种子的数据位数大于伪随机数生成模块120需要的初始种子位数时，输入模块111将第一初始种子的数据位数删减或随机挑选为伪随机数生成模块120需要的初始种子位数。
例如，如图4所示，在本公开一实施例提供的数据加扰解扰器100中，初始种子生成模块110的另一个示例包括存储地址获取模块112，存储地址获取模块112获取例如当前页数据存储地址作为第二初始种子。当第二初始种子的数据位数小于伪随机数生成模块120需要的初始种子位数时，存储地址获取模块112将第二初始种子的数据位数补充至伪随机数生成模块120需要的初始种子位数；当第二初始种子的数据位数大于伪随机数生成模块120需要的初始种子位数时，存储地址获取模块112将第二初始种子的数据位数删减或随机挑选为伪随机数生成模块120需要的初始种子位数。
例如，如图4所示，在本公开一实施例提供的数据加扰解扰器100中，初始种子生成模块110的再一个示例包括输入模块111、存储地址获取模块112以及初始种子逻辑运算模块113，通过输入模块111输入第一初始种子，存储地址获取模块112获取当前页数据存储地址作为第二初始种子，初始种子逻辑运算模块113对第一初始种子和第二初始种子进行逻辑运算生成第三初始种子。初始种子逻辑运算模块113对第一初始种子和第二初始种子进行的逻辑运算例如包括异或逻辑运算、与或逻辑运算、与逻辑运算、或逻辑运算中的一种或其组合。
需要说明的是，初始种子生成模块110不局限于同时包括输入模块111、存储地址获取模块112以及初始种子逻辑运算模块113。初始种子生成模块110可以只包括输入模块111，此时第一初始种子作为初始种子被发送给伪随机数生成模块120。初始种子生成模块110也可以只包括存储地址获取模块112，此时第二初始种子作为初始种子被发送给伪随机数生成模块120。当初始种子生成模块110同时包括输入模块111、存储地址获取模块112以及初始种子逻辑运算模块113时，可以选择将第一初始种子、第二初始种子和第三初始种子中的任意一个作为初始种子发送给伪随机数生成模块120。
例如，初始种子生成模块110还可以被配置为对生成的初始种子进行初步随机化处理，即将生成的初始种子数据打乱，初步伪随机化处理可采用伽罗瓦域乘法运算的方式，有关伽罗瓦域乘法运算在下文中会具体介绍。这种配置有利于伪随机数生成模块120生成伪随机化效果更好的伪随机数。
例如，寄存器121可以为线性寄存器，初始种子生成模块110生成的初始种子存储在此线性寄存器中。
例如，在本公开一实施例提供的数据加扰解扰器100中，伪随机数生成模块120可以为并行伪随机数生成模块，即在一个时钟周期内生成多比特伪随机数。
例如，在本公开一实施例提供的数据加扰解扰器100中，伪随机数生成模块120可以通过伽罗瓦域乘法计算生成伪随机数。
例如，通过对生成多项式进行伽罗瓦域乘法计算可以设计出并行输出的伪随机数生成模块，利用伽罗瓦域GF(2m)的特点，通过初始种子生成伪随机数。如图5所示，以11比特伽罗瓦域生成多项式为例进行说明。
在F(x)＝1+x3+x11中，令F(x)＝0，则1+x3＝x11，以此类推，x+x4＝x12，
用R(x)＝r0+r1x+r2x2+r3x3+...+r10x10乘以x8，
那么该多项式在经过伽罗瓦域内运算之后下一个周期可以表示为：
R(x)＝r0x8+r1x9+r2x10+r3x11+...+r10x18＝r3+r4x+r5x2+(r3+r6)x3+(r4+r7)x4+...+r2x10。
由此可以得到如图5所示的并行伪随机数生成模块，相比最初的生成多项式，新的多项式要多出P项运算系数，多出的运算系数的项数P与具体多项式相关，代表在电路中增加了P个异或门。通过伽罗瓦域乘法计算设计出的并行输出的伪随机数生成模块可以以较少的面积增量为代价，实现伪随机数发生器的并行输出，得到更高的伪随机数生成效率，在一个时钟周期内可以生成多比特伪随机数。例如，在图5中所示的并行伪随机数发生器在一个时钟周期内可生成8比特伪随机数。
需要说明的是，图5中所示的伪随机数生成模块仅仅是一个示例，伪随机数生成模块的具体实施方式可以根据具体应用情况进行类似的变换，例如改变初始种子的比特数、改变生成伪随机数的比特数、改变伽罗瓦域计算的多项式等。
例如，通过伽罗瓦域乘法计算设计出的伪随机数生成模块也可以为串行伪随机数生成模块，但串行伪随机数生成模块产生的伪随机数效率较低，重复性较高，数据随机化效果一般，容易产生长串的0或者1。并行伪随机数生成模块相比于串行伪随机数生成模块具有高更的伪随机数生成效率及更为优秀的数学特性。
例如，数据加扰解扰器可以利用FPGA、DSP和集成电路中的一种或其组合实现。
本公开至少一个实施例还提供一种数据存储装置10，如图6所示，该数据存储装置10包括非易失性存储器140以及本公开任一实施例的数据加扰解扰器100。
例如，在本公开一实施例提供的数据存储装置10中，非易失性存储器140为快闪存储器。
例如，在本公开一实施例提供的数据存储装置10中，快闪存储器中的存储单元为NAND结构。
例如，如图6所示，本公开一实施例提供的数据存储装置10还包括第一数据锁存器151、第一数据选通器161、第二数据锁存器152和第二数据选通器162。这里，第一数据锁存器的第一端与非易失性存储器140耦接，第一数据锁存器的第二端与第一多路选通器的第一端耦接，第一多路选通器的第二端与所述数据运算传输模块的第二端耦接，第二数据锁存器的第二端与数据运算传输模块的第一端耦接，第二多路选通器的第二端与第二数据锁存器的第一端耦接。
需要说明的是，数据锁存器与数据选通器不局限于两级，也可以为三级或三级以上，可根据实际应用情况灵活选择数据锁存器与数据选通器的级数。例如，可以在第二多路选通器和输入输出接口之间加入第三数据锁存器和第三多路选通器。
例如，如图6所示，数据存储装置10还包括控制器190。控制器190例如被配置来具有如下所述的一种或多种功能：为产生时钟信号、为伪随机数生成模块提供种子输入信号、数据读取信号、数据写入信号、为数据运算传输模块提供输入输出选通信号等。
例如，时钟信号包括输入输出接口时钟信号和内部时钟信号。
例如，当伪随机数生成模块120接收到例如控制器190发送的种子输入信号，则接收初始种子生成模块110发送的初始种子，并存入寄存器121中。
例如，当伪随机数生成模块120接收到控制器190发送的数据读取信号时，则产生解扰伪随机数，当伪随机数生成模块120接收到控制器190发送的数据写入信号时，则产生加扰伪随机数。
例如，数据写入时进行加扰的加扰伪随机数与该数据读取时进行解扰的解扰伪随机数具有相应的运算关系，以保证数据经写入和读取后还原为原始的输入数据。
例如，通过输入输出选通信号，确定传输门131的导通方向，如果传输门131接收到输入选通信号，则将输入数据与加扰伪随机数异或运算；如果传输门131接收到输出选通信号，则将存储阵列中输出的数据与解扰伪随机数异或运算。
例如，如图6所示，数据存储装置10还可以包括第一数据校验运算器181和第二数据校验运算器182。第一数据校验运算器181被配置为对加扰后的伪随机数据进行数据校验，第二数据校验运算器182被配置为对解扰后的输出数据进行数据校验。
以下，示例性地描述数据存储和读取的过程。
在数据存储时，例如，输入输出接口输入的数据为x比特，输入输出接口的时钟周期为a纳秒；经过第二多路选通器和第二数据锁存器传输后，数据转换为y比特(y大于x)，时钟周期为b(b大于a)纳秒；数据加扰解扰器对输入数据进行加扰，输入数据被伪随机化为随机数据，例如通过第一数据校验运算器对伪随机化后的随机数据进行校验；随机数据通过校验后经第一多路选通器和第一数据锁存器传输后，数据转换为z比特，时钟周期为20纳秒；z比特随机数据经过快闪存储器的z比特位线存储入快闪存储器。
在数据读取时，例如，快闪存储器通过z比特位线输出存储的z比特随机数据，经第一数据锁存器和第一多路选通器传输后，随机数据转换为y比特；数据加扰解扰器对输出的随机数据进行解扰，随机数据经解扰后转换为输出数据，例如通过第二数据校验运算器对解扰后的输出数据进行校验；输出数据经过校验后，通过第二数据锁存器和第二多路选通器传输，转换为x比特；x比特的输出数据经输入输出接口输出。
例如，双倍速率接口(DDR)接口标准电路是利用时钟上下沿进行双沿触发的电路，数据在时钟的上升沿和下降沿被送出，相比单倍速率接口电路可以有效提升传输速率。同时双倍速率接口(DDR)的不同标准规定了不同的时钟频率，以DDR2标准为例，输入输出接口的时钟频率要达到200MHZ,那么输入输出接口的时钟周期只有5ns，数据输入输出之间只有2.5ns。如果数据加扰解扰器直接与数据输入输出接口耦接，由于输入输出接口的时钟周期只有5ns，数据准备时间为2.5ns，而通常数据加扰解扰器的数据延时例如为1ns，对于输入输出接口而言延时太大。数据加扰解扰器例如采用时序电路，依靠时钟的上升沿或者下降沿进行触发，而双倍速率接口(DDR)的数据是双沿触发，所以数据加扰解扰器与输入输出接口直接耦接时，也必须满足上升沿和下降沿均产生伪随机数，为了达到这个功能，必须准备两类触发器，一类是上升沿触发的触发器，另一类是下降沿触发的触发器，以用于解码扰码器中，同样，伴随的传输门数量也需要翻倍，这样大大增加了这部分电路的面积。所以将数据加扰解扰器与输入输出接口之间通过第二数据锁存器和第二多路选通器耦接，这种结构为数据加扰解扰器提供了充足的时间进行数据加扰解扰，同时内部时钟信号不需要双沿触发，所以可以节约触发器，大大减少面积。但是，相对于数据加扰解扰器与输入输出接口直接耦接的情形，数据加扰解扰器位置的调整需要提高生成伪随机数的效率，所以优选地在数据加扰解扰器中采用并行伪随机数生成模块，在实现数据伪随机化的同时，提高数据输入输出速度，同时该结构也可以有效降低数据加扰解扰器的面积和功耗。
例如，快闪存储器的一个示例性内部结构如图7所示，快闪存储器(Flash)以页为单位进行读写，一页是一根字线(WL)上所有的数据，32或者64个位线组成一个块(block)。数据通过位线(BL)耦接至数据锁存器，一页内有N字节数据，与快闪存储器耦接的数据锁存器中包括N字节的数据锁存器。在数据读出或者写入时，对整页进行操作，此时对该页对应的字线加电压为编程电压(Vpgm)，其他字线上电压为导通电压(Vpass)。编程时，如果针对某一个单元编程，那么该单元的字线上加的电压为0V，其他的字线加电压为电源电压(Vcc)。将一页的数据全部读出至数据锁存器或者将数据锁存器中的全部数据放入一页中。
本公开至少一个实施例还提供一种数据存储装置20，如图8所示，数据存储装置20包括非易失性存储器240、数据加扰解扰器200、第一数据锁存器251、第一数据选通器261、第二数据锁存器252和第二数据选通器262，其中，第一数据锁存器的第一端与非易失性存储器240耦接，第一数据锁存器的第二端与第一多路选通器的第一端耦接，第一多路选通器的第二端与所述数据运算传输模块的第二端耦接，第二数据锁存器的第二端与数据运算传输模块的第一端耦接，第二多路选通器的第二端与第二数据锁存器的第一端耦接。
例如，在本公开一实施例提供的数据存储装置20中，数据加扰解扰器200，包括初始种子生成模块、伪随机数生成模块以及数据运算传输模块，其中，初始种子生成模块被配置为生成初始种子并将该初始种子发送给伪随机数生成模块，伪随机数生成模块包括寄存器以及异或逻辑运算器，初始种子存储在寄存器中，异或逻辑运算器对存储在寄存器中的初始种子进行异或运算以生成加扰伪随机数和/或解扰伪随机数，数据运算传输模块包括传输门及异或门，传输门控制数据的传输方向，异或门将加扰伪随机数与输入数据进行异或运算，或将所述解扰伪随机数与输出数据进行异或运算。数据加扰解扰器可以在数据存储时对数据进行加扰，在读取数据时对数据进行解扰，从而将数据打乱，实现存储数据的伪随机化，以减少存储单元间的串扰，进而减少数据读取错误发生的概率。
例如，在本公开一实施例提供的数据存储装置20中，初始种子生成模块包括输入模块，通过输入模块输入第一初始种子。例如，可以通过人机交互方式人工输入第一初始种子，也可以通过输入模块中存储的数据作为第一初始种子。当第一初始种子的数据位数小于伪随机数生成模块需要的初始种子位数时，输入模块将第一初始种子的数据位数补充至伪随机数生成模块需要的初始种子位数；当第一初始种子的数据位数大于伪随机数生成模块需要的初始种子位数时，输入模块将第一初始种子的数据位数删减或随机挑选为伪随机数生成模块需要的初始种子位数。
例如，在本公开一实施例提供的数据存储装置20中，初始种子生成模块包括存储地址获取模块，存储地址获取模块获取当前页数据存储地址作为第二初始种子。当第二初始种子的数据位数小于伪随机数生成模块需要的初始种子位数时，存储地址获取模块将第二初始种子的数据位数补充至伪随机数生成模块需要的初始种子位数；当第二初始种子的数据位数大于伪随机数生成模块需要的初始种子位数时，存储地址获取模块将第二初始种子的数据位数删减或随机挑选为伪随机数生成模块需要的初始种子位数。
例如，在本公开一实施例提供的数据存储装置20中，初始种子生成模块包括输入模块、存储地址获取模块以及初始种子逻辑运算模块，通过输入模块输入第一初始种子，存储地址获取模块获取当前页数据存储地址作为第二初始种子，初始种子逻辑运算模块对第一初始种子和第二初始种子进行逻辑运算生成第三初始种子。初始种子逻辑运算模块对第一初始种子和第二初始种子进行的逻辑运算例如包括异或逻辑运算、与或逻辑运算、与逻辑运算、或逻辑运算中的一种或其组合。
需要说明的是，在本公开一实施例提供的数据存储装置20中，初始种子生成模块不局限于同时包括输入模块、存储地址获取模块以及初始种子逻辑运算模块。初始种子生成模块可以只包括输入模块，此时第一初始种子作为初始种子被发送给伪随机数生成模块。初始种子生成模块也可以只包括存储地址获取模块，此时第二初始种子作为初始种子被发送给伪随机数生成模块。当初始种子生成模块同时包括输入模块、存储地址获取模块以及初始种子逻辑运算模块时，可以选择将第一初始种子、第二初始种子和第三初始种子中的任意一个作为初始种子发送给伪随机数生成模块。
例如，在本公开一实施例提供的数据存储装置20中，初始种子生成模块还可以被配置为对生成的初始种子进行初步随机化处理，即将生成的初始种子数据打乱。这种配置有利于伪随机数生成模块生成伪随机化效果更好的伪随机数。
例如，在本公开一实施例提供的数据存储装置20中，寄存器可以为线性寄存器，初始种子生成模块生成的初始种子存储在此线性寄存器中。
例如，在本公开一实施例提供的数据存储装置20中，伪随机数生成模块可以为并行伪随机数生成模块，即在一个时钟周期内生成多比特伪随机数。对于并行伪随机数生成模块的相关内容已在上文中描述，在此不再赘述。
例如，在本公开一实施例提供的数据存储装置20中，伪随机数生成模块可以通过伽罗瓦域乘法计算生成伪随机数。有关伽罗瓦域乘法计算生成伪随机数的内容已在上文中描述，在此不再赘述。
例如，在本公开一实施例提供的数据存储装置20中，非易失性存储器240可以为快闪存储器，快闪存储器中的存储单元可以为NAND结构。有关快闪存储器的内容已在上文中描述，在此不再赘述。
需要说明的是，数据锁存器与数据选通器不局限于两级，也可以为三级或三级以上，可根据实际应用情况灵活选择数据锁存器与数据选通器的级数。例如，可以在第二多路选通器和输入输出接口之间加入第三数据锁存器和第三多路选通器。
例如，数据存储装置20还包括控制器290。控制器290例如被配置具有如下所述的一种或多种功能：为产生时钟信号、为伪随机数生成模块提供种子输入信号、数据读取信号、数据写入信号、为数据运算传输模块提供输入输出选通信号等。
例如，时钟信号包括输入输出接口时钟信号和内部时钟信号。
例如，数据写入时进行加扰的加扰伪随机数与该数据读取时进行解扰的解扰伪随机数具有相应的运算关系，以保证数据经写入和读取后还原为原始的输入数据。
例如，当伪随机数生成模块接收到控制器290发送的种子输入信号，则接收初始种子生成模块发送的初始种子，并存入寄存器中。
例如，当伪随机数生成模块接收到控制器290发送的数据读取信号时，则产生解扰伪随机数，当伪随机数生成模块接收到控制器290发送的数据写入信号时，则产生加扰伪随机数。
例如，数据写入时进行加扰的加扰伪随机数与该数据读取时进行解扰的解扰伪随机数具有相应的运算关系，以保证数据经写入和读取后还原为原始的输入数据。
例如，通过输入输出选通信号，确定传输门的导通方向，如果传输门接收到输入选通信号，则将输入数据与加扰伪随机数异或；如果传输门接收到输出选通信号，则将存储阵列中输出的数据与解扰伪随机数异或。
例如，数据存储装置20还包括第一数据校验运算器281和第二数据校验运算器282。第一数据校验运算器281被配置为对加扰后的伪随机数据进行数据校验，第二数据校验运算器282被配置为对解扰后的输出数据进行数据校验。
例如，将数据加扰解扰器与输入输出接口之间通过第二数据锁存器和第二多路选通器耦接，这种结构为数据加扰解扰器提供了充足的时间进行数据加扰解扰，同时内部时钟信号不需要双沿触发，所以可以节约触发器，大大减少面积。但是，相对于数据加扰解扰器与输入输出接口直接耦接的情形，数据加扰解扰器位置的调整需要提高生成伪随机数的效率，所以优选地在数据加扰解扰器中采用并行伪随机数生成模块，在实现数据伪随机化的同时，提高数据输入输出速度，同时该结构也可以有效降低数据加扰解扰器的面积和功耗。
本公开至少一个实施例还提供一种数据加扰解扰方法，如图9A、图9B所示，该数据加扰解扰方法包括：
步骤S11：输入数据经过第二多路选通器及第二数据锁存器传输；
步骤S12：利用加扰伪随机数对输入数据进行加扰；
步骤S13：输入数据经过第一多路选通器和第一数据锁存器传输。
和/或，该数据加扰解扰方法包括：
步骤S21：输出数据经过第一数据锁存器及第一多路选通器传输；
步骤S22：利用解扰伪随机数对输出数据进行解扰；
步骤S23：输出数据经过第二数据锁存器和第二多路选通器传输。
例如，本公开一实施例提供的一种数据加扰解扰方法，还包括生成初始种子，对初始种子进行异或运算生成加扰伪随机数；和/或生成初始种子，对初始种子进行异或运算生成解扰伪随机数。
例如，本公开一实施例提供的一种数据加扰解扰方法，还包括通过人机交互方式人工输入第一初始种子，也可以通过输入模块中存储的数据作为第一初始种子。当第一初始种子的数据位数小于伪随机数生成模块需要的初始种子位数时，输入模块将第一初始种子的数据位数补充至伪随机数生成模块需要的初始种子位数；当第一初始种子的数据位数大于伪随机数生成模块需要的初始种子位数时，输入模块将第一初始种子的数据位数删减或随机挑选为伪随机数生成模块需要的初始种子位数。
例如，本公开一实施例提供的一种数据加扰解扰方法，还包括获取当前页数据存储地址作为第二初始种子。当第二初始种子的数据位数小于伪随机数生成模块需要的初始种子位数时，存储地址获取模块将第二初始种子的数据位数补充至伪随机数生成模块需要的初始种子位数；当第二初始种子的数据位数大于伪随机数生成模块需要的初始种子位数时，存储地址获取模块将第二初始种子的数据位数删减或随机挑选为伪随机数生成模块需要的初始种子位数。
例如，本公开一实施例提供的一种数据加扰解扰方法，还包括通过输入模块输入第一初始种子，存储地址获取模块获取当前页数据存储地址作为第二初始种子，初始种子逻辑运算模块对第一初始种子和第二初始种子进行逻辑运算生成第三初始种子。
例如，本公开一实施例提供的一种数据加扰解扰方法，还包括为对生成的初始种子进行初步随机化处理，即将生成的初始种子数据打乱。
例如，本公开一实施例提供的一种数据加扰解扰方法，还包括输入数据和/或输出数据经过第三多路选通器和第三数据锁存器传输。
例如，本公开一实施例提供的一种数据加扰解扰方法，还包括对输入数据和/或输出数据进行数据校验。
本领域内的技术人员应明白，本公开的实施例可实现为方法、系统、或计算机程序产品。因此，本公开的实施例可以为硬件、软件、固件或它们任意组合的形式。本公开的实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
虽然上文中已经用一般性说明及具体实施方式，对本公开作了详尽的描述，但在本公开实施例基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本公开精神的基础上所做的这些修改或改进，均属于本公开要求保护的范围。

Claims (10)

1.一种数据加扰解扰器，包括初始种子生成模块、伪随机数生成模块以及数据运算传输模块，其中
所述初始种子生成模块被配置为生成初始种子并将该初始种子发送给所述伪随机数生成模块，
所述伪随机数生成模块包括寄存器以及异或逻辑运算器，所述初始种子存储在寄存器中，所述异或逻辑运算器对存储在寄存器中的初始种子进行异或运算以生成加扰伪随机数和/或解扰伪随机数，
所述数据运算传输模块包括传输门及异或门，所述传输门控制数据的传输方向，所述异或门将所述加扰伪随机数与输入数据进行异或运算，或将所述解扰伪随机数与输出数据进行异或运算。
2.根据权利要求1所述的数据加扰解扰器，其中，所述初始种子生成模块包括输入模块，通过所述输入模块输入第一初始种子。
3.根据权利要求1所述的数据加扰解扰器，其中，所述初始种子生成模块包括存储地址获取模块，所述存储地址获取模块获取当前页数据存储地址作为第二初始种子。
4.根据权利要求1所述的数据加扰解扰器，其中，所述初始种子生成模块包括输入模块、存储地址获取模块以及初始种子逻辑运算模块，通过所述输入模块输入第一初始种子，所述存储地址获取模块获取当前页数据存储地址作为第二初始种子，所述初始种子逻辑运算模块对所述第一初始种子和第二初始种子进行逻辑运算生成第三初始种子。
5.根据权利要求1-4任一所述的数据加扰解扰器，其中，所述伪随机数生成模块为并行伪随机数生成模块。
6.根据权利要求1-4任一所述的数据加扰解扰器，其中，所述伪随机数生成模块通过伽罗瓦域乘法计算生成伪随机数。
7.一种数据存储装置，包括非易失性存储器以及根据权利要求1-6任一项所述的数据加扰解扰器。
8.根据权利要求7所述的数据存储装置，所述非易失性存储器为快闪存储器。
9.根据权利要求7所述的数据存储装置，所述快闪存储器中的存储单元为NAND结构。
10.根据权利要求7所述的数据存储装置，还包括第一数据锁存器、第一数据选通器、第二数据锁存器和第二数据选通器，
其中，所述第一数据锁存器的第一端与所述非易失性存储器耦接，所述第一数据锁存器的第二端与第一多路选通器的第一端耦接，所述第一多路选通器的第二端与所述数据运算传输模块的第二端耦接，所述第二数据锁存器的第二端与所述数据运算传输模块的第一端耦接，所述第二多路选通器的第二端与所述第二数据锁存器的第一端耦接。
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