CN102208210A

CN102208210A - 闪存设备及其数据存储方法

Info

Publication number: CN102208210A
Application number: CN2010101451791A
Authority: CN
Inventors: 程学敏
Original assignee: Netac Technology Co Ltd
Current assignee: Netac Technology Co Ltd
Priority date: 2010-03-31
Filing date: 2010-03-31
Publication date: 2011-10-05
Anticipated expiration: 2030-03-31
Also published as: CN102208210B

Abstract

本申请提供了一种闪存设备及其数据存储方法。所述闪存设备包括：加扰模块，被配置成使待存储的数据随机化；存储介质，被配置成存储所述随机化的数据；以及解扰模块，被配置成对从所述存储介质中读取的数据进行解扰。所述方法包括：存储过程和读取过程，其中所述存储过程包括：将待存储的原始数据随机化、以及存储所述随机化的数据；所述读取过程包括将存储的所述随机化的数据还原为原始数据。根据本申请的闪存设备及其数据存储方法，通过在将数据写入到存储介质之前对数据进行加扰，使之成为随机化的数据，可以不仅限制写入的数据中连续的1或0的数量，而且各页之间的数据也可以随机不相关，从而可以减小相邻存储单元间的电容耦合干扰，降低出错的可能。

Description

闪存设备及其数据存储方法

技术领域

本申请涉及一种闪存设备及其数据存储方法。

背景技术

与非型闪存(即NAND Flash)是一种可在线进行电擦写的非易失型半导体存储器，因具有存储密度高、擦除速度快等优点而得到了飞速发展。近年来，提高NAND Flash单位面积的存储容量是NAND Flash的发展趋势之一。然而，当物理尺寸缩小到一定程度时，NAND Flash中浮动栅极因为距离过近，相互间电容耦合作用将造成严重的耦合干扰，而且物理位置上相邻的存储单元间的干扰更加明显，由此导致出现数据读写不匹配的情况。另外，在实际应用中发现在NAND Flash尤其是TLC NAND Flash中写入非随机的数据时，由于干扰作用，NAND Flash出错的概率更大一些。

发明内容

为了解决现有技术中存在的上述问题，根据本申请的一个方面，提供了一种闪存设备。所述闪存设备包括：加扰模块，被配置成使待存储的数据随机化；存储介质，被配置成存储所述随机化的数据；以及解扰模块，被配置成对从所述存储介质中读取的数据进行解扰。根据本申请的另一个方面，提供了一种闪存设备的数据存取方法。所述方法包括存储过程和读取过程，其中，所述存储过程包括：将待存储的原始数据随机化、以及存储所述随机化的数据；所述读取过程包括将存储的所述随机化的数据还原为原始数据。

根据本申请闪存设备及其数据存取方法，通过在将数据写入到存储介质之前对数据进行加扰，使之成为随机化的数据，可以不仅限制写入的数据中连续的1或0的数量，而且各页之间的数据也可以随机不相关，从而可以减小相邻存储单元间的电容耦合干扰，降低出错的可能。

附图说明

图1示出了根据本申请的第一实施方案的闪存设备的结构示意图；

图2示出了根据一个实施例的加扰模块的细节；

图3示出了根据另一个实施例的加扰模块的细节；

图4示出了与图2所示加扰模块对应的一个示例性解扰模块的细节；

图5示出了根据本申请的第二实施方案的闪存设备的结构示意图；

图6示出了根据本申请的第三实施方案的闪存设备的结构示意图；

图7示出了根据本申请的一个实施方案的闪存设备的数据存取方法的流程图；

图8示出了根据本申请的另一实施方案的闪存设备的数据存取方法的流程图；

图9示出了根据本申请的又一实施方案的闪存设备的数据存取方法的流程图。

具体实施方式

图1示出了根据本申请的一个实施方案的存储设备的结构示意图。如图1所示，存储设备10包括加扰模块101、存储介质102和解扰模块103。

加扰模块101被配置成使待存储的数据随机化。根据一个实施例，加扰模块101可包括并行线性移位寄存器。加扰模块101包含的并行线性移位寄存器的并行化位数应当与输入到存储设备10中的数据宽度相匹配。例如当存储设备IO的输入/输出数据宽度为8bit时，并行化位数可为8位或者8位的倍数。

所述并行线性移位寄存器通过串并转换将线性移位寄存器转换为并行化寄存器。线性移位寄存器由多个串连的触发器和异或运算模块构成，如图2所示。线性移位寄存器101a由多个串连的触发器R₁，R₂……R_t以及异或运算模块1011构成。异或运算模块1011将最后一级触发器R_t的输出与中间一级触发器例如触发器R_m的输出进行异或运算，并将异或运算结果经过组合逻辑模块201a反馈到线性移位寄存器。组合逻辑模块201a将所述异或运算结果与待存储的数据相关联，以生成随机化的数据。作为一种选择，异或运算模块1011也可以将触发器R_t的输出与中间一级触发器R_m的输出进行异或运算的结果反馈到线性移位寄存器同时经过组合逻辑模块201a作为随机化数据的输出，如图3所示。m和n优选为本征多项式。可以理解，虽然图2和图3中示例性地示出了异或运算模块1011将最后一级触发器R_t的输出与中间一级触发器例如触发器R_m的输出进行异或运算，但是本领域技术人员可以理解，异或运算模块1011也可以将最后一级触发器R_t的输出与中间多级触发器的输出进行异或运算，并将异或运算结果经过组合逻辑模块201a反馈到线性移位寄存器。

虽然图2和图3中以线性移位寄存器为例对加扰模块101进行了描述，但是本领域技术人员可以理解，加扰模块101也可以对待存储的数据进行例如替换、移位或变换等操作，以使待存储的数据随机化，其中：替换操作为非线性操作，移位操作一般为线性操作，变换操作可以为线性操作，也可以为非线性操作。下面以使用查找表进行字节替换为例，说明对待存储的数据进行非线性操作以使其随机化的过程。

例如建立一个16行×16列的表格，如表1。

hex	0	1	2	3	4	5	6	7	8	9	a	b	c	d	e	f
																	0	63	7c	77	7b	f2	6b	6f	c5	30	01	67	2b	fe	d7	ab	76
1	ca	82	c9	7d	fa	59	47	f0	ad	d4	a2	af	9c	a4	72	c0
																	2	b7	fd	93	26	36	3f	f7	cc	34	a5	e5	f1	71	d8	31	15
3	04	c7	23	c3	18	96	05	9a	07	12	80	e2	eb	27	b2	75
																	4	09	83	2c	1a	1b	6e	5a	a0	52	3b	d6	b3	29	e3	2f	84
5	53	d1	00	ed	20	fc	b1	5b	6e	cg	be	39	4e	4c	5a	cf
																	6	d0	ef	aa	fb	43	4d	33	85	45	f9	02	7f	50	3c	9f	a8

7

51

e3

40

af

92

9d

38

f5

bc

b6

da

21

10

ff

f3

d2

8

cd

0c

13

ec

5f

97

44

17

c4

a7

7e

3d

64

5d

19

73

9

60

81

41

dc

22

2a

90

88

46

ee

b8

14

de

5e

0b

db

a

e0

32

3a

0a

49

06

24

5c

c2

d3

ac

62

91

95

c4

79

b

e7

c8

37

6d

8d

d3

4e

a9

6c

56

f4

ea

65

7a

ae

08

c

ba

78

25

2c

1c

a6

b4

c6

c8

dd

74

1f

4b

bd

8b

8a

d

70

3e

b5

66

48

03

f6

0e

61

35

57

b9

86

cl

1d

9e

e

e1

f8

98

11

69

d9

8e

94

9b

1e

b7

e9

ce

55

2a

df

f

8c

al

89

0d

bf

e6

42

68

41

99

2d

0f

b0

54

bb

16

如表1所示，该表格的输入为地址，输出为随机化的数据。例如对于地址为“00”的输入数据而言，通过查表可得其所对应的随机化的数据为“63”(十六进制)；而对于地址为“14”的数据，通过查表可得其所对应的随机化的数据为“fa”(十六进制)。

存储介质102被配置成存储随机化的数据，其例如可以为NAND型闪存介质。所述NAND型闪存介质可以为单层单元闪存(Single Level Cell，简称SLC)、多层单元闪存(Multi Level Cell，简称MLC)、三层单元闪存(Triple-Level Cell，简称TLC)，或者由SLC和MLC构成的混合型闪存。存储介质102可包括数据区和冗余区，其中，数据区用于存储有效数据，冗余区可用于存储校验码。

为了能够将从存储介质102中读取的数据还原为原始数据，根据本申请的闪存设备还包括解扰模块103。与加扰模块101类似，解扰模块103也可包括并行线性移位寄存器。当加扰模块101采用如图2所示的结构时，其对应的解扰模块可采用如图4所示的结构。而当加扰模块101采用如图3所示的结构时，其对应的解扰模块也可采用如图3所示的结构。图4示意性地示出了解扰模块103中的一个线性移位寄存器601a及其相应的组合逻辑模块701a的示意图。线性移位寄存器601a由多个串连的触发器Q₁，Q₂……Q_t以及异或运算模块6011构成。

应当理解，在加扰模块101采用如前所述的表1对待存储的数据进行置换操作以使其随机化的情况下，解扰模块103需要采用与表1相关联的反查找表对随机化的数据进行解扰，其中，反查找表的输入为随机化的数据，而输出为查找表中的地址。例如，表1中的内容“63”作为反查找表的地址时，其输出为“00”，根据地址“00”即可得到与随机化的数据“63”对应的原始数据。

应当理解，闪存设备通常包括用于控制数据的读取和写入的控制器，控制器通常可包括用于对数据进行纠错的ECC模块。图5示出了根据本申请的第三实施方案，加扰模块和解扰模块与ECC模块配合使用的闪存设备的结构示意图。

如图5所示，闪存设备包括加扰模块101、ECC模块104、存储介质102和解扰模块103。

在写入数据时，从I/O端口输入的数据经加扰模块101加扰后进入ECC模块104中。ECC模块104对加扰后的数据进行编码以生成校验码，然后将加扰后的数据和校验码均存入存储介质102中。存储介质102可包括数据区和冗余区，分别用于存储加扰后的数据和校验码。

在从存储介质102中读取数据时，ECC模块104将加扰后的数据和校验码一起读出，通过对之进行解码以判断写入的数据和读出的数据是否存在差异。如果存在差异，则进行错误纠正。随后，解扰模块103对经纠错的数据进行解扰，使之还原为原始数据。

在图5所示的实施方案中，加扰模块101和解扰模块103优选设置于闪存设备的控制器中，作为控制器的一部分。

作为图5所示的方案的可选方案，如图6所示，从I/O端口输入的数据可以先经ECC模块104编码后再送入加扰/解扰模块105中进行加扰，随后将加扰后的数据存储到存储介质102中。在从存储介质102中读取数据时，读出的数据先经加扰/解扰模块105解扰后再送入ECC模块104中进行纠错。此时加扰模块和解扰模块可以置于闪存设备的控制器中，作为控制器的一部分。作为一种选择，当加扰/解扰模块105采用如图3所示的结构时，其也可作为一个独立模块设置于控制器与存储介质之间，。

在根据本申请的上述实施方案的闪存设备中，加扰模块、解扰模块和加扰/解扰模块中的线性移位寄存器在时钟节拍的作用下可产生一个伪随机序列，例如采用图3所示结构时可以产生m序列。m序列是线性反馈移位寄存器所产生的周期最长的伪随机序列。m序列具有以下特点：

(1)周期性

m序列的一个周期p＝2ⁿ-1。

(2)均衡性

在m序列的每一周期中，“1”的个数为2n，“0”的个数为2n-1，即“1”的个数比“0”的个数多1个。

(3)游程分布的随机性

我们把一个序列中取值(1或0)相同的那些相继元素合称为一个“游程”，在一个游程中元素的个数称为游程长度。m序列中长度为1的游程占游程总数的1/2，长度为2的游程占游程总数的1/4。

(4)自相关性

m序列具有以下形式的自相关函数：

R (j) = \{\begin{matrix} 1 & j = 0 \\ - 1 / p & p = 1,2, . . . p - 1 \end{matrix}

其中p为m序列的周期。

图7示出了根据本申请的一个实施方案的闪存设备的数据存储方法的流程图。如图7所示，所述方法包括存储过程和读取过程，其中所述存储过程包括：将待存储的原始数据随机化(步骤701)、以及存储所述随机化的数据(步骤702)；所述读取过程包括将存储的所述随机化的数据还原为原始数据(步骤703)。

作为图7所示方案的一个可选方案，如图8所示，可在将待存储的数据随机化之后，对随机化的数据进行ECC编码以获得校验码(步骤704)，之后存储所述随机化的数据和校验码(步骤702′)。

作为图7所示的方案的另一可选方案，如图9所示，可在将待存储的数据随机化之前，对待存储的数据进行ECC编码以获得校验码(步骤704′)，之后存储所述随机化的数据和校验码(步骤702″)。

在图8和图9所示的实施方案中，例如可采用Hamming码、RS码、BCH码或LDPC码对数据进行ECC编码以生成校验码。

为了清楚起见，下面将参照图3，以产生m序列的线性反馈移位寄存器为例，描述对输入的数据进行加扰的过程。

由于在闪存设备中通常以页为单位进行数据的读取和写入操作，因此，为了保证相邻的页之间的数据随机不相关，在每个页的开始处都要对线性移位寄存器进行初始化，即给每个触发器R₁-R_t赋予初始值(或种子)。

另外，由于每个页可划分为多个数据段，而闪存设备中的ECC模块通常以数据段为单位进行数据校验，因此为了配合ECC模块的操作，优选在每个数据段的开始处对线性移位寄存器进行初始化。

此外，优选将m序列的周期p选择为适当长一些，以保证页(或数据段)的长度小于周期p。触发器R₁-R_t的初始值可以通过软件或硬件来设定，但触发器R₁-R_t的初始值一般不能设置为全“0”。

可以看出，在图2所示的加扰过程中，待加扰的数据参与了伪随机序列的生成。然而，作为一种选择，图3所示的伪随机序列的生成与待加扰的数据无关。

示例性地，下面将参照图3描述线性移位寄存器对8位并行输入数据进行并行化处理以使其成为随机化数据的推导过程。

首先，给触发器R₁-R_t赋予初始值。例如，选用本征多项式g(x)＝1+x¹⁸+x²³设当前时刻触发器R₁-R₂₃中的内容为R0-R22，输入的原始数据按照时钟顺序分别为D0 D1…D7(例如当前周期输入D0，下一周期输入D1，再下一周期输入D2…)，则一个时钟周期后，串行输出为D0⊕R17⊕R22，触发器R1-R23中的内容从低位到高位分别是：R17⊕R22、R0、R1、R2、R3、R4、R5、R6、R7、R8、R9、R10、R11、R12、R13、R14、R15、R16、R17、R18、R19、R20和R21，其中符号“⊕”表示异或操作。再下一个时钟周期的串行输出为：D1⊕R16⊕R21，而触发器R1-R23中的内容从低位到高位分别为：R16⊕R21、R17⊕R22、R0、R1、R2、R3、R4、R5、R6、R7、R8、R9、R10、R11、R12、R13、R14、R15、R16、R17、R18、R19和R20。以此类推，可以推导出8个周期后的触发器R1-R23中的内容从低位到高位分别为R10⊕R15、R11⊕R16、R12⊕R17、R13⊕R18、R14⊕R19、R15⊕R20、R16⊕R21、R17⊕R22、R0、R1、R2、R3、R4、R5、R6、R7、R8、R9、R10、R11、R12、R13和R14；8个周期的输出数据从前到后分别为：D0⊕R17⊕R22、D1⊕R16⊕R21、D2⊕R15⊕R20、D3⊕R14⊕R19、D4⊕R13⊕R18、D5⊕R12⊕R17、D6⊕R11⊕R16、D7⊕R10⊕R15。对于8位并行线性移位寄存器设当前时刻的触发器R1-R23中内容为R0-R22，输入的8位数据为D0 D1…D7，则下一时钟周期触发器R1-R23中的内容从低位到高位分别为R10⊕R15、R11⊕R16、R12⊕R17、R13⊕R18、R14⊕R19、R15⊕R20、R16⊕R21、R17⊕R22、R0、R1、R2、R3、R4、R5、R6、R7、R8、R9、R10、R11、R12、R13和R14；8位输出数据从低位到高位分别为：D0⊕R17⊕R22、D1⊕R16⊕R21、D2⊕R15⊕R20、D3⊕R14⊕R19、D4⊕R13⊕R18、D5⊕R12⊕R17、D6⊕R11⊕R16、D7⊕R10⊕R15。相似的方法可以推导出16位并行或者32位并行化电路。

为了能够将从存储介质中读取的数据还原为原始数据，需要对所读取的数据进行解扰。应当注意，为了使加扰后的数据能够经过解扰而还原为原始数据，在解扰过程中，对于同一个数据段所使用的触发器的初始值应当与加扰过程中的相同。可以选用固定不变的初始值，也可以将初始值全部或者部分与存储地址相关联。

根据本申请的闪存设备及其数据存储方法，通过在将数据写入到存储介质之前对数据进行加扰，使之成为随机化的数据，可以不仅限制写入的数据中连续的1或0的数量，而且各页之间的数据也可以随机不相关，从而可以减小相邻存储单元间的电容耦合干扰。

应当理解，虽然在此以并行线性移位寄存器为例描述了对数据进行加扰和解扰的过程，然而本领域技术人员根据本申请的教导也可以采用其他能够产生伪随机数据的方式例如替换、移位或变换等操作，以使待存储的数据随机化。

以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims

1.一种闪存设备，包括：

加扰模块，被配置成使待存储的原始数据随机化；

存储介质，被配置成存储所述随机化的数据；以及

解扰模块，被配置成对从所述存储介质中读取的数据进行解扰。

2.如权利要求1所述的闪存设备，其中，所述加扰模块和解扰模块均包括并行线性移位寄存器，所述并行线性移位寄存器通过串并转换将线性移位寄存器转换为并行化寄存器。

3.如权利要求2所述的闪存设备，其中，所述线性移位寄存器包括多级串连的触发器和异或运算模块。

4.如权利要求3所述的闪存设备，其中，所述异或运算模块被配置成将最后一级触发器的输出与中间至少一级触发器的输出进行异或运算，并将异或运算结果与输入的原始数据进行异或运算，产生加扰或解扰数据。

5.如权利要求1所述的闪存设备，其中，所述加扰模块和解扰模块通过对待存储的数据进行替换、移位或变换操作以对其进行加扰和解扰。

6.一种闪存设备的数据存取方法，包括存储过程和读取过程，其中所述存储过程包括：将待存储的原始数据随机化、以及存储所述随机化的数据；所述读取过程包括将存储的所述随机化的数据还原为原始数据。

7.如权利要求6所述的方法，其中，所述存储过程进一步包括：

在将待存储的数据随机化之后，对随机化的数据进行ECC编码以获得校验码。

8.如权利要求6所述的方法，其中，所述存储过程进一步包括：

在将待存储的数据随机化之前，对待存储的数据进行ECC编码以获得校验码。

9.如权利要求7或8所述的方法，其中，将待存储的原始数据随机化包括以下步骤：

设置伪随机序列的种子；

基于所述伪随机序列的种子生成伪随机数序列；

将所述伪随机数序列与待存储的原始数据相关联，以使所述原始数据随机化。

10.如权利要求7或8所述的方法，其中，将待存储的原始数据随机化包括以下步骤：

设置伪随机序列的种子；

基于所述伪随机序列的种子和待存储的原始数据生成伪随机序列；

11.如权利要求9所述的方法，其中，所述伪随机数序列的种子设置周期与所述待存储的原始数据的每页的容量相匹配，每页数据至少设置一次种子。

12.如权利要求9所述的方法，其中，将所述伪随机数序列与待存储的原始数据相关联的步骤包括：使所述伪随机数序列与所述待存储的原始数据逐位进行“异或”操作。

13.如权利要求6所述的方法，其中，将待存储的原始数据随机化和将存储的随机化的数据还原为原始数据包括对数据进行替换、移位或变换操作。

14.如前述权利要求中任一项所述的方法，其中采用Hamming码、RS 码、BCH码和LDPC码之一对数据进行ECC编码。