KR20150048425A - 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것으로, 다수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 다수의 메모리 셀들 중 선택된 메모리 셀들과 인접한 인접 메모리 셀들의 하위 비트 데이터 및 상위 비트 데이터를 리드하고, 리드된 하위 비트 데이터와 상위 비트 데이터를 이용하여 패턴 플래그 데이터를 생성하기 위한 주변 회로부, 및 상기 패턴 플래그 데이터에 따라 선택된 메모리 셀들에 인가되는 리드 전압을 설정하도록 상기 주변 회로부를 제어하기 위한 제어 로직을 포함한다.

Description

반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE, MEMORY SYSTEM INCLUDING THE SAME AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명은 정확한 데이터를 독출할 수 있는 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법을 제공하는 데 있다.
본 발명에 따른 반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 다수의 메모리 셀들 중 선택된 메모리 셀들과 인접한 인접 메모리 셀들의 하위 비트 데이터 및 상위 비트 데이터를 리드하고, 리드된 하위 비트 데이터와 상위 비트 데이터를 이용하여 패턴 플래그 데이터를 생성하기 위한 주변 회로부, 및 상기 패턴 플래그 데이터에 따라 선택된 메모리 셀들에 인가되는 리드 전압을 설정하도록 상기 주변 회로부를 제어하기 위한 제어 로직을 포함한다.
본 발명에 따른 메모리 시스템은 저장된 데이터를 리드하기 위한 반도체 메모리 장치, 및 호스트로부터 명령어를 입력받아 상기 반도체 메모리 장치의 상기 리드 동작을 제어하기 위한 컨트롤러를 포함하며, 상기 반도체 메모리 장치는 상기 리드 동작시 선택된 메모리 셀들과 인접한 인접 메모리 셀들의 하위 비트 데이터 및 상위 비트 데이터를 패턴 플래그 데이터로 변환하여 상기 컨트롤러로 송부한다.
본 발명에 따른 반도체 메모리 장치의 동작 방법은 선택된 메모리 셀과 인접한 인접 메모리 셀들의 하위 비트 데이터 및 상위 비트 데이터를 리드하는 단계와, 리드된 상기 하위 비트 데이터 및 상위 비트 데이터를 이용하여 패턴 플래그 데이터를 생성하는 단계와, 상기 패턴 플래그 데이터에 따라 새로운 리드 전압을 설정하는 단계, 및 상기 리드 전압을 이용하여 상기 선택된 메모리 셀들에 저장된 데이터를 리드하는 단계를 포함한다.
본 발명에 따르면, 리드 동작시 주변 메모리 셀들의 데이터를 리드하여 선택된 메모리 셀의 리드 동작을 제어함으로써, 정확한 데이터를 독출할 수 있다.
또한 주변 메모리 셀들의 데이터 리드 동작시 독출된 데이터를 패턴 플래그 데이터로 변환하여 데이터 양을 감소시킴으로써 데이터 출력 동작을 간소화할 수 있다.
도 1은 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 반도체 메모리 장치를 좀 더 상세히 보여주는 블록도이다.
도 3은 도 2의 페이지 버퍼 중 어느 하나를 나타내는 상세 회로도이다.
도 4는 본 발명의 제1 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 5는 주변 메모리 셀들의 프로그램 상태에 따라 간섭량을 설명하기 위한 문턱 전압 분포도이다.
도 6은 본 발명의 제2 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 7는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 반도체 메모리 장치(100)를 포함하는 메모리 시스템(10)을 보여주는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)에 연결되는 읽기 및 쓰기 회로(130)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들 각각은 2 이상의 데이터 비트들을 저장하는 멀티 레벨 메모리 셀(multi level memory cell)로 정의될 수 있다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 컨트롤러(200)로부터의 리드 명령어 및 간섭 제거 알고리즘 수행 명령어가 수신되면, 명령어와 함께 수신되는 어드레스가 가리키는 메모리 셀들(선택된 메모리 셀들)에 대한 리드 동작을 수행하도록 구성된다. 이때 반도체 메모리 장치(100)는 리드 동작시 선택된 메모리 셀들과 인접한 주변 메모리 셀들의 데이터를 리드하고, 리드된 주변 메모리 셀들의 데이터를 이용하여 패턴 플러그 데이터를 생성하여 컨트롤러(200)로 전송한다. 즉, 반도체 메모리 장치(100)는 리드된 주변 메모리 셀들의 상위 비트 데이터(MSB : Most Significant Bit)와 하위 비트 데이터(LSB : Least Significant Bit)를 논리 연산(XOR 또는 XNOR)하여 패턴 플래그 데이터를 생성하고 생성된 플래그 데이터를 컨트롤러(200)로 전송함으로써, 컨트롤러(200)로 전송하는 데이터 양을 감소시킬 수 있다.
실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치일 수 있다. 하지만, 본 발명의 기술적 사상이 플래시 메모리 장치에 국한되지 않음이 이해될 것이다.
컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 연결된다. 컨트롤러(200)는 호스트(Host)와 반도체 메모리 장치(100)를 인터페이싱 하도록 구성된다. 예를 들면, 호스트(Host)로부터의 요청에 따른 리드 또는 프로그램 동작 시에, 컨트롤러(200)는 호스트(Host)로부터 수신되는 논리 블록 어드레스(Logical Block Address)를 물리 블록 어드레스(Physical Block Address)로 변환하고, 해당 커멘드와 함께 변환된 물리 블록 주소를 반도체 메모리 장치(100)에 제공할 수 있다. 또한 리드 동작 시에 반도체 메모리 장치(100)로 부터 수신되는 패턴 플래그 데이터를 분석하여 선택된 메모리 셀들이 주변 메모리 셀들로 부터 받는 간섭 량을 판단하고 이에 따라 반도체 메모리 장치(100)의 선택된 워드 라인에 인가되는 리드 전압이 설정되도록 반도체 메모리 장치(100)를 제어한다.
실시 예로서, 컨트롤러(200)는 에러 정정 블록(210)을 포함한다. 에러 정정 블록(210)은 반도체 메모리 장치(100)로부터 수신되는 데이터의 에러를 검출 및 정정하도록 구성된다. 에러 정정 블록(210)이 수행하는 에러 정정 기능은 반도체 메모리 장치(100)로부터 수신되는 데이터 중 에러 비트들의 수에 따라 제한된다. 반도체 메모리 장치(100)로부터 수신되는 데이터 중 에러 비트들의 수가 특정한 값보다 작을 때, 에러 정정 블록(210)은 에러 검출 및 정정 기능을 수행한다. 반도체 메모리 장치(100)로부터 수신되는 데이터 중 에러 비트들의 수가 특정한 값보다 클 때, 에러 검출 및 정정은 수행될 수 없다. 에러 검출 및 정정이 수행될 수 없을 때, 컨트롤러(200)는 선택된 워드 라인에 인가되는 리드 전압을 조절하도록 반도체 메모리 장치(100)를 제어한다.
도 2는 도 1의 반도체 메모리 장치(100)를 좀 더 상세히 보여주는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(RL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다.
어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다. 어드레스(ADDR)는 컨트롤러(200, 도 1 참조)로부터 제공된다.
어드레스 디코더(120)는 리드 동작 시 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 다수의 워드라인들(WL) 중 선택된 워드라인에 전압 생성부(150)에서 생성된 리드 전압(Vread)을 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 리드 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 및 프로그램 동작 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 리드 동작 시 메모리 셀 어레이(110) 중 선택된 페이지와 인접한 페이지의 상위 비트 데이터(MSB)와 하위 비트 데이터(LSB)를 리드하여 임시 저장하고, 임시 저장된 상위 비트 데이터(MSB)와 하위 비트 데이터(LSB)를 논리 연산하여 패턴 플래그 데이터를 생성한다. 이때 패턴 플래그 데이터는 상위 비트 데이터(MSB)와 하위 비트 데이터(LSB)를 XOR하거나 XNOR하여 생성할 수 있다. 패턴 플래그 데이터를 생성하기 위하여 상위 비트 데이터(MSB)와 하위 비트 데이터(LSB)를 논리 연산하는 자세한 방법은 후술하도록 한다. 또한 복수의 페이지 버퍼들(PB1~PBm) 각각은 생성된 패턴 플래그 데이터를 컨트롤러(200, 도 1 참조)로 전송한다. 이 후, 복수의 페이지 버퍼들(PB1~PBm)은 선택된 페이지에 포함된 메모리 셀들의 상위 비트 데이터(MSB)와 하위 비트 데이터(LSB)를 리드하여 임시 저장한 후, 임시 저장된 상위 비트 데이터(MSB)와 하위 비트 데이터(LSB)를 컨트롤러(200)로 전송한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 동작 명령어(CMD)를 수신한다. 명령어(CMD)는 컨트롤러(200, 도 1 참조)로부터 제공된다. 제어 로직(140)은 커멘드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 리드 명령 및 간섭 제가 알고리즘 명령이 입력된 경우, 읽기 및 쓰기 회로(130)가 선택된 페이지와 인접한 페이지의 데이터를 리드하여 패턴 플래그 데이터를 컨트롤러(200, 도 1 참조)로 전송하도록 제어하고, 컨트롤러(200)로부터 수신된 리드 전압 조절 명령(CTRL)에 응답하여 전압 생성부(150)에서 생성되는 리드 전압(Vread)이 조절되도록 전압 생성부(150)를 제어한다. 또한 조절된 리드 전압(Vread)을 이용한 선택된 페이지의 리드 동작 시 읽기 및 쓰기 회로(130)가 선택된 페이지와 인접한 페이지의 데이터를 리드하여 패턴 플래그 데이터를 컨트롤러(200, 도 1 참조)로 전송하도록 제어한다.
전압 생성부(150)는 리드 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 제어 로직(140)의 제어에 따라 생성되는 리드 전압(Vread)의 전위 레벨을 조절하여 출력한다.
도 3은 도 2의 페이지 버퍼 중 어느 하나를 나타내는 상세 회로도이다.
페이지 버퍼(PB)는 프리차지 회로(310), 센싱회로(320), 제1 내지 제3 래치들(LAT1, LAT2, LAT3), 제1 내지 제3 셋/리셋 회로들(330, 340, 350), 제1 내지 제3 전송회로들(360, 370, 380) 및 데이터 출력 회로(390)를 포함한다.
프리차지 회로(310)는 프리차지 신호(PRECH_N)에 따라 전원전압 단자(VDD)와 감지노드(SO)를 연결하여 감지노드(SO)을 프리차지하는 기능을 한다. 이를 위하여, 프리차지 회로(310)는 전원전압 단자(VDD)와 감지노드(SO) 사이에 연결되어 프리차지 신호(PRECH_N)에 따라 동작하는 PMOS 트랜지스터(311)로 구현된다.
센싱회로(320)는 센싱신호(PBSENSE)에 따라 선택된 비트라인(BL)과 감지노드(SO)를 연결한다. 이를 위하여 센싱회로(320)는 비트라인(BL)과 감지노드(SO) 사이에 연결되어 센싱신호(PBSENSE)에 따라 동작하는 NMOS 트랜지스터(321)로 구현된다.
제1 래치(LAT1)는 제1 및 제2 인버터들(I1 및 I2)로 이루어진다. 제1 인버터(I1)의 입력단자와 제2 인버터(I2)의 출력단자가 서로 연결되며, 제1 인버터(I1)의 출력단자와 제2 인버터(I2)의 입력단자가 서로 연결된다. 제1 인버터(I1)의 입력단자를 캐쉬노드(QC)라고 하며, 제1 인버터(I1)의 출력단자를 반전 캐쉬노드(QC_N)라 한다.
제2 래치(LAT2)는 제3 및 제4 인버터들(I3 및 I4)로 이루어진다. 제3 인버터(I3)의 입력단자와 제4 인버터(I4)의 출력단자가 서로 연결되며, 제3 인버터(I3)의 출력단자와 제4 인버터(I4)의 입력단자가 서로 연결된다. 제3 인버터(I3)의 입력단자를 메인노드(QM)라고 하며, 제3 인버터(I3)의 출력단자를 반전 메인노드(QM_N)라 한다.
제3 래치(LAT3)는 제5 및 제6 인버터들(I5 및 I6)로 이루어진다. 제5 인버터(I5)의 입력단자와 제6 인버터(I6)의 출력단자가 서로 연결되며, 제5 인버터(I5)의 출력단자와 제6 인버터(I6)의 입력단자가 서로 연결된다. 제5 인버터(I5)의 입력단자를 플래그노드(QF)라고 하며, 제5 인버터(I5)의 출력단자를 반전 플래그노드(QF_N)라 한다.
제1 셋/리셋 회로(330)는 제1 셋신호(SET_A) 및 제1 리셋신호(RESET_A)에 따라 제1 래치(LAT1)에 입력된 데이터를 공통노드(CON)로 전송한다. 제1 셋/리셋 회로(230)는 제1 셋신호(SET_A)에 따라 동작하여 반전 캐쉬노드(QC_N)와 공통노드(CON)를 연결하는 NMOS 트랜지스터(331), 제1 리셋신호(RESET_A)에 동작하여 캐쉬노드(QC)와 공통노드(CON)를 연결하는 NMOS 트랜지스터(332)로 이루어진다.
제2 셋/리셋 회로(340)는 제2 셋신호(SET_B) 및 제2 리셋신호(RESET_B)에 따라 제2 래치(LAT2)에 입력된 데이터를 공통노드(CON)로 전송한다. 제2 셋/리셋 회로(240)는 제2 셋신호(SET_B)에 따라 동작하여 반전 메인노드(QM_N)와 공통노드(CON)를 연결하는 NMOS 트랜지스터(341), 제2 리셋신호(RESET_B)에 동작하여 메인노드(QM)와 공통노드(CON)를 연결하는 NMOS 트랜지스터(342)로 이루어진다.
제3 셋/리셋 회로(350)는 제3 셋신호(SET_C) 및 제3 리셋신호(RESET_C)에 따라 제3 래치(LAT3)에 입력된 데이터를 공통노드(CON)로 전송한다. 제3 셋/리셋 회로(350)는 제3 셋신호(SET_C)에 따라 동작하여 반전 플래그노드(QF_N)와 공통노드(CON)를 연결하는 NMOS 트랜지스터(351), 제3 리셋신호(RESET_C)에 동작하여 플래그노드(QF)와 공통노드(CON)를 연결하는 NMOS 트랜지스터(352)로 이루어진다.
제1 전송회로(360)는 제1 래치(LAT1)에 저장된 데이터에 따라 감지노드(SO)의 전위를 유지하거나 감지노드(SO)를 디스차지하는 기능을 한다. 제1 전송회로(360)는 감지노드(SO)와 접지단자(Vss) 사이에서 서로 직렬로 연결된 제1 스위치(361) 및 제2 스위치(362)로 이루어진다. 제1 스위치(361)는 제1 전송신호(TRAN_A)에 따라 동작하며 감지노드(SO)와 제2 스위치(362)를 연결하는 NMOS 트랜지스터로 구현된다. 제2 스위치(362)는 반전 캐쉬노드(QC_N)에 입력되는 데이터에 따라 동작하며 제1 스위치(361)와 접지단자(Vss)를 연결하는 NMOS 트랜지스터로 구현된다.
제2 전송회로(370)는 제2 래치(LAT2)에 저장된 데이터에 따라 감지노드(SO)의 전위를 유지하거나 감지노드(SO)를 디스차지하는 기능을 한다. 제2 전송회로(370)는 감지노드(SO)와 접지단자(Vss) 사이에서 서로 직렬로 연결된 제3 스위치(371) 및 제4 스위치(372)로 이루어진다. 제3 스위치(371)는 제2 전송신호(TRAN_B)에 따라 동작하며 감지노드(SO)와 제4 스위치(372)를 연결하는 NMOS 트랜지스터로 구현된다. 제4 스위치(372)는 반전 메인노드(QM_N)에 입력되는 데이터에 따라 동작하며 제2 스위치(371)와 접지단자(Vss)를 연결하는 NMOS 트랜지스터로 구현된다.
제3 전송회로(380)는 제3 래치(LAT3)에 저장된 데이터에 따라 감지노드(SO)의 전위를 유지하거나 감지노드(SO)를 디스차지하는 기능을 한다. 제3 전송회로(380)는 감지노드(SO)와 접지단자(Vss) 사이에서 서로 직렬로 연결된 제5 스위치(381) 및 제6 스위치(382), 그리고 감지노드(SO)와 제3 래치(LAT3) 사이에 연결된 제7 스위치(383)로 이루어진다. 제5 스위치(381)는 제3 전송신호(TRAN_C)에 따라 동작하며 감지노드(SO)와 제6 스위치(382)를 연결하는 NMOS 트랜지스터로 구현된다. 제6 스위치(382)는 반전 플래그노드(QF_N)에 입력되는 데이터에 따라 동작하며 제3 스위치(381)와 접지단자(Vss)를 연결하는 NMOS 트랜지스터로 구현된다. 제7 스위치(383)는 제8 전송신호(PROG)에 따라 동작하며 감지노드(SO)와 플래그노드(QF)를 연결하는 NMOS 트랜지스터(383)로 구현된다.
데이터 출력 회로(390)는 감지노드(SO)의 전위에 따라 공통노드(CON)에 데이터 라인(DL)을 연결하여 공통노드(CON)에 전송된 데이터를 데이터 라인(DL)으로 출력한다.
도 3을 이용하여 상위 비트 데이터(MSB)와 하위 비트 데이터(LSB)를 이용하여 패턴 플래그 데이터를 생성하는 방법을 설명하면 아래와 같다.
페이지 버퍼(PB)는 비트 라인(BL)을 통해 연결된 선택된 페이지와 인접한 페이지의 하위 비트 데이터(LSB)를 센싱하여 페이지 버퍼(PB)의 제1 래치(LAT1)에 임시 저장한다.
LSB MSB 캐쉬노드
(제1 래치)		 메인노드
(제2 래치)		 플래그노드
(제3 래치)
case 1 0 - 0 - -
case 2 1 - 1 - -
표 1을 참조하면, 하위 비트 데이터(LSB)가 '0'으로 리드되어 제1 래치(LAT1)에 저장된 경우(case 1), 캐쉬노드(QC)는 '0' 이 된다. 또는, 하위 비트 데이터(LSB)가 '1'로 리드되어 제1 래치(LAT1)에 저장된 경우(case 2) 캐쉬노드(QC)는 '1'이 된다. 이때, 데이터가 '0'이면, 해당 노드의 전위는 'Vcc'이고, 데이터가 '1'이면, 해당 노드의 전위는 '0V'이다.
LSB MSB 캐쉬노드
(제1 래치)		 메인노드
(제2 래치)		 플래그노드
(제3 래치)
case 1 0 - 0 0 1
case 2 1 - 1 1 0
표 2를 참조하면, 제1 리셋신호(RESET_A), 제2 리셋신호(RESET_B) 및 제3 셋신호(SET_C)를 활성화시켜 제1 래치(LAT1)에 저장된 하위 비트 데이터(LSB)를 제2 래치(LAT2)에 저장하고, 제3 래치(LAT3)에는 제1 래치(LAT1)에 저장된 하위 비트 데이터(LSB)의 반전된 데이터를 저장한다. 이에 따라, 하위 비트 데이터(LSB)가 '0'인 경우(case 1), 캐쉬노드(QC) 및 메인노드(QM)에는 '0'이 저장되고, 플래그노드(QF)에는 '1'에 저장된다. 하위 비트 데이터(LSB)가 '1'인 경우(case 2), 캐쉬노드(QC) 및 메인노드(QM)에는 '1'이 저장되고, 플래그노드(QF)에는 '0'이 저장된다.
페이지 버퍼(PB)는 비트 라인(BL)을 통해 연결된 선택된 페이지와 인접한 페이지의 상위 비트 데이터(MSB)를 센싱하여 페이지 버퍼(PB)의 제1 래치(LAT1)에 임시 저장한다.
LSB MSB 캐쉬노드
(제1 래치)		 메인노드
(제2 래치)		 플래그노드
(제3 래치)
case 1 0 0 1 0 1
1 0 0 1
case 2 1 0 1 1 0
1 0 1 0
표 3을 참조하면, 상위 비트 데이터(MSB)가 '0' 또는 '1'로 리드되어 제1 래치(LAT1)에 임시 저장된다. 상위 비트 데이터(MSB)를 제1 래치(LAT1)에 임시 저장할 때 데이터를 반전시켜 저장한다. 즉, 상위 비트 데이터(MSB)가 '0'으로 리드되어 제1 래치(LAT1)에 저장된 경우 캐쉬노드(QC)는 '1' 이 되고, 상위 비트 데이터(MSB)가 '1'로 리드되어 제1 래치(LAT1)에 저장된 경우 캐쉬노드(QC)는 '0'이 된다.
LSB MSB 캐쉬노드
(제1 래치)		 메인노드
(제2 래치)		 플래그노드
(제3 래치)		 감지노드
case 1
 0
 0 1 0 1 1
1 0 0 1 0
case 2
 1
 0 1 1 0 1
1 0 1 0 0
표 4를 참조하면, 프리차지 신호(PRECH_N)를 활성화시켜 감지노드(SO)를 프리차지한 후, 프리차지 신호(PRECH_N)를 비활성화시킨다. 제1 전송신호(TRAN_A)를 활성화시켜 제1 래치(LAT1)에 저장된 상위 비트 데이터(MSB)에 따라 감지노드(SO)의 전위를 변화시킨다. 즉, 상위 비트 데이터(MSB)가 '0'이면, 제2 스위치(362)가 턴 오드(turn off)되므로, 제1 전송신호(TRAN_A)가 활성화되면 감지노드(SO)는 하이 레벨을 유지한다. 상위 비트 데이터(MSB)가 '1'이면, 제2 스위치(362)가 턴 온(turn on)되므로, 제1 전송신호(TRAN_A)가 활성화되면 감지노드(SO)의 전위가 로우 레벨로 변화된다.
LSB MSB 캐쉬노드
(제1 래치)		 메인노드
(제2 래치)		 플래그노드
(제3 래치)		 감지노드
case 1
 0
 0 1 0 0 1
1 0 0 1 0
case 2
 1
 0 1 1 0 1
1 0 1 0 0
데이터 라인(DL)에 접지 전원을 연결한다. 제3 리셋신호(RESET_C)를 활성화시켜 감지노드(SO)의 전위에 따라 제3 래치(LAT3)에 저장된 데이터를 유지하거나 바꾼다. 즉, 하위 비트 데이터(LSB)가 '0'이고, 상위 비트 데이터(MSB)가 '0'인 경우, 감지노드(SO)의 전위는 하이 레벨이므로, 제3 리셋신호(RESET_C)가 활성화되면 디스차지된 공통노드(CON)와 플래그 노드(QF_N)가 연결되어 플래그노드(QF)의 데이터가 '1'에서 '0'으로 바뀐다. 하위 비트 데이터(LSB)가 '0'이고, 상위 비트 데이터(MSB)가 '1'인 경우, 감지노드(SO)의 전위는 로우 레벨이므로 제3 리셋신호(RESET_C)가 활성화되어도 플래그노드(QF)에는 이전 데이터인 '0'이 유지된다. 하위 비트 데이터(LSB)가 '1'이고, 상위 비트 데이터(MSB)가 '0'인 경우, 감지노드(SO)의 전위는 하이 레벨이므로 제3 리셋신호(RESET_C)가 활성화되면 플래그노드(QF)에는 '0'의 데이터가 저장된다. 하위 비트 데이터(LSB) '1'이고, 상위 비트 데이터(MSB)가 '1'인 경우, 감지노드(SO)의 전위는 로우 레벨이므로 제3 리셋신호(RESET_C)가 활성화되어도 플래그노드(QF)에는 이전 데이터인 '0'이 유지된다.
LSB MSB 캐쉬노드
(제1 래치)		 메인노드
(제2 래치)		 플래그노드
(제3 래치)		 감지노드
case 1
 0
 0 1 0 0 0
1 0 0 1 0
case 2
 1
 0 1 1 0 1
1 0 1 0 0
프리차지 신호(PRECH_N)를 활성화시켜 감지노드(SO)를 프리차지한 후에, 프리차지 신호(PRECH_N)를 비활성화시키고, 제1 전송신호(TRAN_A) 및 제2 전송신호(TRAN_B)를 활성화시킨다. 이에 따라, 캐쉬노드(QC) 또는 메인노드(QM)에 저장된 데이터 중, 어느 하나라도 '0'인 데이터가 있으면 감지노드(SO)가 디스차지된다. 또한, 캐쉬노드(QC) 및 메인노드(QM)에 저장된 데이터가 모두 '1'인 경우에는 감지노드(SO)의 전위는 하이 레벨을 유지한다.
LSB MSB 캐쉬노드
(제1 래치)		 메인노드
(제2 래치)		 플래그노드
(제3 래치)		 감지노드
case 1
 0
 0 1 0 0 0
1 0 0 1 0
case 2
 1
 0 1 1 1 1
1 0 1 0 0
제3 셋신호(SET_C)를 활성화하여, 감지노드(SO)에 따라 제3 래치(LAT3)에 저장된 데이터를 유지하거나 바꾼다. 감지노드(SO)의 전위가 로우 레벨인 경우 디스차지 회로(390)가 비활성화되므로 제3 래치(LAT3)에 저장된 데이터는 그대로 유지된다. 감지노드(SO)의 전위가 하이 레벨인 경우 디스차지 회로(390)가 활성화되므로, 접지 전원이 연결된 데이터 라인(DL)과 공통 노드(CON)가 연결된어 공통 노드(CON)는 디스차지된다. 따라서, 제3 셋신호(SET_C)가 활성화되면, 제3 래치(LAT3)에 저장된 데이터가 '0'에서 '1'로 바뀐다.
상술한 '표 1' 내지 '표 7'까지의 동작 결과, 제3 래치(LAT3)에는 하위 비트 데이터(LSB)와 상위 비트 데이터(MSB)가 XOR 연산된 데이터가 입력되는 것을 알 수 있다. XOR 연산되어 얻어진 데이터를 패턴 플래그 데이터로 하여 데이터 라인(DL)으로 출력한다.
XNOR 연산을 이용한 패턴 플래그 데이터 생성 방법의 경우 XOR 연산으로 얻어진 데이터를 반전 출력하여 플래그 데이터를 생성하여 얻을 수 있으므로 자세한 설명은 생략하도록 한다.
도 4는 본 발명에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 5는 주변 메모리 셀들의 프로그램 상태에 따라 간섭량을 설명하기 위한 문턱 전압 분포도이다.
도 1 내지 도 5를 참조하여 본 발명에 따른 리드 동작을 설명하면 다음과 같다.
1) 리드 명령 및 간섭 제거 알고리즘 명령 입력(S41)
호스트(Host)로 부터 리드 명령 및 간섭 제거 알고리즘 명령이 입력되면, 컨트롤러(200)는 반도체 메모리 장치(100)에 리드 명령 및 간섭 제거 알고리즘 명령에 따른 동작 명령어(CMD)를 전송한다.
2) 선택된 페이지와 인접한 페이지의 LSB 데이터 리드(S42)
제어 로직(140)은 전압 생성부(150)가 리드 전압(Vread) 및 패스 전압(Vpass)을 출력하도록 제어하고, 어드레스 디코더(120)가 선택된 페이지와 인접한 페이지에 리드 전압(Vread)을 인가하도록 제어한다. 또한 제어 로직(140)은 읽기 및 쓰기 회로(130)의 페이지 버퍼들(PB1 내지 PBm)이 선택된 페이지와 인접한 페이지의 하위 비트 데이터(LSB)를 리드하여 임시 저장하도록 제어한다.
3) 선택된 페이지와 인접한 페이지의 MSB 데이터 리드(S43)
제어 로직(140)은 전압 생성부(150)가 리드 전압(Vread) 및 패스 전압(Vpass)을 출력하도록 제어하고, 어드레스 디코더(120)가 선택된 페이지와 인접한 페이지에 리드 전압(Vread)을 인가하도록 제어한다. 또한 제어 로직(140)은 읽기 및 쓰기 회로(130)의 페이지 버퍼들(PB1 내지 PBm)이 선택된 페이지와 인접한 페이지의 하위 비트 데이터(LSB)를 리드하여 임시 저장하도록 제어한다.
4) MSB 데이터와 LSB 데이터를 이용하여 패턴 플래그 데이터 생성(S44)
제어 로직(140)은 페이지 버퍼들(PB1 내지 PBm) 내에 임시 저장된 하위 비트 데이터(LSB) 및 상위 비트 데이터(MSB)를 논리 연산하여 패턴 플래그 데이터를 생성하고, 생성된 패턴 플래그 데이터를 컨트롤러(200)로 출력하도록 페이지 버퍼들(PB1 내지 PBm)을 제어한다.
5) 패턴 플래그 데이터에 따라 새로운 리드 전압 설정(S45)
컨트롤러(200)는 패턴 플래그 데이터에 따라 새로운 리드 전압(Vread)을 설정한다.
도 5를 참조하면, 멀티 레벨 셀을 갖는 반도체 메모리 장치의 프로그램 동작 시 LSB 프로그램 동작 후 MSB 프로그램 동작을 수행한다. 이때 프로그램이 완료된 메모리 셀은 인접한 메모리 셀들의 프로그램 동작 시 프로그램 전압에 의한 간섭 현상에 의해 문턱 전압이 상승할 수 있다. 이로 인하여 제2 및 제3 리드 전압(Vread(R2), Vread(R3))에서 문턱 전압 분포가 중첩될 수 있다.
또한 소거 상태(ERA, "1")에서 제1 프로그램 상태(PV1)로 프로그램하는 동작과 "0"에서 제3 프로그램 상태(PV3)로 프로그램하는 동작의 경우 메모리 셀의 문턱 전압이 가장 많이 움직이는 프로그램 동작이므로 주변 메모리 셀들에 많은 간섭 현상을 초래한다. 반면, 소거 상태(ERA, "1")에서 소거 상태(ERA) 및 "0"에서 제2 프로그램 상태(PV2)로 프로그램하는 동작의 경우 메모리 셀의 문턱 전압이 상대적으로 적게 움직이는 프로그램 동작이므로 주변 메모리 셀들에 미치는 간섭 현상이 미비하다. 이때 소거 상태(ERA)의 경우 "11" 데이터에 대응하고, PV1은 "01", PV2는 "00", PV3는 "10" 데이터에 대응한다.
따라서, 주변 메모리 셀, 특히 선택된 메모리 셀과 위드라인 방향으로 인접하며, 프로그램 동작시 선택된 메모리 셀 다음으로 프로그램 되는 메모리 셀의 프로그램 상태에 따라 선택된 메모리 셀의 간섭 현상에 따른 문턱 전압 변화량이 예측 가능하다.
예를 들어 패턴 플래그 데이터가 인접한 페이지의 하위 비트 데이터(LSB) 및 상위 비트 데이터(MSB)를 XOR 연산하여 생성한 경우, 간섭 현상이 상대적으로 큰 PV1 및 PV3 상태를 갖는 주변 메모리 셀들의 패턴 플래그 데이터는 1이고, 간섭 현상이 상대적으로 적은 소거 상태 및 PV2 상태를 갖는 주변 메모리 셀들의 패턴 플래그 데이터는 0이다.
따라서, 컨트롤러(200)는 패턴 플래그 데이터에 따라 새로운 리드 전압(Vread)을 설정할 때, 패턴 플래그 데이터에 따라 리드 전압(Vread)을 상승시키거나 유지시킬 수 있다. 또한 (Vread)을 상승시켜 설정할 때 패턴 플래그 데이터에 따라 상승되는 전위 량을 조절할 수 있다.
6) 새로운 리드 전압을 이용하여 선택된 페이지의 데이터 리드(S46)
컨트롤러(200)는 패턴 플래그 데이터에 따라 설정된 리드 전압(Vread) 정보를 나타내는 리드 전압 조절 명령(CTRL)을 제어 로직(140)으로 출력하고, 제어 로직(140)은 리드 전압 조절 명령(CTRL)에 따라 전압 발생부(150)에서 생성되는 리드 전압(Vread)의 전위 레벨을 조절한다.
제어 로직(140)은 읽기 및 쓰기 회로(130)의 페이지 버퍼들(PB1 내지 PBm)이 선택된 페이지의 하위 비트 데이터(LSB)를 리드하여 컨트롤러(200)로 출력하도록 제어한다.
7) 에러 정정 코드(ECC)를 이용하여 데이터 복구(S47)
컨트롤러(200)는 에러 정정 블록(210)을 이용하여 리드된 데이터의 복구 동작을 수행한다.
8) ECC 처리 결과 판단(S48)
ECC 처리 결과 오류가 발생한 데이터가 없거나 오류가 발생한 데이터가 정정 가능할 경우 오류를 정정하여 최종 리드 데이터로 출력한다.
9) 리드 전압을 재설정(S49)
ECC 처리 결과 오류가 발생한 데이터의 수가 ECC 처리 허용 수치보다 클 경우, 리드 전압(Vread)을 △V만큼 상승시키거나 하강시킨 새로운 리드 전압으로 재설정하여 S46 단계부터 재실시한다. 이때 재실시하는 수를 카운트하여 허용 반복수보다 클 경우 리드 동작을 페일 처리할 수 있다.
상술한 바와 같이 본원 발명에 따르면, 리드 동작시 주변 메모리 셀들의 데이터를 리드하여 선택된 메모리 셀의 리드 동작 시 사용되는 리드 전압을 설정함으로써, 정확한 데이터를 독출할 수 있다. 또한 주변 메모리 셀들의 데이터 리드 동작시 독출된 데이터를 패턴 플래그 데이터로 변환하여 데이터 양을 감소시킴으로써 데이터 출력 동작을 간소화할 수 있다.
도 6은 본 발명의 제2 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 1 내지 3, 도 5 및 도 6을 참조하여 본 발명에 따른 리드 동작을 설명하면 다음과 같다.
1) 리드 명령 및 간섭 제거 알고리즘 명령 입력(S61)
호스트(Host)로 부터 리드 명령 및 간섭 제거 알고리즘 명령이 입력되면, 컨트롤러(200)는 반도체 메모리 장치(100)에 리드 명령 및 간섭 제거 알고리즘 명령에 따른 동작 명령어(CMD)를 전송한다.
2) 선택된 페이지의 제1 및 제2 리드 동작 수행(S62)
컨트롤러(200)는 리드 전압(Vread)을 이용한 제1 리드 동작 및 리드 전압(Vread) 보다 △V 만큼 큰 레벨을 갖는 보정 리드 전압을 이용한 제2 리드 동작을 수행하도록 반도체 메모리 장치(100)를 제어한다. 이에 따라, 반도체 메모리 장치는 제1 리드 동작시 리드된 제1 데이터들과 제2 리드 동작시 리드된 제2 데이터들을 컨트롤러(200)로 전송한다.
3) 선택된 페이지와 인접한 페이지의 LSB 데이터 리드(S63)
제어 로직(140)은 전압 생성부(150)가 리드 전압(Vread) 및 패스 전압(Vpass)을 출력하도록 제어하고, 어드레스 디코더(120)가 선택된 페이지와 인접한 페이지에 리드 전압(Vread)을 인가하도록 제어한다. 또한 제어 로직(140)은 읽기 및 쓰기 회로(130)의 페이지 버퍼들(PB1 내지 PBm)이 선택된 페이지와 인접한 페이지의 하위 비트 데이터(LSB)를 리드하여 임시 저장하도록 제어한다.
4) 선택된 페이지와 인접한 페이지의 MSB 데이터 리드(S64)
제어 로직(140)은 전압 생성부(150)가 리드 전압(Vread) 및 패스 전압(Vpass)을 출력하도록 제어하고, 어드레스 디코더(120)가 선택된 페이지와 인접한 페이지에 리드 전압(Vread)을 인가하도록 제어한다. 또한 제어 로직(140)은 읽기 및 쓰기 회로(130)의 페이지 버퍼들(PB1 내지 PBm)이 선택된 페이지와 인접한 페이지의 하위 비트 데이터(LSB)를 리드하여 임시 저장하도록 제어한다.
5) MSB 데이터와 LSB 데이터를 이용하여 패턴 플래그 데이터 생성(S65)
제어 로직(140)은 페이지 버퍼들(PB1 내지 PBm) 내에 임시 저장된 하위 비트 데이터(LSB) 및 상위 비트 데이터(MSB)를 논리 연산하여 패턴 플래그 데이터를 생성하고, 생성된 패턴 플래그 데이터를 컨트롤러(200)로 출력하도록 페이지 버퍼들(PB1 내지 PBm)을 제어한다.
6) 패턴 플래그 데이터에 따라 제1 데이터 또는 제2 데이터 선택를 리드 데이터로 선택
컨트롤러(200)는 패턴 플래그 데이터에 따라 제1 리드 동작시 리드된 제1 데이터 또는 제2 리드 동작시 리드된 제2 데이터 중 하나를 선택하여 리드 데이터로 확정한다.
이때 패턴 플래그 데이터에 따라 데이터를 선택하여 데이터 정확성을 개선할 수 있다. 즉, 패턴 플래그 데이터에 따라 주변 메모리 셀의 프로그램 동작시 선택된 메모리 셀의 문턱 전압 변화량을 예측하고, 이를 이용하여 리드 전압(Vread)을 이용하여 리드된 제1 데이터 또는 리드 전압(Vread) 보다 △V 만큼 큰 레벨을 갖는 보정 리드 전압을 이용하여 리드된 제2 데이터를 리드 데이터로 선택하여 데이터의 정확성을 개선한다.
7) 에러 정정 코드(ECC)를 이용하여 데이터 복구(S67)
컨트롤러(200)는 에러 정정 블록(210)을 이용하여 리드 데이터의 복구 동작을 수행한다.
8) ECC 처리 결과 판단(S68)
ECC 처리 결과 오류가 발생한 데이터가 없거나 오류가 발생한 데이터가 정정 가능할 경우 오류를 정정하여 최종 리드 데이터로 출력한다.
9) 리드 전압을 재설정(S69)
ECC 처리 결과 오류가 발생한 데이터의 수가 ECC 처리 허용 수치보다 클 경우, 리드 전압(Vread)을 △V만큼 상승시키거나 하강시킨 새로운 리드 전압으로 재설정하여 S46 단계부터 재실시한다. 이때 재실시하는 수를 카운트하여 허용 반복수보다 클 경우 리드 동작을 페일 처리할 수 있다.
도 7을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(100) 및 컨트롤러(2100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(2100)는 도 1을 참조하여 설명된 컨트롤러(200)의 기능을 포함한다. 컨트롤러(2100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(2100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(2100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(2100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(2100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(2100)는 램(2110, Random Access Memory), 프로세싱 유닛(2120, processing unit), 호스트 인터페이스(2130, host interface), 메모리 인터페이스(2140, memory interface) 및 에러 정정 블록(2150)을 포함한다. 램(2110)은 프로세싱 유닛(2120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(2120)은 컨트롤러(2100)의 제반 동작을 제어한다. 또한 컨트롤러(2100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(2130)는 호스트(Host) 및 컨트롤러(2100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(2140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(2150)은 도 1의 에러 정정 블록(210)과 동일한 기능을 수행한다. 에러 정정 블록(2150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(2120)은 에러 정정 블록(2150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(2100)의 구성 요소로서 제공될 수 있다.
컨트롤러(2100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(2100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(2100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 8은 도 7의 메모리 시스템(2000)의 응용 예(3000)를 보여주는 블록도이다.
도 8을 참조하면, 메모리 시스템(3000)은 반도체 메모리 장치(3100) 및 컨트롤러(3200)를 포함한다. 반도체 메모리 장치(3100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 8에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(3200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(3200)와 통신하도록 구성된다. 컨트롤러(3200)는 도 8을 참조하여 설명된 컨트롤러(2100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(3100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 8에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(3000)이 변형될 수 있음이 이해될 것이다.
도 9는 도 8을 참조하여 설명된 메모리 시스템(3000)을 포함하는 컴퓨팅 시스템(4000)을 보여주는 블록도이다.
도 9를 참조하면, 컴퓨팅 시스템(4000)은 중앙 처리 장치(4100), 램(4200, RAM, Random Access Memory), 사용자 인터페이스(4300), 전원(4400), 시스템 버스(4500), 그리고 메모리 시스템(3000)을 포함한다.
메모리 시스템(3000)은 시스템 버스(4500)를 통해, 중앙처리장치(4100), 램(4200), 사용자 인터페이스(4300), 그리고 전원(4400)에 전기적으로 연결된다. 사용자 인터페이스(4300)를 통해 제공되거나, 중앙 처리 장치(4100)에 의해서 처리된 데이터는 메모리 시스템(3000)에 저장된다.
도 9에서, 반도체 메모리 장치(3100)는 컨트롤러(3200)를 통해 시스템 버스(4500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(3100)는 시스템 버스(4500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(3200)의 기능은 중앙 처리 장치(4100) 및 램(4200)에 의해 수행될 것이다.
도 9에서, 도 8을 참조하여 설명된 메모리 시스템(3000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(3000)은 도 7을 참조하여 설명된 메모리 시스템(2000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(4000)은 도 8 및 도 7을 참조하여 설명된 메모리 시스템들(2000, 3000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10: 메모리 시스템 100: 반도체 메모리 장치
110: 메모리 셀 어레이 120: 어드레스 디코더
130: 읽기 및 쓰기 회로 140: 제어 로직
150 : 전압 생성부 200: 컨트롤러

Claims (20)

  1. 다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 다수의 메모리 셀들 중 선택된 메모리 셀들과 인접한 인접 메모리 셀들의 하위 비트 데이터 및 상위 비트 데이터를 리드하고, 리드된 하위 비트 데이터와 상위 비트 데이터를 이용하여 패턴 플래그 데이터를 생성하기 위한 주변 회로부; 및
    상기 패턴 플래그 데이터에 따라 선택된 메모리 셀들에 인가되는 리드 전압을 설정하도록 상기 주변 회로부를 제어하기 위한 제어 로직을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 인접 메모리 셀들은 상기 선택된 메모리 셀들과 워드라인 방향으로 인접하되, 프로그램 동작시 선택된 메모리 셀들 다음으로 프로그램된 메모리 셀들인 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 주변 회로부는 상기 리드 전압을 생성하기 위한 전압 생성부; 및
    상기 인접 메모리 셀들의 하위 비트 데이터 및 상위 비트 데이터를 리드하여 상기 패턴 플래그 데이터를 생성하고, 상기 선택된 메모리 셀들에 저장된 데이터를 리드하기 위한 페이지 버퍼들을 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 페이지 버퍼들은 상기 하위 비트 데이터와 상기 상위 비트 데이터를 임시 저장하고, 임시 저장된 상기 하위 비트 데이터와 상기 상위 비트 데이터를 XOR 또는 XNOR 연산하여 상기 패턴 플래그 데이터를 생성하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 패턴 플래그 데이터는 상기 하위 비트 데이터와 상기 상위 비트 데이터의 수를 합친 데이터 양보다 적은 데이터 양을 갖는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 패턴 플래그 데이터는 상기 인접 메모리 셀들에 의한 상기 선택된 메모리 셀들의 간섭 영향을 나타내는 반도체 메모리 장치.
  7. 제 3 항에 있어서,
    상기 제어 로직은 상기 패턴 플래그 데이터에 따라 상기 전압 생성부가 리드 전압을 출력하도록 제어하거나, 상기 리드 전압보다 일정 전위만큼 상승한 새로운 리드 전압을 출력하도록 제어하는 반도체 메모리 장치.
  8. 저장된 데이터를 리드하기 위한 반도체 메모리 장치; 및
    호스트로부터 명령어를 입력받아 상기 반도체 메모리 장치의 상기 리드 동작을 제어하기 위한 컨트롤러를 포함하며,
    상기 반도체 메모리 장치는 상기 리드 동작시 선택된 메모리 셀들과 인접한 인접 메모리 셀들의 하위 비트 데이터 및 상위 비트 데이터를 패턴 플래그 데이터로 변환하여 상기 컨트롤러로 송부하는 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 반도체 메모리 장치는
    다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 인접 메모리 셀들의 상기 하위 비트 데이터 및 상기 상위 비트 데이터를 리드하고, 리드된 상기 하위 비트 데이터와 성가 상위 비트 데이터를 이용하여 상기 패턴 플래그 데이터를 생성하기 위한 주변 회로부; 및
    상기 컨트롤러의 제어에 따라 상기 선택된 메모리 셀들에 인가되는 리드 전압을 설정하도록 상기 주변 회로부를 제어하기 위한 제어 로직을 포함하는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 컨트롤러는 상기 패턴 플래그 데이터에 따라 상기 인접 메모리 셀들이 상기 선택된 메모리 셀들에 미치는 간섭 현상을 예측하여 상기 리드 전압을 설정하도록 상기 제어 로직을 제어하는 메모리 시스템.
  11. 제 8 항에 있어서,
    상기 인접 메모리 셀들은 상기 선택된 메모리 셀들과 워드라인 방향으로 인접하되, 프로그램 동작시 선택된 메모리 셀들 다음으로 프로그램된 메모리 셀들인 메모리 시스템.
  12. 제 9 항에 있어서,
    상기 주변 회로부는 상기 리드 전압을 생성하기 위한 전압 생성부; 및
    상기 인접 메모리 셀들의 하위 비트 데이터 및 상위 비트 데이터를 리드하여 상기 패턴 플래그 데이터를 생성하고, 상기 선택된 메모리 셀들에 저장된 데이터를 리드하기 위한 페이지 버퍼들을 포함하는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 페이지 버퍼들은 상기 하위 비트 데이터와 상기 상위 비트 데이터를 임시 저장하고, 임시 저장된 상기 하위 비트 데이터와 상기 상위 비트 데이터를 XOR 또는 XNOR 연산하여 상기 패턴 플래그 데이터를 생성하는 메모리 시스템.
  14. 제 8 항에 있어서,
    상기 패턴 플래그 데이터는 상기 하위 비트 데이터와 상기 상위 비트 데이터의 수를 합친 데이터 양보다 적은 데이터 양을 갖는 메모리 시스템.
  15. 제 8 항에 있어서,
    상기 패턴 플래그 데이터는 상기 인접 메모리 셀들에 의한 상기 선택된 메모리 셀들의 간섭 영향을 나타내는 메모리 시스템.
  16. 제 12 항에 있어서,
    상기 제어 로직은 상기 패턴 플래그 데이터에 따라 상기 전압 생성부가 리드 전압을 출력하도록 제어하거나, 상기 리드 전압보다 일정 전위만큼 상승한 새로운 리드 전압을 출력하도록 제어하는 메모리 시스템.
  17. 선택된 메모리 셀과 인접한 인접 메모리 셀들의 하위 비트 데이터 및 상위 비트 데이터를 리드하는 단계;
    리드된 상기 하위 비트 데이터 및 상위 비트 데이터를 이용하여 패턴 플래그 데이터를 생성하는 단계;
    상기 패턴 플래그 데이터에 따라 새로운 리드 전압을 설정하는 단계; 및
    상기 리드 전압을 이용하여 상기 선택된 메모리 셀들에 저장된 데이터를 리드하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  18. 제 17 항에 있어서,
    상기 인접 메모리 셀들은 상기 선택된 메모리 셀들과 워드라인 방향으로 인접하되, 프로그램 동작시 선택된 메모리 셀들 다음으로 프로그램된 메모리 셀들인 반도체 메모리 장치의 동작 방법.
  19. 제 17 항에 있어서,
    상기 패턴 플래그 데이터는 상기 하위 비트 데이터와 상기 상위 비트 데이터를 XOR 또는 XNOR 논리 연산하여 생성하는 반도체 메모리 장치의 동작 방법.
  20. 제 17 항에 있어서,
    상기 패턴 플래그 데이터는 상기 하위 비트 데이터와 상기 상위 비트 데이터의 수를 합친 데이터 양보다 적은 데이터 양을 갖는 반도체 메모리 장치의 동작 방법.
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