KR20100088468A - 비휘발성 메모리 장치, 및 그의 프로그램 방법 - Google Patents

비휘발성 메모리 장치, 및 그의 프로그램 방법 Download PDF

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Abstract

비휘발성 메모리 장치, 및 그의 프로그램 방법이 개시된다. 본 발명의 비휘발성 메모리 장치의 프로그램 방법은 프로그램 펄스의 펄스폭은 고정시키고 펄스 전압은 스텝 전압만큼 증가시키며 프로그램-검증 단계를 반복 실행하는 제 1 프로그램 단계; 및 상기 펄스 전압이 미리 정해진 최대 프로그램 전압에 도달한 후에는, 상기 프로그램 펄스의 펄스폭은 미리 정해진 룰에 따라 증가되도록 가변시키고 상기 펄스 전압은 고정시켜 프로그램-검증 단계를 반복 실행하는 제 2 프로그램 단계를 구비하여, 프로그램 디스터브를 감소시킴으로써 디스터브 에러를 줄이는 효과가 있다.

Description

비휘발성 메모리 장치, 및 그의 프로그램 방법{Multi-level non-volatile semiconductor device, memory system having the same and Operating method there-of}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는, 증가형 스텝 펄스 프로그램(Incremental Step Pulse Programming: 이하 ISPP)에 의해 프로그램되는 비휘발성 메모리 장치 및 그의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(volatile semi conductor memory device)와 비휘발성 반도체 메모리 장치(non-volatile semi conductor memory device)로 나뉘어진다.
휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버린다. 반면 비휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 상대적으로 느리지만 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 따라서 전원의 공급 여부와 관계없이 보존되어야 할 데이터를 저장하기 위해 비휘발성 반도체 메모리 장치가 사용된다.
비휘발성 반도체 메모리 장치는 PRAM(Phase-change random access memory), MROM(mask read-only memory), PROM (programmable read-only memory), EPROM(erasable programmable read-only memory), EEPROM(electrically erasable programmable read-only memory) 등이 있다.
이들 중 MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 보존된 내용을 수정하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(flash) EEPROM(이하, 플래시 메모리 장치)은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다. 즉 플래시 메모리 장치는 그 콤팩트한 치수와 반복적 재 프로그램 능력으로 인해 데이터 저장기능을 갖는 소형 전자기기(예컨대, 디지털 카메라, 디지털 캠코더 및 디지털 뮤직 플레이어 등)에 널리 사용되고 있다. 플래시 메모리는 일반적으로 낸드(NAND)형 플래시 메모리와 NOR형 플래시 메모리로 구분된다.
상술한 플래시 메모리 장치의 저장 데이터는 셀의 문턱전압에 의해 정의되고, 프로그램 동작은 셀의 문턱전압을 변화시키는 방식으로 이루어진다. 일반적으로 프로그램 시의 셀 문턱전압(Threshold Voltage)은 증가형 스텝 펄스 프로그램(ISPP) 방식으로 제어된다.
ISPP 방식으로 메모리셀을 프로그램하는 경우, 메모리셀의 워드라인에 인가되는 프로그램 전압은 프로그램이 완료될 때까지 계단식으로 지속적으로 증가한다. 이러한 고전압의 프로그램 전압은 프로그램되는 셀의 이웃셀들에게 프로그램 디스 터브(program disturb)를 야기한다.
프로그램 전압이 증가할수록 또한 고 상태 프로그램일수록 프로그램 디스터브 역시 증가한다. 따라서 프로그램 디스터브를 줄이는 프로그램 방법이 필요하다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 프로그램 디스터브를 줄이기 위한 비휘발성 메모리 장치의 프로그램 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 다수의 비휘발성 메모리 셀들을 포함하는 비휘발성 메모리 장치의 프로그램 방법은, 프로그램 펄스의 펄스폭은 고정시키고 펄스 전압은 스텝 전압만큼 증가시키며 프로그램-검증 단계를 반복 실행하는 제 1 프로그램 단계; 및 상기 펄스 전압 및 검증 결과 카운트 값 중 적어도 하나가 미리 정해진 조건을 만족하면, 상기 프로그램 펄스의 펄스폭은 미리 정해진 룰에 따라 증가되도록 가변시키고 상기 펄스 전압은 고정시켜 프로그램-검증 단계를 반복 실행하는 제 2 프로그램 단계를 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 다수의 비휘발성 메모리 셀들을 포함하는 비휘발성 메모리 장치의 프로그램 방법은 프로그램 펄스의 펄스폭은 고정시키고 펄스 전압은 제1 스텝 전압만큼 증가시키며 프로그램-검증 단계를 반복 실행하는 제 1 프로그램 단계; 및 상기 펄스 전압 및 검증 결과 카운트 값 중 적어도 하나가 미리 정해진 조건을 만족하면, 상기 프로그램 펄스의 펄스폭은 미리 정해진 룰에 따라 증가되도록 가변시키고 상기 펄스 전압은 제2 스텝 전압 만큼 증가시키며 프로그램-검증 단계를 반복 실행하는 제 2 프로그램 단계를 구비하며, 상기 제1 스텝 전압은 제2 스텝 전압 보다 크다.
상기 제1 프로그램 단계 동안 비프로그램 셀의 비트라인에는 일정한 비트라인 프로그램 금지 전압이 인가되고, 프로그램 셀의 비트라인에는 일정한 비트라인 프로그램 전압이 인가되고, 상기 제2 프로그램 단계 동안 상기 비프로그램 셀의 비트라인에는 일정한 상기 비트라인 프로그램 금지 전압이 인가되고, 상기 프로그램 셀의 비트라인에는 프로그램 횟수에 따라 계단식으로 감소하는 비트라인 프로그램 전압이 인가될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 일 실시예에 따른 적어도 둘 이상의 프로그램 상태를 가질 수 있는 비휘발성 메모리 셀을 프로그램하는 방법은 상기 적어도 둘 이상의 프로그램 상태 중 가장 낮은 상태(저 상태)로 프로그램될 메모리 셀에 대해서 그 펄스폭은 일정하게 유지되고 그 펄스 전압은 제1 스텝 전압만큼 증가되는 일련의 저 상태 프로그램 펄스들을 생성하여 프로그램-검증 단계를 반복 실행하는 저 상태 프로그램 단계; 및 상기 적어도 둘 이상의 프로그램 상태 중 가장 높은 상태(고 상태)로 프로그램될 메모리 셀에 대해서는 그 펄스폭이 미리 정해진 룰에 따라 증가되는 일련의 고 상태 프로그램 펄스들을 생성하여 프로그램-검증 단계를 반복 실행하는 고 상태 프로그램 단계를 구비하며, 두 개의 연속하는 검증 펄스들 사이에 상기 저 상태 프로그램 펄스들 중 대응하는 펄스와 상기 고 상태 프로그램 펄스들 중 대응하는 펄스가 인가됨으로써 상기 저 상태 프로그램 단계와 상기 고 상태 프로그램 단계가 병렬로 수행된다.
상기 프로그램 펄스의 펄스폭은 일정한 펄스폭을 가지는 서브 펄스의 개수를 다르게 함으로써 가변될 수 있다.
본 발명의 실시예에 따르면 노말 ISPP 방식에 비하여 프로그램 디스터브가 줄어든다. 특히, 고 상태 프로그램시 발생하는 프로그램 디스터브를 줄일 수 있다. 이에 따라 디스터브 에러가 감소하여 데이터의 신뢰성이 개선된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성 요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도 1은 일반적인 플래시 메모리의 ISPP에 의한 프로그램 과정에서 메모리 셀의 워드라인으로 인가되는 프로그램 펄스들(P) 및 검증 펄스들(V)을 설명하는 도면이다. 도 1을 참조하면, 일반적인 ISPP 싸이클은 프로그램 전압의 증가 스텝이 ΔV로, 프로그램 펄스 시간은 미리 정해진 시간으로 고정되어 있다. 프로그램 펄스들(P) 사이에는 프로그램 패스 여부를 검증하기 위한 검증 펄스(V)가 인가된다. 검증 동작에서는, 워드라인에 검증전압(Vveri)이 인가되어 프로그램 대상 셀이 패스 셀인지를 검증한다.
이와 같이, ISPP 방식으로 메모리셀을 프로그램하는 경우, 메모리셀의 워드라인에 인가되는 프로그램 전압은 프로그램이 완료될 때까지 계단식으로 지속적으로 증가한다. 이러한 고전압의 프로그램 전압은 프로그램되는 셀의 이웃셀들에게 프로그램 디스터브(program disturb)를 야기한다.
도 2 및 도 3은 이웃 셀의 프로그램으로 인한 프로그램 디스터브의 일 예를 설명하기 위한 도면이다.
도 2 및 도 3을 참조하여, 워드라인(WL)과 비트라인(BL2)의 교차점의 셀(이하, 기준셀이라 함)은 소거(E) 셀이고 이 셀의 이웃셀들, 즉 워드라인(WL)과 비트라인들(BL1 및 BL3)의 교차점들의 셀들은 모두 제3 프로그램 상태(P3)로 프로그램되는 경우를 가정한다.
도 2에 도시된 바와 같이, 이웃셀들이 제3 프로그램 상태(P3)로 프로그램됨에 따라 소거 상태(E)의 셀은 E 에서 E'로 변경된 산포를 갖게 된다. 즉, 프로그램 디스터브(program disturb)에 의하여 문턱 전압(Vth)의 산포가 E에서 E'로 변경된다.
이러한 프로그램 디스터브는 비트라인-비트라인 전하 커플링(BL-BL Charge Coupling)에 의한 디스터브와 채널간 전하 커플링에 의한 디스터브가 있으며, 프로그램 전압(Vpgm)이 증가할수록 프로그램 디스터브 역시 증가한다. 인접 셀이 제1 또는 제2 프로그램 상태(P1, P2)로 프로그램되는 경우 소거 상태(E)의 셀이 받는 프로그램 디스터브는 비트라인-비트라인 전하 커플링에 의한 디스터브가 지배적이지만, 인접 셀이 제2 프로그램 상태(P2)에서 제3 프로그램 상태(P3)로 프로그램되는 경우에는, 채널 커플링에 의한 디스터브가 지배적이다. 이는 고 프로그램 전압(Vpgm)에 의한 디스터브가 원인이다.
도 3에 도시된 바와 같이 프로그램 횟수(# of ISPP)에 따라 프로그램 전압(Vpgm)은 계단식으로 증가하고, 제3 프로그램 상태(P3)로 프로그램되는 셀의 문턱전압(Vth)은 그래프 "L1"과 같이 변한다. 이 때, 제3 프로그램 상태(P3)로 프로그램되는 셀의 인접셀인 소거 상태(E)의 셀의 문턱전압(Vth)은 프로그램 횟수에 따라 그래프 "L2"와 같이 변하며, 프로그램 전압(Vpgm)이 소정 범위를 넘어가는 고 프로그램 전압 영역에서는 소거 상태(E)의 셀의 문턱전압(Vth)의 슬로프가 급격히 증가함을 알 수 있다. 이를 통해, 고 프로그램 전압에 의한 프로그램 디스터브가 지배적임을 알 수 있다.
따라서, 인접셀들의 프로그램으로 인한 프로그램 디스터브를 줄이는 방안이 필요하며, 특히 고 프로그램 전압에 의한 프로그램 디스터브를 줄이는 방안이 절실하다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(10)의 블록도이다. 도 4를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(10)는 메모리셀 어레이(20), 기입 드라이버(30), 감지증폭기(40), 전압 발생기(50) 및 프로그램 제어부(60)를 구비한다. 또한, 비휘발성 메모리 장치(10)는 도 4에 도시되지 않는 구성요소-예컨대, 메모리 컨트롤러 혹은 호스트와 인터페이스하기 위한 인터페이스 블록, ECC(error correction coding) 등-를 더 구비할 수 있다.
메모리 셀 어레이(20)는 워드라인과 비트라인에 연결되는 다수의 비 휘발성 메모리 셀들(미도시)과 메모리 셀들을 선택하기 위한 행디코더 및 열 선택부를 포함한다. 비휘발성 메모리 셀들은 노어(NOR)형 일수도 있고, 낸드(NAND)형 일수도 있다.
전압 발생기(50)는 프로그램 및 검증 동작시 필요한 워드라인 전압들(VWL)과 비트라인 전압들(VBL)을 생성하여 메모리 셀 어레이(20)의 워드라인과 기입드라이버(30)로 공급한다. 워드라인으로 공급되는 전압(VWL)은 셀을 프로그램할 경우에 공급되는 프로그램 전압(Vpgm)과 검증(Verify) 동작 동안 공급되는 검증전압(Vveri)을 포함한다. 메모리 장치의 프로그램에 사용되는 전압은 메모리 셀의 문턱전압을 검증전압(Vveri)이상으로 이동시키기 위하여, 프로그램 싸이클에 따라 미리 정해진 룰에 따라 가변되거나 혹은 일정한 전압 레벨과 펄스폭을 가지는 펄스 형태로 워드라인에 인가된다. 또한, 프로그램 시 비트라인에 인가되는 비트라인 전압(VBL)도 프로그램 전압과 동기하여 제공된다. 비트라인 전압(VBL)은 프로그램 셀의 비트라인에 인가되는 프로그램 전압(VBLp)과 비 프로그램 셀(프로그램되지 않는 셀)의 비트라인에 인가되는 프로그램 금지 전압(VBLi)을 포함한다.
기입 드라이버(Write Driver, 30)는 프로그램 시에 프로그램 대상 셀들의 비트라인 전압을 설정한다. 즉, 메모리 셀의 워드라인에 프로그램 펄스가 인가되는 시점에 선택된 메모리 셀들의 비트라인을 활성화한다. 예컨대, 기입 드라이버(30)는 프로그램 시, 후술하게 될 프로그램 제어부(60)로부터 입력되는 비트라인 제어 신호(BL_CON)에 응답하여 전압 발생기(50)에서 공급되는 비트라인 전압(VBL)을 셀의 비트라인으로 인가할 수 있다.
감지 증폭기(Sense Amplifier)(40)는 기입 드라이버(30)와 셀들의 비트라인들에 병렬로 연결되어, 독출 동작과 검증 동작에서 셀 상태를 감지함으로써 셀 데이터를 센싱한다. 독출 동작시에는 각 셀들의 워드라인에는 독출전압(Vread)이 인가되고, 셀의 패스 여부에 따라 저장된 데이터를 센싱한다. 또한 ISPP의 검증시간 동안 이루어지는 검증동작에서는 워드라인에 검증전압(Vveri)이 인가된다.
프로그램 제어부(60)는 메모리 장치(10)의 프로그램 및 검증 동작을 제어한다. 프로그램 제어부(60)는 후술한 본 발명의 실시예에 따른 프로그램 방법을 실행 하기 위하여 메모리 장치의 내부 구성요소들-예컨대, 기입 드라이버(30), 감지 증폭기(40) 및 전압 발생기(50) 등-을 제어한다. 본 발명의 일 실시예에 따른 프로그램 제어부(60)는 프로그램 모드를 제1 프로그램 모드와 제2 프로그램 모드로 나누어 제어할 수 있다. 제1 프로그램 모드에서는 프로그램 펄스의 펄스폭은 고정시키고 펄스 전압은 스텝 전압만큼 증가한다. 제2 프로그램 모드에서는 프로그램 펄스의 펄스폭은 프로그램 횟수에 따라 증가하고 펄스 전압은 고정될 수도 있고 증가할 수도 있다. 본 발명의 다른 일 실시예에 따른 프로그램 제어부(60)는 저 상태 프로그램과 고 상태 프로그램을 병렬로 수행하도록 제어할 수 있다.
이에 대해서는 도 5 내지 도 11을 참조하여 후술한다. 또한, 프로그램 제어부(60)는 검증 동작시 감지 증폭기(40)로부터 셀의 패스 혹은 페일을 나타내는 데이터를 수신하여 패스 셀 혹은 페일 셀을 카운트할 수 있다.
도 5는 본 발명의 제1 실시예에 따른 프로그램 방법을 설명하기 위한 도면이다. 본 발명의 제1 실시예에 따른 프로그램 방법은 제1 프로그램 모드와 제2 프로그램 모드를 포함한다.
제1 프로그램 모드에서는, 프로그램 전압의 펄스폭(즉, 프로그램 전압 인가 시간)은 일정하게 유지시키고, 프로그램 전압(Vpgm)은 프로그램 시작 전압(Vpgm_start)에서부터 스텝 전압(ΔV)만큼 증가시켜 ISPP 방식으로 프로그램을 수행한다. 증가된 프로그램 전압(Vpgm)이 미리 정의된 최대값(Vpgm_max)에 도달하거나 검증 결과 카운트 값이 미리 정해진 조건을 만족하면, 제2 프로그램 모드로 진행된다.
검증 결과 카운트 값은, 검증 동작에 의하여 구해진 결과값으로서, 예컨대, 검증을 통과한 패스 셀들의 수, 또는 검증에 실패한 페일 셀들의 수일 수 있다.
프로그램 제어부(60)는 프로그램 전압(Vpgm)이 미리 정의된 최대값(Vpgm_max)에 도달하거나, 패스 셀들의 수, 또는 검증에 실패한 페일 셀들의 수가 미리 정의된 값에 도달하면 제2 프로그램 모드로 진입하도록 제어한다. 예를 들면, 2K byte의 프로그램 페이지 중 1K byte 셀이 프로그램 대상 셀이라고 가정하자. 이 경우, 검증 결과 페일 셀들의 수가 특정수(예컨대, 10bit)보다 큰 경우에는 제1 프로그램 모드로 동작하다가 검증 결과 페일 셀들의 수가 특정수(예컨대, 10bit)이하가 되면 제2 프로그램 모드로 진입할 수 있다.
제2 프로그램 모드에서는 프로그램 전압(Vpgm)은 최대값(Vpgm_max)으로 일정하게 유지시키고 프로그램 전압의 펄스폭(즉, 프로그램 전압 인가 시간)(ΔT)은 미리 정해진 방식으로 증가시켜 ISPP 방식으로 프로그램을 수행한다. 제2 프로그램 모드에서 프로그램 전압의 펄스폭(ΔT)은 예컨대, 2배씩 증가될 수 있다. 예를 들어, 제2 프로그램 모드의 첫 번째 프로그램 펄스(Pj)에서는 프로그램 전압(Vpgm)은 최대값(Vpgm_max)으로 펄스폭(ΔTj)은 10us로 설정되고, 그 다음 단계에서는 프로그램 전압(Vpgm)은 최대값(Vpgm_max)으로, 펄스폭(ΔTj+1)은 이전 펄스폭(ΔTj)의 2배인 20us로 설정되며, 그 다음 단계에서는 프로그램 전압(Vpgm)은 최대값(Vpgm_max)으로, 펄스폭(ΔTj+2)은 이전 펄스폭(ΔTj+1)의 2배인 40us로 설정될 수 있다.
제1 및 제2 프로그램 모드 동안에 프로그램 셀의 비트라인에는 비트라인 프 로그램 전압(VBLp)(예컨대, 0V)이 인가되고, 비 프로그램 셀의 비트라인에는 비트라인 프로그램 금지 전압(VBLi) (예컨대, 2.5V)가 인가된다.
도 5에는 도시되지 않았지만, 연속하는 두 개의 프로그램 펄스들 사이에는 도 1에 도시된 바와 같이, 검증전압과 폭을 가지는 검증 펄스가 인가된다.
본 실시예에서는, 프로그램 전압(Vpgm)이 미리 정해진 전압(여기서는, Vpgm_max) 이상에서부터 혹은 검증 결과 카운트 값이 미리 정해진 조건을 만족하는 경우 프로그램 펄스의 프로그램 전압(Vpgm)을 일정한 값으로 유지하고 펄스폭은 증가하도록 가변한다.
본 발명의 다른 실시예에서는 저 상태 프로그램은 상술한 제1 프로그램 모드로 수행하고 고 상태 프로그램은 상술한 제2 프로그램 모드로 수행할 수 있다. 즉, 저 상태 프로그램은 프로그램 펄스의 프로그램 전압(Vpgm)은 스텝 전압(ΔV)만큼씩 증가하고 펄스폭은 동일하게 유지하는 ISPP 방식으로 수행되고, 고 상태 프로그램은 프로그램 펄스의 프로그램 전압(Vpgm)을 일정한 값으로 유지하고 펄스폭은 증가하도록 가변하는 방식으로 수행될 수 있다.
본 발명의 일 실시예에서, 저 상태란 메모리셀이 비교적 낮은 문턱전압을 갖도록 프로그램된 프로그램된 상태(예컨대, 도 2 또는 8의 P1 및 P2)를 의미하고, 고 상태란 메모리셀이 비교적 높은 문턱전압을 갖도록 프로그램된 상태(예컨대, 도 2 또는 도 8의 P3)를 의미한다. 따라서, 저 상태 프로그램은 저 상태(예컨대, P1 및 P2)가 되도록 메모리셀을 프로그램하는 것을 의미하고, 저 상태 프로그램은 고 상태(예컨대, P3)가 되도록 메모리셀을 프로그램하는 것을 의미한다.
본 발명의 또 다른 실시예에서는 저 상태 프로그램은 통상의 ISPP 프로그램 방법에 따라 프로그램하고 고 상태 프로그램은 본 발명의 실시예에 따른 프로그램 방법에 따라 프로그램할 수 있다.
도 6은 본 발명의 제2 실시예에 따른 프로그램 방법을 설명하기 위한 도면이다. 도 6에 도시된 본 발명의 제2 실시예에 따른 프로그램 방법은 도 5에 도시된 본 발명의 제1 실시예에 따른 프로그램 방법과 유사하다. 따라서 설명의 중복을 피하기 위하여, 차이점을 위주로 기술한다.
본 발명의 제2 실시예에 따른 프로그램 방법에 의하면 제2 프로그램의 모드에서 프로그램 펄스의 펄스폭의 변화는 일정한 펄스폭을 가지는 복수개의 서브 펄스로 구현된다. 즉, 프로그램 펄스의 펄스폭은 일정한 펄스폭을 가지는 서브 펄스의 개수를 다르게 함으로써 가변될 수 있다.
예컨대, 20us, 40us의 펄스폭은 각각 10us 펄스폭을 가지는 2개의 서브 펄스와 4개의 서브 펄스로 구현될 수 있다. 물론 가변 펄스폭을 구현하기 위한 복수의 서브 펄스 사이에는 검증 펄스가 인가되지 않는다.
도 6에서는 제2 프로그램 모드에서 첫 번째 프로그램 펄스(Pj)에서는 프로그램 전압(Vpgm)은 최대값(Vpgm_max)으로 펄스폭(ΔT)은 10us로 설정되고, 두 번째 프로그램 펄스(Pj+1)는 각각이 프로그램 전압(Vpgm)은 최대값(Vpgm_max)이고 펄스폭(ΔT)은 10u인 2개의 서브 펄스(SP1, SP2)를 포함하여 구성되며, 세 번째 프로그램 펄스(Pj+2)는 각각이 프로그램 전압(Vpgm)은 최대값(Vpgm_max)이고 펄스폭(ΔT) 은 10u인 4개의 서브 펄스를 포함하여 구성된다.
이와 같이, 프로그램 펄스폭을 가변할 때 프로그램 펄스폭을 직접적으로 증가시키기 보다는 일정한 펄스폭을 가지는 서브 펄스의 개수를 다르게 함으로써, 유효한 펄스폭은 증가시키고 펄스폭의 증가에 따라 야기될 수 있는 채널 누설 전류를 방지할 수 있다.
도 7은 본 발명의 제3 실시예에 따른 프로그램 방법을 설명하기 위한 도면이다. 본 발명의 제3 실시예에 따른 프로그램 방법은 제1 프로그램 모드와 제2 프로그램 모드를 포함한다.
제1 프로그램 모드에서는, 프로그램 전압 펄스폭(ΔT)은 일정하게 유지하고 프로그램 전압(Vpgm)은 프로그램 시작 전압(Vpgm_start)에서부터 제1 스텝 전압(ΔV1)만큼 증가시켜 ISPP 방식으로 프로그램을 수행한다. 증가된 프로그램 전압(Vpgm)이 미리 정의된 최대값(Vpgm_max)에 도달하거나 검증 결과 카운트 값이 미리 정해진 조건을 만족하면, 제2 프로그램 모드로 진행된다.
제2 프로그램 모드에서는, ISPP의 프로그램 전압 펄스폭(ΔT)과 펄스 전압(Vpgm)을 동시에 증가시킨다. 이 때 펄스 전압의 변화량(즉, 제2 스텝 전압(ΔV2))은 제1 스텝 전압(ΔV1) 보다 적다.
제1 프로그램 모드에서 펄스폭(ΔT)은 예컨대, 10us로 일정하게 설정되고, 제2 프로그램 모드에서 프로그램 전압의 펄스폭(ΔTj, ΔTj+1, ΔTj+2,.. )은 예컨대, 10us씩 증가될 수 있다. 또한, 제1 스텝 전압(ΔV1)은 0.2V 이고, 제2 스텝 전압(ΔV2)은 0.1V 일 수 있다.
도 7에는 도시되지 않았지만, 프로그램 펄스 사이에는 검증전압과 폭을 가지는 검증 펄스가 인가된다.
펄스폭의 변화는 일정한 펄스폭을 가지는 복수개의 서브 펄스로 구현될 수 있다. 예컨대, 20us, 30us의 펄스폭은 각각 10us 펄스폭을 가지는 2개의 서브 펄스와 3개의 서브 펄스로 구현될 수 있다. 물론 가변 펄스폭을 구현하기 위한 복수의 서브 펄스 사이에는 검증 펄스가 인가되지 않는다.
제1 및 제2 프로그램 모드 동안에 프로그램 셀의 비트라인에는 비트라인 프로그램 전압(예컨대, 0V)이 인가되고, 비 프로그램 셀의 비트라인에는 비트라인 프로그램 금지 전압(예컨대, 2.5V)이 인가된다.
본 실시예에서는, 프로그램 전압이 미리 정해진 전압(여기서는, Vpgm_max)에 도달하면 제2 프로그램 모드로 진입한다.
본 발명의 다른 실시예에서는 저 상태 프로그램은 상술한 제1 프로그램 모드로 수행하고 고 상태 프로그램은 상술한 제2 프로그램 모드로 수행할 수 있다. 즉, 저 상태 프로그램은 프로그램 펄스의 프로그램 전압은 제1 스텝 전압(ΔV1)만큼씩 증가하고 펄스폭(ΔT)은 동일하게 유지하는 ISPP 방식으로 수행되고, 고 상태 프로그램은 프로그램 펄스의 프로그램 전압을 제2 스텝 전압(ΔV2)만큼씩 증가하고 펄스폭은 증가하도록 가변하는 방식으로 수행될 수 있다.
본 발명의 또 다른 실시예에서는 저 상태 프로그램은 통상의 ISPP 프로그램 방법에 따라 프로그램하고 고 상태 프로그램은 본 발명의 실시예에 따른 프로그램 방법에 따라 프로그램할 수 있다.
도 8a 내지 8c는 본 발명의 일 실시예에 따른 프로그램 방법과 노말(통상의) ISPP 방식에 따른 프로그램 디스터브를 비교 설명하기 위한 도면들이다.
도 8a 내지 8c를 참조하면, L1은 노말 ISPP 방식과 본 발명의 일 실시예에 따른 프로그램 방법에 의한 프로그램 셀의 문턱전압을 나타내고, L2 및 L3은 각각 노말 ISPP 방식과 본 발명의 일 실시예에 따른 프로그램 방법에 의한 디스터브 셀(여기서는, 소거 상태 셀)의 문턱전압을 나타낸다. 도 8에 의하면, 프로그램 전압(Vpgm)이 일정 레벨 이하일 때는 양 방식에 의한 디스터브 셀의 문턱전압의 차이가 거의 없다. 그러나, 프로그램 전압(Vpgm)이 일정한 레벨(예컨대, 본 발명의 최대 프로그램 전압(Vpgm_max)에 도달하면 본 발명의 일 실시예에 따르면 프로그램 전압(Vpgm)이 일정하게 유지되나(도 8b의 L5), 노말 ISPP 방식에 의하면 프로그램 전압(Vpgm)이 지속적으로 증가하여(도 8b의 L4), 본 발명의 일 실시예에 따른 프로그램 방법에 의한 디스터브 셀(E")의 문턱전압이 노말 ISPP 방식의 디스터브 셀(E')의 문턱전압 보다 낮아짐을 알 수 있다. 즉, 본 발명의 제1 실시예에 따른 프로그램 방법에 의한 디스터브 셀이 노말 ISPP 방식에 의한 디스터브 셀에 비하여 프로그램 디스터브를 더 적게 받음을 알 수 있다. 따라서, 본 발명의 실시예에 따르면 노말 ISPP 방식에 비하여 프로그램 디스터브가 줄어든다.
도 9는 본 발명의 제4 실시예에 따른 프로그램 방법을 설명하기 위한 도면이다.
본 발명의 제4 실시예에 따른 프로그램 방법은 제1 프로그램 모드와 제2 프로그램 모드를 포함한다.
본 발명의 제4 실시예에 따른 프로그램 방법의 제1 프로그램 모드는 상술한 본 발명의 제1 실시예에 따른 프로그램 방법의 제1 프로그램 모드와 유사하다.
제1 프로그램 모드에서는, 도 5의 실시예와 유사하게 ISPP의 프로그램 전압 펄스폭(즉, 프로그램 전압 인가 시간)(ΔT)은 일정하게 유지하고, 펄스 전압(Vpgm)은 스텝 전압(ΔV) 만큼 증가시킨다. 증가된 프로그램 전압(Vpgm)이 미리 정의된 최대값(Vpgm_max)에 도달하거나 검증 결과 카운트 값이 미리 정해진 조건을 만족하면, 제2 프로그램 모드로 진행된다.
제1 프로그램 모드에서는 또한 프로그램 셀의 비트라인에는 비트라인 프로그램 전압(VBLp)(예컨대, 1,5V)이 인가되고, 비 프로그램 셀의 비트라인에는 비트라인 프로그램 금지 전압(VBLi) (예컨대, 2.5V)가 인가된다.
제2 프로그램 모드에서는 프로그램 전압(Vpgm)은 최대값(Vpgm_max)으로 일정하게 유지시키고 프로그램 전압의 펄스폭(ΔT) 역시 일정하게 유지된다.
다만, 제2 프로그램 모드에서는, 비트라인 프로그램 금지 전압(VBLi) (예컨대, 2.5V)은 일정하게 유지되지만, 프로그램 셀의 비트라인에 인가되는 비트라인 프로그램 전압(VBLp)은 제1 프로그램 모드의 비트라인 프로그램 전압(예컨대, 1,5V)으로부터 스텝 비트라인 전압(ΔVBL) 만큼 감소된다. 예컨대, 제2 프로그램 모드의 첫 번째 프로그램 펄스(Pj)에서는 비트라인 프로그램 전압(VBLp)은 제1 프로그램 모드의 비트라인 프로그램 전압(VBLp)에서 스텝 비트라인 전압(ΔVBL)만큼 감소한 전압 으로 설정되고, 두 번째 프로그램 펄스(Pj+1)에서는 비트라인 프로그램 전압(VBLp)은 첫 번째 프로그램 펄스(Pj)의 비트라인 프로그램 전압(VBLp)에서 스텝 비트라인 전압(ΔVBL)만큼 감소한 전압으로 설정된다.
이와 같이, 제2 프로그램 모드에서 프로그램 전압(Vpgm)은 최대값(Vpgm_max)으로 유지되지만 비트라인 프로그램 전압(VBLp)을 계단식으로 감소됨으로써, 프로그램 셀의 워드라인과 비트라인 간의 유효한 전압차는 계단식으로 증가하게 된다. 따라서, 제2 프로그램 모드에서, 프로그램 전압은 고정되지만 ISPP 싸이클(횟수)에 따라 마치 프로그램 전압이 증가하는 것과 유사한 효과를 얻을 수 있다.
상술한 본 발명의 실시예는 한 개의 메모리셀에 단일-비트의 데이터를 저장하는 단일-레벨 셀(single-level cell: SLC)의 프로그램에도 적용될 수 있지만, 또한 한 개의 메모리 셀에 둘 이상의 멀티-비트를 저장하는 멀티-레벨 셀(multi-level cell: MLC)의 프로그램에도 적용될 수 있다. 멀티-레벨 셀은 도 3에 도시된 바와 같이, 3개 이상의 데이터 저장 상태(셀 상태)를 가지며 이에 대응하는 3개 이상의 문턱 전압(Vth) 분포를 가진다.
두(2)-비트 데이터를 저장할 수 있는 메모리셀의 경우, 도 3에 도시된 바와 같이, 각 메모리셀은 4가지 셀 상태-소거상태(E), 제1 내지 제3 프로그램 상태(P1, P2, P3)- 중의 하나를 가질 수 있다. 메모리셀을 각각 제1 내지 제3 프로그램 상태(P1, P2, P3)로 만들기 위한 프로그램을 각각 P1 프로그램, P2프로그램, P3프로그램이라 한다.
P1 프로그램, P2 프로그램, P3 프로그램은 병렬로 수행될 수 있다.
P1 프로그램, P2 프로그램, P3 프로그램 각각은 본 발명의 일 실시예에 따른 제1 프로그램 모드 및 제2 프로그램 모드에 따라 이루어질 수 있다.
다른 한편으로, 프로그램 상태에 따라 프로그램 모드를 달리할 수 있다. 예컨대, P1 프로그램 및 P2프로그램은 본 발명의 일 실시예에 따른 제1 프로그램 모드에 따라 이루어지고, P3 프로그램은 본 발명의 일 실시예에 따른 제2 프로그램 모드에 따라 이루어질 수 있다. 다른 예로 P1 프로그램 및 P2프로그램은 통상의 ISPP 방식에 따라 이루어지고, P3 프로그램은 본 발명의 일 실시예에 따른 프로그램 방법에 따라 이루어질 수 있다.
도 10은 본 발명의 제5 실시예에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 10에 도시된 본 발명의 제5 실시예에 따른 프로그램 방법은 도 5에 도시된 본 발명의 제1 실시예에 따른 프로그램 방법과 유사하다. 따라서 설명의 중복을 피하기 위하여, 차이점을 위주로 기술한다.
본 발명의 제5 실시예에 따른 프로그램 방법은 병렬로 수행되는 저 상태 프로그램과 고 상태 프로그램을 포함한다.
프로그램 상태들 중 낮은 상태들(저 상태들, 여기서는, P1, P2)로 프로그램될 메모리 셀에 대해서는 저 상태 프로그램이 수행된다. 저 상태 프로그램은 상술한 본 발명의 일 실시예에 따른 제1 프로그램 모드일 수 있다. 예컨대, 저 상태(여기서는, P1, P2)로 프로그램될 메모리 셀에 대해서는 도 5에 도시된 제1 프로그램 모드와 유사하게 그 펄스폭(ΔT)은 일정하게 유지되고 그 펄스 전압(Vpgm)은 스텝 전압(ΔV)만큼 증가되는 일련의 저 상태 프로그램 펄스들(P11, P12, P13, ..., P1k)을 생성하여 프로그램-검증 단계를 반복 실행할 수 있다.
프로그램 상태들 중 높은 상태들(고 상태들, 여기서는, P3)로 프로그램될 메모리 셀에 대해서는 고 상태 프로그램이 수행된다. 고 상태 프로그램은 상술한 본 발명의 일 실시예에 따른 제2 프로그램 모드이거나, 제1 프로그램 모드와 제2 프로그램 모드를 포함할 수 있다
예컨대 고 상태(여기서는, P3)로 프로그램될 메모리 셀에 대해서는 그 펄스폭(ΔTj, ΔTj+1, ΔTj+2)은 미리 정해진 룰에 따라 증가되고 그 펄스 전압(Vpgm)은 증가하다가 최대 프로그램 전압(Vpgm_max)으로 일정하게 유지되는 일련의 고 상태 프로그램 펄스들(P31, P32, P33, ..., P3k)을 생성하여 프로그램-검증 단계를 반복 실행할 수 있다.
본 발명의 다른 실시예에서는, 저 상태 프로그램에서는 도 7에 도시된 제1 프로그램 모드와 유사하게 그 펄스폭(ΔTj)은 일정하게 유지되고 그 펄스 전압은 제1 스텝 전압(ΔV1)만큼 증가되는 일련의 저 상태 프로그램 펄스들(P11, P12, P13, ..., P1k)을 생성하여 프로그램-검증 단계를 반복 실행할 수 있다.
고 상태 프로그램에서는 도 7에 도시된 제2 프로그램 모드와 유사하게 그 펄스폭(ΔTj, ΔTj+1, ΔTj+2)은 미리 정해진 룰에 따라 증가되고 그 펄스 전압은 제2 스텝 전압(ΔV2) 만큼 증가되는 일련의 고 상태 프로그램 펄스들(P31, P32, P33, ..., P3k)을 생성하여 프로그램-검증 단계를 반복 실행할 수 있다.
저상태 프로그램 및 고 상태 프로그램은 병렬로 수행된다. 즉, 두 개의 연속하는 검증 펄스들(미도시) 사이에 저 상태 프로그램 펄스과 고 상태 프로그램 펄스로 이루어진 프로그램 펄스 세트(PS1, PS2, PS3,..., PSk)가 인가된다.
예컨대, 저 상태 프로그램 펄스들 중 첫번째 펄스(P11)와 고 상태 프로그램 펄스들 중 첫 번째 펄스(P31)로 이루어진 제1 프로그램 펄스 세트(PS1)가 인가되어 저 상태 프로그램 및 고 상태 제2 프로그램의 첫 번째 프로그램 싸이클이 수행된 후 검증 펄스(미도시)를 이용한 프로그램 검증이 이루어지고, 다음으로, 저 상태 프로그램 펄스들 중 두번째 펄스(P12)와 고 상태 프로그램 펄스들 중 두 번째 펄스(P32)로 이루어진 제2 프로그램 펄스 세트(PS1)가 인가되어 두 번째 프로그램 싸이클이 수행된 후 검증 펄스(미도시)를 이용한 프로그램 검증이 이루어지는 식이다.
이 때, 저 상태 프로그램 펄스들(P11, P12, P13, ..., P1k)은 저상태(P1, P2)로 프로그램될 메모리셀에만 인가되고, 고 상태 프로그램 펄스들(P31, P32, P33, ..., P3k)은 고상태(P3)로 프로그램될 메모리셀에만 인가된다. 즉, 저 상태 프로그램 펄스들(P11, P12, P13, ..., P1k) 인가시 고 상태로 프로그램될 메모리 셀은 프로그램 금지된다.
도 11은 본 발명의 제6 실시예에 따른 프로그램 방법을 설명하기 위한 도면이다. 도 11에 도시된 본 발명의 제6 실시예에 따른 프로그램 방법은 도 10에 도시된 본 발명의 제5 실시예에 따른 프로그램 방법과 유사하다. 따라서 설명의 중복을 피하기 위하여, 차이점을 위주로 기술한다.
도 11에 도시된 실시예에서는, 저 상태 프로그램 펄스들(P11, P12, P13, ..., P1k)은 저상태(P1, P2)와 고 상태(P3)로 프로그램될 메모리셀에 동시에 인가되고, 고 상태 프로그램 펄스들(P31, P32, P33, ..., P3k)은 고상태(P3)로 프로그램될 메모리셀에만 인가된다.
도 10 및 도 11의 실시예에서 프로그램 펄스의 펄스폭은 도 6에 도시된 실시예와 마찬가지로 일정한 펄스폭을 가지는 서브 펄스의 개수를 다르게 함으로써 가변될 수 있다.
도 10 및 도 11의 실시예에서도 도 9에 도시된 바와 같이, 저 상태 프로그램 단계 동안 비프로그램 셀의 비트라인에는 일정한 비트라인 프로그램 금지 전압(VBLi)(예컨대, 2.5V)이 인가되고 프로그램 셀의 비트라인에는 일정한 비트라인 프로그램 전압(VBLp)(예컨대, 1,5V)이 인가되며, 고 상태 프로그램 단계 동안 비프로그램 셀의 비트라인에는 일정한 비트라인 프로그램 금지 전압(VBLi)(예컨대, 2.5V)이 인가되고, 프로그램 셀의 비트라인에는 프로그램 횟수에 따라 계단식으로 감소하는 비트라인 프로그램 전압(VBLp)이 인가될 수 있다.
도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 시스템(800)의 개략도이다. 본 발명의 일 실시예에 따른 비휘발성 메모리 시스템(800)은 적어도 하나의 본 발명의 일 실시예에 따른 비휘발성 메모리 장치들(520, 520', …, 520') 및 비휘발성 메모리 장치들(520, 520', …, 520")을 제어하기 위한 메모리 컨트롤러(510)를 포함한다.
비휘발성 메모리 장치(520, 520', 520") 각각은 도 4에 도시된 비휘발성 메모리 장치(10)일 수 있다. 따라서, 비휘발성 메모리 장치(520, 520', 520") 각각의 구성 및 동작에 대한 상세한 설명은 생략한다.
본 발명의 실시예에 따른 비휘발성 메모리 장치(520, 520', 520") 그리고/또는 메모리 컨트롤러(510)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명의 실시예에 따른 비휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
메모리 장치들(520, 520', 520")과 메모리 컨트롤러(510)는 메모리 카드를 구성할 수 있다. 이러한 경우, 메모리 컨트롤러(510)는 USB(Universal Serial Bus), MMC(multi-media card), PCI-E(peripheral component interconnect - express), SATA(serial ATA), PATA(parallel ATA), SCSI(small computer system interface), ESDI(enhanced small disk interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다.
셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 본 발명의 메모리 장치(10, 520, 520', 520")는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 사용될 수 있다. 메모리 장치(10, 520, 520', 520")는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치 혹은 비휘발성 메모리 시스템은 전자 시스템(예컨대, 모바일 기기, 노트북, 데스크 톱 컴퓨터와 같은 시스템)에 장착될 수 있다. 이러한 전자 시스템의 일 예가 도 13 및 도 14에 예시되어 있다.
도 13을 참조하면 본 발명의 일 실시예에 따른 전자 시스템(900)은 본 발명의 일 실시예에 따른 비휘발성 메모리 시스템(500), 전원부(power supply)(910), 중앙 처리 장치(CPU)(920), 램(RAM)(930), 유저 인터페이스(User Interface)(940) 및 이들 구성요소들을 전기적으로 연결하는 시스템 버스(950)를 포함할 수 있다.
CPU(920)는 시스템(900)의 전체적인 동작을 제어하고, RAM(930)은 시스템(900)의 동작을 위해 필요한 정보들을 저장하고, User Interface(940)는 시스템(900)과 사용자와의 인터페이스를 제공한다. 전원부(910)는 내부의 구성 요소들(즉, CPU(920), 램(RAM)(930), 유저 인터페이스(940), 메모리 시스템(500) 등)으로 전원을 공급한다.
비휘발성 메모리 장치(520)에는 유저 인터페이스(940)를 통해서 제공되거나 또는 CPU(920)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러(510)를 통해 저장된다.
본 발명의 일 실시예에 따른 비휘발성 메모리 시스템(500)의 구성 및 동작은 도 12에 도시된 비휘발성 메모리 시스템(800)의 구성 및 동작과 유사하므로, 설명의 중복을 피하기 위하여 생략한다.
상술한 실시예에서는 메모리 컨트롤러(510)와, 비휘발성 메모리 장치(520, 520', 520")가 하나의 메모리 카드(500, 800)로 구성된 예를 주로 기술하였으나, 비휘발성 메모리 장치(520, 520', 520")와 메모리 컨트롤러(510)는 별도로 구성될 수 있다. 메모리 컨트롤러(510)와 비휘발성 메모리 장치(520, 520', 520")는, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또한, 메모리 컨트롤러(510)가 호스트에 구현될 수도 있다.
도 14는 본 발명의 다른 실시예에 따른 전자 시스템(900')의 블록도이다. 도 14의 실시예에서, 시스템 버스(950)를 통하여 CPU(920')와 연결된 비휘발성 메모리 장치(520"')는 전자 시스템(900')의 메인 메모리로서 기능한다. CPU(920')는 시스템(900')의 전체적인 동작을 제어하는 기능과 함께, 메모리 컨트롤러로서의 기능도 수행한다.
예컨대, CPU(920')는 유저 인터페이스(940)를 통해서 입력된 데이터를 수신하여 처리한 후, 시스템 버스(950)를 통해 비휘발성 메모리 장치(520"')에 데이터 를 인가한다. 비휘발성 메모리 장치(520"')는 시스템 버스(950)를 통해 인가되는 데이터를 메모리 셀에 저장한다. 또한, 메모리 셀에 저장된 데이터는 CPU(920')에 의해 읽혀지고 유저 인터페이스(940)를 통해 외부로 출력될 수 있다.
비휘발성 메모리 장치(520"')는 도 4에 도시된 비휘발성 메모리 장치(10)와 그 구성 및 기능이 유사하나, 다만 메모리 컨트롤러(510)를 통해서 호스트와 인터페이스하는 것이 아니라, 직접 호스트와 인터페이스한다. 도 14에 도시된 전자 시스템(900')은 모바일 기기 등과 같은 휴대용 전자 시스템일 수 있다.
또한 비록 도면에는 도시되지 않았지만, 상기 전자 시스템(900, 900')에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 온라인 광고 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인 (functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 플래시 메모리의 ISPP에 의한 프로그램 과정에서 메모리 셀의 워드라인으로 인가되는 프로그램 펄스들 및 검증전압 펄스들을 설명하는 도면이다.
도 2 및 도 3은 이웃 셀의 프로그램으로 인한 프로그램 디스터브의 일 예를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 블록도이다.
도 5는 본 발명의 제1 실시예에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 제2 실시예에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 제3 실시예에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 8a 내지 8c는 본 발명의 일 실시예에 따른 프로그램 방법과 노말 ISPP 방식에 따른 프로그램 디스터브를 비교 설명하기 위한 도면들이다.
도 9는 본 발명의 제4 실시예에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 제5 실시예에 따른 프로그램 방법을 설명하기 위한 도면 이다.
도 11은 본 발명의 제6 실시예에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 시스템의 개략도이다.
도 13은 본 발명의 일 실시예에 따른 전자 시스템의 블록도이다.
도 14는 본 발명의 다른 실시예에 따른 전자 시스템의 블록도이다.

Claims (10)

  1. 다수의 비휘발성 메모리 셀들을 포함하는 비휘발성 메모리 장치의 프로그램 방법에 있어서,
    프로그램 펄스의 펄스폭은 고정시키고 펄스 전압은 스텝 전압만큼 증가시키며 프로그램-검증 단계를 반복 실행하는 제 1 프로그램 단계; 및
    상기 펄스 전압 및 검증 결과 카운트 값 중 적어도 하나가 미리 정해진 조건을 만족하면, 상기 프로그램 펄스의 펄스폭은 미리 정해진 룰에 따라 증가되도록 가변시키고 상기 펄스 전압은 고정시켜 프로그램-검증 단계를 반복 실행하는 제 2 프로그램 단계를 구비하는 비휘발성 메모리 장치의 프로그램 방법.
  2. 다수의 비휘발성 메모리 셀들을 포함하는 비휘발성 메모리 장치의 프로그램 방법에 있어서,
    프로그램 펄스의 펄스폭은 고정시키고 펄스 전압은 제1 스텝 전압만큼 증가시키며 프로그램-검증 단계를 반복 실행하는 제 1 프로그램 단계; 및
    상기 펄스 전압 및 검증 결과 카운트 값 중 적어도 하나가 미리 정해진 조건을 만족하면, 상기 프로그램 펄스의 펄스폭은 미리 정해진 룰에 따라 증가되도록 가변시키고 상기 펄스 전압은 제2 스텝 전압 만큼 증가시키며 프로그램-검증 단계를 반복 실행하는 제 2 프로그램 단계를 구비하며,
    상기 제1 스텝 전압은 제2 스텝 전압 보다 큰 비휘발성 메모리 장치의 프로 그램 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 프로그램 단계에서 상기 프로그램 펄스의 펄스폭은 일정한 펄스폭을 가지는 서브 펄스의 개수를 다르게 함으로써 가변되는 비휘발성 메모리 장치의 프로그램 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 프로그램 단계 동안 비프로그램 셀의 비트라인에는 일정한 비트라인 프로그램 금지 전압이 인가되고, 프로그램 셀의 비트라인에는 일정한 비트라인 프로그램 전압이 인가되며,
    상기 제2 프로그램 단계 동안 상기 비프로그램 셀의 비트라인에는 일정한 상기 비트라인 프로그램 금지 전압이 인가되고, 상기 프로그램 셀의 비트라인에는 프로그램 횟수에 따라 계단식으로 감소하는 비트라인 프로그램 전압이 인가되는 비휘발성 메모리 장치의 프로그램 방법.
  5. 제 1 항 또는 제 2항에 있어서,
    상기 다수의 비휘발성 메모리셀들은 적어도 둘 이상의 프로그램 상태를 가질 수 있고
    상기 적어도 둘 이상의 프로그램 상태 중 가장 낮은 상태(저 상태)로 프로그 램될 메모리 셀에 대해서는 상기 제 1 프로그램 단계를 수행하고,
    상기 적어도 둘 이상의 프로그램 상태 중 가장 높은 상태(고 상태)로 프로그램될 메모리 셀에 대해서는 상기 제 2 프로그램 단계를 수행하는 비휘발성 메모리 장치의 프로그램 방법.
  6. 적어도 둘 이상의 프로그램 상태를 가질 수 있는 비휘발성 메모리 셀을 프로그램하는 방법에 있어서,
    상기 적어도 둘 이상의 프로그램 상태 중 가장 낮은 상태(저 상태)로 프로그램될 메모리 셀에 대해서 그 펄스폭은 일정하게 유지되고 그 펄스 전압은 제1 스텝 전압만큼 증가되는 일련의 저 상태 프로그램 펄스들을 생성하여 프로그램-검증 단계를 반복 실행하는 저 상태 프로그램 단계; 및
    상기 적어도 둘 이상의 프로그램 상태 중 가장 높은 상태(고 상태)로 프로그램될 메모리 셀에 대해서는 그 펄스폭이 미리 정해진 룰에 따라 증가되는 일련의 고 상태 프로그램 펄스들을 생성하여 프로그램-검증 단계를 반복 실행하는 고 상태 프로그램 단계를 구비하며,
    두 개의 연속하는 검증 펄스들 사이에 상기 저 상태 프로그램 펄스들 중 대응하는 펄스와 상기 고 상태 프로그램 펄스들 중 대응하는 펄스가 인가됨으로써 상기 저 상태 프로그램 단계와 상기 고 상태 프로그램 단계가 병렬로 수행되는 비휘발성 메모리 장치의 프로그램 방법.
  7. 제 6 항에 있어서,
    상기 프로그램 펄스의 펄스폭은 일정한 펄스폭을 가지는 서브 펄스의 개수를 다르게 함으로써 가변되는 비휘발성 메모리 장치의 프로그램 방법.
  8. 제 6 항에 있어서,
    상기 저 상태 프로그램 단계 동안 비프로그램 셀의 비트라인에는 일정한 비트라인 프로그램 금지 전압이 인가되고, 프로그램 셀의 비트라인에는 일정한 비트라인 프로그램 전압이 인가되며,
    상기 고 상태 프로그램 단계 동안 상기 비프로그램 셀의 비트라인에는 일정한 상기 비트라인 프로그램 금지 전압이 인가되고, 상기 프로그램 셀의 비트라인에는 프로그램 횟수에 따라 계단식으로 감소하는 비트라인 프로그램 전압이 인가되는 비휘발성 메모리 장치의 프로그램 방법.
  9. 제 6 항에 있어서,
    상기 저 상태 프로그램 펄스 인가시 상기 고 상태로 프로그램될 메모리 셀은 프로그램 금지되는 비휘발성 메모리 장치의 프로그램 방법.
  10. 제 6 항에 있어서,
    상기 저 상태 프로그램 펄스는 상기 저상태로 프로그램될 메모리셀과 상기 고 상태로 프로그램될 메모리 셀에 동시에 인가되고,
    상기 고 상태 프로그램 펄스는 상기 고상태로 프로그램될 메모리셀에만 인가되는 비휘발성 메모리 장치의 프로그램 방법.
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