KR20080029561A - 낸드 플래시 메모리 소자의 프로그램 방법 - Google Patents

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Abstract

본 발명은 프로그램 상태의 메모리 셀의 문턱전압 분포를 종래와 동일한 수준으로 유지시키면서 프로그램 전압을 전달하는 고전압 트랜지스터에 가해지는 전압을 감소시킬 수 있는 낸드 플래시 메모리 소자의 프로그램 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 복수의 메모리 셀을 프로그램하기 위한 낸드 플래시 메모리 소자의 프로그램 방법에 있어서, 상기 복수의 메모리 셀 중 해당 메모리 셀로 인가되는 프로그램 전압을 일정하게 유지시킨 상태에서 각 프로그램 단계별 상기 프로그램 전압이 공급되는 프로그램 시간을 가변시켜 상기 해당 메모리 셀에 대한 프로그램 동작을 수행하는 낸드 플래시 메모리 소자의 프로그램 방법을 제공한다.
낸드 플래시 메모리 소자, 프로그램, ISPP, ISPTP

Description

낸드 플래시 메모리 소자의 프로그램 방법{METHOD FOR PROGRAMMING NAND TYPE FLASH MEMORY DEVICE}
도 1은 일반적인 낸드 플래시 메모리 소자의 메모리 셀 어레이를 도시한 등가 회로도.
도 2는 종래기술에 따른 낸드 플래시 메모리 소자의 프로그램 방법을 설명하기 위하여 도시한 프로그램 전압 파형도.
도 3은 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 프로그램 방법을 설명하기 위하여 도시한 프로그램 전압 파형도.
도 4는 도 2에 도시된 종래기술에 따른 낸드 플래시 메모리 소자의 프로그램 방법과, 도 3에 도시된 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 프로그램 방법을 비교하기 위해 각 프로그램 방법을 통해 얻어지는 메모리 셀의 문턱전압 분포를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
DST : 드레인 선택 트랜지스터
SST : 소스 선택 트랜지스터
MC0~MC15 : 메모리 셀
DSL : 드레인 선택 라인
SSL : 소스 선택 라인
WL0~WL15 : 워드라인
BL0~BLn : 비트라인
본 발명은 비휘발성 메모리 소자의 프로그램 방법에 관한 것으로, 특히 낸드 플래시 메모리 소자(NAND type flash memory device)의 프로그램 전압 인가방법에 관한 것이다.
최근에는, 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 비휘발성 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발히 진행되고 있다. 여기서, '프로그램'이란 데이터를 메모리 셀에 기입(write)하는 동작을 의미하며, '소거'란 메모리 셀에 기입된 데이터를 제거하는 동작을 의미한다.
이러한 결과로, 메모리 소자의 고집적화를 위해 복수 개의 메모리 셀(memory cell)들이 직렬로 접속-즉, 인접한 셀 끼리 드레인(drain) 또는 소스(source)를 서로 공유하는 구조-되어 한 개의 스트링(string)을 이루는 낸드 플래시 메모리 소자(NAND-type flash memory device)가 제안되었다. 낸드 플래시 메모리 소자는 노어 플래시 메모리 소자(NOR-type flash memory device)와 달리 순차적으로 정보를 독출(read)하는 메모리 소자로서, 파울러-노드하임(Fowler-Nordheim; FN) 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱전압(threshold voltage)을 제어하는 방식으로 프로그램 및 소거 동작을 수행한다.
도 1은 일반적인 낸드 플래시 메모리 소자의 메모리 셀 어레이를 도시한 등가 회로도이다.
도 1을 참조하면, 일반적인 낸드 플래시 메모리 소자의 메모리 셀 어레이는 메모리 셀 어레이는 복수의 블록(block)으로 이루어지고, 각 메모리 블록에는 복수의 비트라인(BL0~BLn)이 병렬로 배치된다. 또한, 각 메모리 블록에는 복수의 비트라인(BL0~BLn)에 각각 대응되는 복수의 스트링(string)이 배치된다. 각각의 스트링은 스트링을 선택하기 위한 드레인 선택 트랜지스터(Drain Select Transistor, DST)와, 접지를 선택하기 위한 소스 선택 트랜지스터(Source Select Transistor, SST)와, 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 간에 직렬 연결된 16개의 메모리 셀(MC0~MC15)(또는, 32개)로 이루어진다. 또한, 각 스트링의 소스 선택 트랜지스터(SST)의 소스는 공통 소스 라인(Common Source Line, CSL)과 공통 연결된다.
복수의 스트링 내에 각각 구성되는 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(Drain Select Line, DSL)과 연결되고, 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(Source Select Line, SSL)과 연결된다. 또한, 각 메모리 셀(MC0~MC15)의 콘트롤 게이트(control gate)는 워드라인(WL0~WL15)과 연결된다.
드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 워드라인(WL0~WL15)은 각각 대응하는 복수의 블록 선택 트랜지스터(BS0~BS17)을 통해 대응하는 선택 신호 라인(DS, Si0~Si15, SS)에 각각 연결된다. 선택 신호 라인(DS, Si0~Si15, SS)은 프로그램 동작이 수행될 때 각각 대응하는 선택 회로들(또는, 구동 회로들)에 의해서 요구되는 전압들로 구동된다. 여기서, 블록 선택 트랜지스터(BS0~BS17)는 선택된 블록 선택 제어신호(BS)에 의해 구동되고, 이를 통해 선택 신호 라인(DS, Si0~Si15, SS)을 통해 전달되는 프로그램 전압 또는 패스 전압을 해당 워드라인(WL0~WL15)으로 전달한다.
이와 같이 구성된 메모리 셀 어레이를 구비한 낸드 플래시 메모리 소자의 메모리 소자는 독출 및 프로그램 동작을 페이지(page) 단위로 수행하고, 소거 동작을 블록 단위로 수행한다. 여기서, 페이지 단위는 한 개의 워드라인에 콘트롤 게이트가 공통으로 연결된 모든 메모리 셀을 포함한다. 또한, 복수의 페이지는 셀 블록이라고 칭하며, 각각의 셀 블럭은 비트라인 당 한 개 또는 복수의 셀 스트링을 포함한다. 실질적으로, 메모리 셀의 플로팅 게이트(floating gate)와 채널 간에 전자가 이동되는 현상은 프로그램 및 소거 동작에서만 일어난다. 독출 동작은 프로그램 및 소거 동작이 종료된 후 메모리 셀에 저장된 데이터의 손실없이 읽기만 하는 동작이다.
프로그램 동작은 프로그램 문턱전압의 불균일을 증대시키지 않고 프로그램 및 검증의 회수를 억제하기 위하여 '95 ISSCC('A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme(ISPP 방식)) p128~'에 개시된 ISPP 방식으로 진행하고 있다. ISPP 방식은 프로그램 동작을 반복하여 수행하는 경우, 선택된 워드라인에 인가되는 프로그램 고전압이 프로그램 회수의 증가에 따라 점진적으로 증가하는 방향으로 가변 전압치가 설정되고, 비트라인에 인가되는 전압은 프로그램 회수에 관계없이 일정 전압치로 설정됨으로써 프로그램 전압 차가 프로그램 회수의 증가에 따라 점진적으로 증가하도록 데이터 프로그램을 수행하는 방식이다.
도 2는 종래기술에 따른 ISPP 방식을 설명하기 위하여 도시한 프로그램 전압 파형도이다.
도 2를 참조하면, 종래기술에 따른 ISPP 방식에서는 프로그램 동작시 프로그램 전압(Vpgm)은 프로그램 사이클(program cycle)의 프로그램 루프(program loop)들이 반복됨에 따라 단계적으로 증가된다. 각 프로그램 루프는 잘 알려진 바와 같이 프로그램 구간과 검증 구간으로 이루어진다. 프로그램 전압(Vpgm)은 정해진 증가분(△Vpgm)만큼 증가하게 되며, 프로그램 시간은 각 프로그램 루프에 대하여 일정하게 유지된다.
그러나, 종래기술에 따른 ISPP 방식을 이용한 프로그램 방법은 다음과 같은 문제점이 있다.
먼저, 종래기술에 따른 ISPP 방식에서는 프로그램 전압(Vpgm)이 16V~18.5V까지 가변되고, 이론상 2.5V의 공정 변동을 보상할 수 있다. 이때, 최고 프로그램 전압은 18.5V까지 상승된다. 이로 인해, 프로그램 전압(Vpgm)을 워드라인(WL0~WL15)으로 전달하는 고전압 트랜지스터(BS0~BS17, 도 1참조)는 '18.5V+Vth(해당 트랜지스터 문턱전압)' 정도의 전압이 인가된다. 이에 따라, 고전압 트랜지스터(BS0~BS17)는 각각 '18.5V+Vth'와 같이 비교적 높은 고전압에 견딜 수 있도록 설계되어야만 한다.
또한, 종래기술에 따른 ISPP 방식은 프로그램 전압(Vpgm)을 점진적으로 상승시키는 대신 펄스 폭(pulse width)은 일정하게 유지시키기 때문에 프로그램 횟수 만큼 일정하게 유지되는 펄스 폭에 의해 고정적으로 프로그램 시간이 증가하는 문제가 발생된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 프로그램 상태의 메모리 셀의 문턱전압 분포를 종래와 동일한 수준으로 유지시키면서 프로그램 전압을 전달하는 고전압 트랜지스터에 가해지는 전압을 감소시킬 수 있는 낸드 플래시 메모리 소자의 프로그램 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 복수의 메모리 셀을 프로그램하기 위한 낸드 플래시 메모리 소자의 프로그램 방법에 있어서, 상기 복수의 메모리 셀 중 해당 메모리 셀로 인가되는 프로그램 전압을 일정하게 유지시킨 상태에서 각 프로그램 단계마다 상기 프로그램 전압이 공급되는 프로그램 시간을 가변시켜 상기 해당 메모리 셀에 대한 프로그램 동작을 수행하는 낸드 플래시 메모리 소자의 프로그램 방법을 제공한다.
본 발명은 프로그램 전압을 일정하게 유지시킨 상태에서 프로그램 전압의 펄스 폭, 즉 프로그램 단계별 프로그램 시간을 가변시키는 방식인 ISPTP(Increment Step Pulse Time Program) 방식을 제안한다. 이러한 ISPTP 방식을 통해 종래와 동일한 프로그램 상태의 메모리 셀의 문턱전압 분포를 얻을 수 있으면서 프로그램 전압을 전달하는 고전압 트랜지스터에 가해지는 전압을 종래에 비해 크게 감소시킬 수 있다.
또한, ISPTP 방식에서, 각 프로그램 시간은 선형적으로 증가시키거나, 또는 지수함수적으로 증가시킬 수 있다. 그리고, 각 프로그램 시간은 3㎲~10㎲ 범위 내에서 결정된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한 명세서 전체에 걸쳐서 동일한 도면부호(또는, 참조부호)는 표시된 부분은 동일한 구성요소들을 나 타낸다.
실시예
도 3은 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 프로그램 방법을 설명하기 위하여 도시한 프로그램 전압 파형도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 프로그램 방법은 프로그램 전압(Vpgm)을 일정한 레벨로 유지시킨 상태에서 프로그램 전압의 펄스 폭, 즉 총 프로그램에서 각각의 프로그램 단계마다 소요되는 프로그램 시간(t0~t5)을 가변시키는 ISPTP(Increment Step Pulse Time Program) 방식으로 이루어진다.
ISPTP 방식은 프로그램 전압(Vpgm)을 17.5V, 18V, 18.5V로 일정하게 유지시킨 상태에서, 각 프로그램 단계(프로그램 루프)마다 프로그램 시간(t0, t1, t2, t3, t4)을 서로 가변시켜 프로그램 동작을 수행한다. 예컨대, 각 프로그램 단계마다 프로그램 시간은 하기 표 1과 같다.
프로그램 단계(루프) 프로그램 시간 총 프로그램 시간
1회(t0) 3㎲ 3㎲
2회(t1) 3㎲ 6㎲
3회(t2) 5㎲ 11㎲
4회(t3) 7㎲ 18㎲
5회(t4) 10㎲ 28㎲
도 4는 종래기술에 따른 ISPP 방식과 본 발명의 실시예에 따른 ISPTP 방식에서의 프로그램된 셀의 문턱전압의 분포를 비교하기 위하여 도시한 문턱전압 분포도이다.
도 4에서, 종래기술에 따른 ISPP 방식에서는 각 프로그램 단계마다 프로그램 시간이 일률적으로 7㎲로 적용하여 수행한다. 그 이유는 프로그램 동작 후 원하는 문턱전압의 분포(1V~3V)를 얻기 위해서는 적어도 프로그램 시간을 7㎲로 유지시켜야만 한다. 따라서, 프로그램 단계를 4회 진행하는 경우 총 28㎲ 정도의 프로그램 시간이 소요된다.
한편, 도 4에서, 본 발명의 실시예에 따른 ISPTP 방식에서는 프로그램 전압을 17.5V, 18V, 18.5V로 일정하게 유지시킨 상태에서 각 프로그램 단계시마다 프로그램 시간을 상기 표 1과 같이 가변시켜 수행한다. 이 경우, 프로그램된 셀의 문턱전압의 분포는 종래기술에 따른 ISPP 방식과 동일하게 1V~3V 내에 분포하는 것을 알 수 있다. 그리고, 17.5V, 18V, 18.5V 프로그램 전압 모두에서도 프로그램 단계를 4회 기준으로 한 경우 총 18㎲가 소요되는 것으로서, 종래기술에 비해 35% 정도 감소시킬 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 프로그램 동작시, 프로그램 전압을 각 프로그램 단계마다 일정하게 유지시킨 상태에서 프로그램 전압의 펄스 폭, 즉 프로그램 단계별 프로그램 시간을 가변시켜 프로그램 동작을 수행함으로써 종래와 동일한 프로그램 상태의 메모리 셀의 문턱전압 분포를 얻을 수 있으면서 프로그램 전압을 전달하는 고전압 트랜지스터에 가해지는 전압을 종래에 비해 크게 감소시킬 수 있다.

Claims (2)

  1. 복수의 메모리 셀 중 해당 메모리 셀에 대해 프로그램 동작을 복수 회 실시하여 목표치 문턱전압을 갖도록 프로그램하는 낸드 플래시 메모리 소자의 프로그램 방법에 있어서,
    상기 해당 메모리 셀로 인가되는 프로그램 전압을 일정하게 유지시킨 상태에서 각 프로그램 동작시마다 상기 프로그램 전압이 공급되는 프로그램 시간을 가변시켜 상기 해당 메모리 셀에 대한 프로그램 동작을 수행하는 낸드 플래시 메모리 소자의 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 총 프로그램 동작 동안 상기 프로그램 시간은 선형적으로 증가 또는 지수함수적으로 증가시키는 낸드 플래시 메모리 소자의 프로그램 방법.
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