CN111243639B - 存储器系统及控制半导体存储装置的方法 - Google Patents

存储器系统及控制半导体存储装置的方法 Download PDF

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Abstract

本发明的实施方式提供一种能够提升动作可靠性的存储器系统和控制半导体存储装置的方法。一实施方式的存储器系统包括控制器、及半导体存储装置。在第1写入动作(PPP mode的选择ZN0)中，对第1列群ZN0写入数据。在第2写入动作(PPP mode的选择ZN3)中，对第2列群ZN3写入数据。半导体存储装置对于写入动作中的动作设定值，在第1写入动作(选择ZN0时)中使用第1设定值，在第2写入动作(选择ZN3时)中使用与所述第1设定值不同的第2设定值。

Description

存储器系统及控制半导体存储装置的方法
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2016年3月9日、申请号为201610133653.6、发明名称为“存储器系统”的发明专利申请案。
相关申请案
本申请案享受以日本专利申请2015-179942号(申请日：2015年9月11日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种存储器系统。
背景技术
已知有存储单元呈三维排列的NAND(Not AND，与非)型闪速存储器。
发明内容
本发明的实施方式提供一种能够提升动作可靠性的存储器系统。
本实施方式的存储器系统包括：半导体存储装置，包含与行及列建立了关联的多个存储单元；以及控制器，对于半导体存储装置，以第1写入动作及第2写入动作中的任一写入动作写入数据。在第1写入动作中，对于任一行地址，将数据写入到与第1列群对应的存储单元中，且将与第2列群对应的存储单元设为写入禁止，该第1列群包含地址连续的第1列及第2列且为所有列的一部分，该第2列群包含地址连续的第3列及第4列且与第1列群为不同列群。在第2写入动作中，将数据写入到与第2列群对应的存储单元中，且将与第1列群对应的存储单元设为写入禁止。半导体存储装置对于写入动作中的字线的动作设定值，在第1写入动作中使用第1设定值，在第2写入动作中使用与第1设定值不同的第2设定值。
附图说明
图1是第1实施方式的存储器系统的框图。
图2是第1实施方式的半导体存储装置所具备的区块的电路图。
图3是第1实施方式的半导体存储装置所具备的区块的剖视图。
图4是第1实施方式的半导体存储装置中的页面的概念图。
图5是第1实施方式的半导体存储装置所具备的条件表格的概念图。
图6是表示第1实施方式的控制器的动作的流程图。
图7是表示第1实施方式的存储器系统的指令顺序的时序图。
图8是表示第1实施方式的存储器系统的指令顺序的时序图。
图9是表示第1实施方式的存储器系统的指令顺序的时序图。
图10是表示第1实施方式的半导体存储装置的动作的流程图。
图11是第1实施方式的半导体存储装置所执行的预验证的概念图。
图12是表示第1实施方式的半导体存储装置的写入动作时的各种信号的电压变化的时序图。
图13是表示第1实施方式的半导体存储装置的写入动作时的各种信号的电压变化的时序图。
图14是第1实施方式的半导体存储装置的示意图。
图15是第1实施方式的半导体存储装置的示意图。
图16是第1实施方式的半导体存储装置的示意图。
图17是表示第1实施方式的半导体存储装置中的与各区域对应的存储单元的阈值分布的变化的示意图。
图18是表示第1实施方式的半导体存储装置的字线电压的变化的时序图。
图19是第2实施方式的半导体存储装置中的页面的概念图。
图20是第2实施方式的半导体存储装置所具备的条件表格的概念图。
图21是表示第2实施方式的控制器的动作的流程图。
图22是表示第2实施方式的存储器系统的指令顺序的时序图。
图23是表示第2实施方式的半导体存储装置的动作的流程图。
图24是表示第3实施方式的存储器系统的指令顺序的时序图。
图25是表示第3实施方式的半导体存储装置的动作的流程图。
图26是表示第1至第3实施方式的变化例的半导体存储装置中的与各区域对应的存储单元的阈值分布的变化的示意图。
图27是表示第1至第3实施方式的变化例的半导体存储装置中的与各区域对应的存储单元的阈值分布的变化的示意图。
图28是表示第1至第3实施方式的变化例的半导体存储装置中的与各区域对应的存储单元的阈值分布的变化的示意图。
具体实施方式
以下，参照附图对实施方式进行说明。此外，在以下说明中，对于具有相同功能及构成的构成要素，标注共同的参照符号。
1.第1实施方式
对第1实施方式的存储器系统进行说明。以下，作为半导体存储装置，列举存储单元三维积层在半导体基板的上方的三维积层型NAND型闪速存储器为例进行说明。
1.1关于构成
1.1.1关于存储器系统的整体构成
首先，使用图1对本实施方式的存储器系统的大致整体构成进行说明。
如图所示，存储器系统1具备NAND型闪速存储器100与控制器200。NAND型闪速存储器100与控制器200例如可通过它们的组合构成一个半导体装置，作为其示例可列举如SDTM卡的存储卡或SSD(solid state drive，固态驱动器)等。
NAND型闪速存储器100具备多个存储单元，非易失地存储数据。控制器200通过NAND总线连接到NAND型闪速存储器100，并通过主机总线连接到主机设备300。而且控制器200控制NAND型闪速存储器100，另外，响应从主机设备300接收到的命令，访问NAND型闪速存储器100。主机设备300例如为数码相机或个人计算机等，主机总线例如为适应SDTM接口的总线。
NAND总线进行适应NAND接口的信号的收发。该信号的具体例为地址锁存使能信号ALE、指令锁存使能信号CLE、写入使能信号WEn、读取使能信号REn、待命、忙碌信号RBn、及输入输出信号I/O。
信号CLE及ALE是通知NAND型闪速存储器100对NAND型闪速存储器100的输入信号I/O分别为指令及地址的信号。信号WEn是以low(低)电平确证，是用来将输入信号I/O采集到NAND型闪速存储器100的信号。信号REn也是以low电平确证，是用来从NAND型闪速存储器100读出输出信号I/O的信号。待命、忙碌信号RBn是表示NAND型闪速存储器100为待命状态(能够接收来自控制器200的命令的状态)或是忙碌状态(无法接收来自控制器200的命令的状态)的信号，low电平表示忙碌状态。输入输出信号I/O例如为8比特的信号。而且输入输出信号I/O是在NAND型闪速存储器100与控制器200之间收发的数据的实体，为指令、地址、写入数据、读出数据、及NAND型闪速存储器100的状态信息等。
1.1.2关于控制器200的构成
接着，使用图1，对控制器200的构成进行详细说明。如图1所示，控制器200具备主机接口电路210、内建存储器(RAM(Random Access Memory，随机访问存储器))220、处理器(CPU(Central Processing Unit，中央处理器))230、缓冲存储器240、及NAND接口电路250。
主机接口电路210通过主机总线与主机设备300连接，将从主机设备300接收到的命令及数据分别传送到处理器230及缓冲存储器240。另外，响应处理器230的命令，将缓冲存储器240内的数据传送到主机设备300。
处理器230控制控制器200整体的动作。例如处理器230当从主机设备300接收到写入命令时，响应该指令，对NAND接口电路250发出写入命令。在读出及删除时也相同。另外，处理器230执行耗损平均等用来管理NAND型闪速存储器100的各种处理。
NAND接口电路250通过NAND总线与NAND型闪速存储器100连接，负责与NAND型闪速存储器100的通信。而且NAND接口电路250基于从处理器230接收到的命令，将信号ALE、CLE、WEn、及REn输出到NAND型闪速存储器100。另外，在写入时，将处理器230所发出的写入指令、及缓冲存储器240内的写入数据作为输入输出信号I/O传送到NAND型闪速存储器100。进而，在读出时，将处理器230所发出的读出指令作为输入输出信号I/O传送到NAND型闪速存储器100，进而，接收从NAND型闪速存储器100读出的数据作为输入输出信号I/O，并将其传送到缓冲存储器240。
缓冲存储器240暂时保持写入数据或读出数据。
内建存储器220例如为DRAM(Dynamic Random Access Memory，动态随机访问存储器)等半导体存储器，用作处理器230的作业区域。而且内建存储器220保持用来管理NAND型闪速存储器100的固件或各种管理表格等。
1.1.3关于NAND型闪速存储器100的构成
1.1.3.1关于NAND型闪速存储器100的整体构成
接下来，对NAND型闪速存储器100的构成进行说明。如图1所示，NAND型闪速存储器100具备存储单元阵列110、行解码器120(120-0～120-3)、感测放大器130、列选择器140、列解码器150、地址寄存器160、指令寄存器170、及定序器180。
指令寄存器170暂时保持从控制器200接收到的指令CMD。
地址寄存器160暂时保持从控制器200接收到的地址ADD。而且，将行地址RA传送到行解码器120，将列地址CA传送到列解码器150。
存储单元阵列110具备例如4个区块BLK(BLK0～BLK3)，这些区块为与行及列建立对应的多个非易失性的存储单元的集合体。而且存储单元阵列110存储从控制器200赋予的数据。
行解码器120-0～120-3分别与区块BLK0～BLK3建立对应地设置，解码从地址寄存器160接收到的行地址RA。然后，根据行地址RA的解码结果，对所对应的区块BLK0～BLK3分别输出电压。
列解码器150对从地址寄存器160接收到的列地址CA进行解码。然后，基于列解码器150中的列地址CA的解码结果，列选择器140选择所对应的列。
感测放大器130在数据的读出时，感测从存储单元阵列110读出的数据。然后，将与列选择器140所选择的列对应的数据DAT输出到控制器200。在数据的写入时，将从控制器200接收到的写入数据DAT传送到存储单元阵列110中与列选择器140所选择的列对应的区域。
定序器180基于指令寄存器170所保持的指令CMD，控制NAND型闪速存储器100整体的动作。
1.1.3.2关于区块BLK的构成
接下来，使用图2对所述区块BLK的构成进行说明。如图所示，区块BLK包含例如4个串单元SU(SU0～SU3)。另外，各个串单元SU包含多个NAND串10。
各个NAND串10例如包含8个存储单元晶体管MT(MT0～MT7)及选择晶体管ST1、ST2。存储单元晶体管MT具备控制栅极及电荷储存层，非易失地保持数据。而且存储单元晶体管MT串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。
各个串单元SU0～SU3中的选择晶体管ST1的栅极分别连接在选择栅极线SGD0～SGD3。与此相对，各个串单元SU0～SU3中的选择晶体管ST2的栅极例如共同连接在选择栅极线SGS。当然也可在每个串单元连接不同的选择栅极线SGS0～SGS3。另外，同一区块BLK内的存储单元晶体管MT0～MT7的控制栅极分别共同连接在字线WL0～WL7。
另外，在存储单元阵列110内，位于同一列的NAND串10的选择晶体管ST1的漏极共同连接在位线BL(BL0～BL(L－1)，其中(L－1)是2以上的自然数)。即，位线BL在多个区块BLK间共同连接NAND串10。进而，多个选择晶体管ST2的源极共同连接在源极线SL。
即，串单元SU是连接在不同的位线BL、且连接在同一选择栅极线SGD的NAND串10的集合体。另外，区块BLK是共用字线WL的多个串单元SU的集合体。而且存储单元阵列110是共用位线BL的多个区块BLK的集合体。
图3是区块BLK的一部分区域的剖视图。如图所示，在p型井区域20上，形成着多个NAND串10。即，在井区域20上，依次积层着作为选择栅极线SGS发挥功能的例如4层配线层27、作为字线WL0～WL7发挥功能的8层配线层23、及作为选择栅极线SGD发挥功能的例如4层配线层25。在所积层的配线层间，形成着未图示的绝缘膜。
而且，形成着贯通这些配线层25、23、27而到达井区域20的柱状导电体31。在导电体31的侧面，依次形成着栅极绝缘膜30、电荷储存层(绝缘膜)29、及区块绝缘膜28，利用这些而形成存储单元晶体管MT、以及选择晶体管ST1及ST2。导电体31作为NAND串10的电流路径发挥功能，成为形成各晶体管的信道的区域。而且导电体31的上端连接在作为位线BL发挥功能的金属配线层32。
在井区域20的表面区域内，形成着n+型杂质扩散层33。在扩散层33上形成着接触插塞35，接触插塞35连接在作为源极线SL发挥功能的金属配线层36。进而，在井区域20的表面区域内，形成着p+型杂质扩散层34。在扩散层34上形成着接触插塞37，接触插塞37连接在作为井配线CPWELL发挥功能的金属配线层38。井配线CPWELL是用来经由井区域20对导电体31施加电位的配线。
以上的构成在记载图3的纸面的深度方向上排列着多个，利用排列在深度方向的多个NAND串10的集合而形成串单元SU。
另外，数据的删除可以区块BLK为单位，或以比区块BLK更小的单位进行。关于删除方法，例如记载于2011年9月18日提出申请案的美国专利申请13/235,389号“NONVOLATILESEMICONDUCTOR MEMORY DEVICE(非易失性半导体存储器器件)”中。另外，记载于2010年1月27日提出申请案的美国专利申请12/694,690号“NON-VOLATILE SEMICONDUCTOR STORAGEDEVICE(非易失性半导体存储器件)”中。进而，记载于2012年5月30日提出申请案的美国专利申请13/483,610号“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASEMETHOD THEREOF(非易失性半导体存储器设备和数据擦除方法)”中。这些专利申请案的整体通过参照引用至本案说明书中。
进而，关于存储单元阵列110的构成，可为其他构成。即，关于存储单元阵列110的构成，例如记载于2009年3月19日提出申请案的美国专利申请12/407,403号“三维积层非易失性半导体存储器”中。另外，记载于2009年3月18日提出申请案的美国专利申请12/406,524号“三维积层非易失性半导体存储器”、2010年3月25日提出申请案的美国专利申请12/679,991号“非易失性半导体存储装置及其制造方法”、及2009年3月23日提出申请案的美国专利申请12/532,030号“半导体存储器及其制造方法”中。这些专利申请案的整体通过参照引用至本案说明书中。
1.1.3.3关于区块BLK的种类与数据的写入单位
接下来，对所述区块BLK的种类与数据的写入单位进行说明。
本实施方式的区块BLK可采用MLC(Multi-levelcell，多层存储单元)用区块、SLC(Single-levelcell，单层存储单元)用区块、及4PPP(Partialpageprogram，部分页面编程)用区块的3种类中的任一种类。
<关于MLC用区块及SLC用区块>
在MLC用区块及SLC用区块中，数据的写入是对任一串单元SU中的任一字线WL所连接的存储单元晶体管MT一次性进行。将该单位称为“页面”。
而且SLC用区块为1个存储单元晶体管MT能够保持1比特数据的区块。与此相对，在MLC用区块中，1个存储单元晶体管MT能够保持2比特以上的数据。例如列举保持2比特数据的情况为例，数据的写入是对2比特数据中的每个下位比特(下位页面)、及每个上位比特(上位页面)进行。因此，MLC用区块的页面数成为SLC用区块的页面数的2倍。
<关于4PPP用区块>
4PPP用区块是以1页面的1/4尺寸的数据为单位进行写入的区块。图4是表示4PPP用区块中的1页面数据与对应于数据位置的列地址的关系的示意图。
此外，感测放大器130具备能够保持1页面数据的页面缓冲器，在写入时，页面缓冲器中储存的页面尺寸的数据的各比特被赋予至位线BL。因此，图4也可以说是该页面缓冲器的示意图。另外，以下，列举页面尺寸为16K字节的情况为例进行说明。
如图4所示，在4PPP用区块中，1页面包含4个区域ZN(ZN0～ZN3)。而且各区域ZN具有16KB的1/4即4KB的尺寸。
在存储单元阵列110中，位线BL是利用“列”的单位指定，1列包含例如8根位线BL。例如被分配列地址CA0的列与位线BL0～BL7对应，被分配列地址CA1的列与位线BL8～BL15对应。
最前区域ZN0的最前地址为CA0，最后地址为CA4095(CA(4K－1))。下一区域ZN1的最前地址为CA4096(CA4K)，最后地址为CA8191(CA(8K－1))。下一区域ZN2的最前地址为CA8192(CA8K)，最后地址为CA12287(CA(12K－1))。然后，最后区域ZN3的最前地址为CA12288(CA12K)，最后地址为CA16383(CA(16K－1))。
而且，在4PPP用区块中，以该4KB的区域为单位写入数据。或者，换句话说，数据的写入本身是以页面为单位进行，但实际被写入真正的数据的只有被选择的任一个区域，对于其他非选择区域ZN禁止实质性数据的写入。
在对4PPP用区块写入数据时，根据选择哪个区域ZN而写入条件不同。图5是表示各区域ZN与写入条件的关系的表格(以下，将其称为条件表格)的概念图。条件表格例如保持在任一区块BLK中，例如在对NAND型闪速存储器100接通电源时读出，且保持在定序器180内的例如寄存器中。然后，定序器基于该条件表格执行写入动作。
如图所示，条件表格针对每个区域，保持编程验证时使用的验证电压VCG_Z、编程时使用的编程电压VPGM的升压幅度ΔVPGM、及编程前是否进行预验证的信息。
图5的例中，在选择最前区域ZN0时，编程验证时使用的验证电压设为VCG_Z0，升压幅度设为ΔVPGM_Z0，不进行预验证。在选择区域ZN1时，验证电压设为VCG_Z1，升压幅度设为ΔVPGM_Z1，可进行也可不进行预验证。在选择区域ZN2时，验证电压设为VCG_Z2，升压幅度设为ΔVPGM_Z2，可进行也可不进行预验证。在选择最后区域ZN3时，验证电压设为VCG_Z3，升压幅度设为ΔVPGM_Z3，进行预验证。
此外，验证电平VCG_Z存在下述关系。即，
VCG_Z0≦VCG_Z1≦VCG_Z2<VCG_Z3
另外，升压幅度ΔVPGM存在下述关系。即，
ΔVPGM_Z0≧ΔVPGM_Z1≧ΔVPGM_Z2>ΔVPGM_Z3
关于预验证的详细情况将在下文叙述。
1.2关于写入动作
接下来，对所述构成的存储器系统1的写入动作进行说明。
1.2.1关于控制器200的动作
首先，使用图6对对控制器200的动作进行说明。图6的各步骤主要是通过处理器230的主导执行。
如图所示，控制器200从主机设备300接收写入命令与写入数据(步骤S10)。然后处理器230将接收到的写入数据保持在缓冲存储器240中(步骤S11)，并且判断是否需要立即使接收到的写入数据非易失化(步骤S12)。
在无须立即非易失化的情况下(步骤S12，NO(否))，处理结束。在该情况下，控制器200在从主机设备300接收到进一步的写入命令时、或未进行其他处理的空闲时间等任意的时序，将写入数据写入到NAND型闪速存储器100。
在需要立即非易失化的情况下(步骤S12，YES(是))，处理器230判断写入数据的尺寸(步骤S13)。在数据尺寸并非4KB的情况下(步骤S13，NO(否))，处理器230判断是否应以SLC模式写入数据(步骤S14)。SLC模式是指对SLC用区块写入数据的模式，即对1个存储单元晶体管写入1比特数据的模式。
在无须以SLC模式写入的情况下(步骤S14，NO(否))，处理器230选择MLC模式。MLC模式是指对MLC用区块写入数据的模式，即对1个存储单元晶体管写入多比特数据的模式。然后，NAND接口电路250响应处理器230的命令对NAND型闪速存储器100发出通常的编程指令(步骤S15)。接着处理器230将与MLC用区块对应的页面地址(行地址)及写入数据经由NAND接口电路250输出到NAND型闪速存储器100。页面地址为与MLC用区块中刚进行过写入的页面的下一页面对应的地址。
在需要以SLC模式写入的情况下(步骤S14，YES(是))，处理器230选择SLC模式。然后，NAND接口电路250响应处理器230的命令，首先对NAND型闪速存储器100发出SLC指令(步骤S16)，接着，发出通常的编程指令(步骤S15)。SLC指令是用来将NAND型闪速存储器100设为SLC模式的指令。接着处理器230将与SLC用区块BLK对应的页面地址及写入数据经由NAND接口电路250输出到NAND型闪速存储器100。页面地址为与SLC用区块中刚进行过写入的页面的下一页面对应的地址。
在步骤S13中，在数据尺寸为4KB的情况下(步骤S13，YES(是))，处理器230选择PPP模式。如使用图4所说明的那样，PPP模式是指以小于页面尺寸的尺寸的区域为单位写入数据的模式。然后，NAND接口电路250响应处理器230的命令，首先对NAND型闪速存储器100发出PPP指令(步骤S17)，接着依次发出SLC指令及通常的编程指令(步骤S16、S15)。进而，处理器230将与PPP用区块对应的页面地址、与所选择的区域对应的列地址、及写入数据经由NAND接口电路250输出到NAND型闪速存储器100。页面地址是与PPP用区块中刚进行过写入的页面的下一页面对应的地址。另外，列地址是与PPP用区块中刚进行过写入的区域ZNi的下一区域ZN(i+1)对应的地址(1为自然数，在图4的例中为0、1、2、3的任一个)。例如，在图4中，如果已写入区域ZN0及ZN1的数据，那么发出与下一区域ZN2的最前列地址对应的CA8192。
接下来，对控制器200与NAND型闪速存储器100之间的指令顺序进行说明。
<关于MLC模式>
首先，使用图7，对MLC模式时的指令顺序进行说明。如图所示，控制器200首先发出通常的写入指令“80H”(相当于图6的步骤S15)，并且确证信号CLE(“H”电平)。接着，控制器200例如在5周期内发出地址(CA：列地址、RA：行地址)，并且确证信号ALE(“H”电平)。这些指令及地址例如分别储存在寄存器170及160中。然后，定序器180响应于寄存器170中未保持PPP指令及SLC指令而保持了通常的写入指令“80H”的情况，识别接收到MLC模式的写入访问。
接下来控制器200在多个周期中输出写入数据Din。在此期间，信号ALE及CLE设为否定(“L”电平)。NAND型闪速存储器100所接收到的写入数据Din保持在感测放大器130内的页面缓冲器中。
接下来控制器200发出写入指令“10H”，并且确证CLE。定序器180响应于指令“10H”被储存在寄存器170中的情况，开始写入动作，NAND型闪速存储器100成为忙碌状态(RBn＝“L”)。此外，控制器200每当发出指令、地址、及数据等信号时，确证WEn(“L”电平)。而且，每当WEn被切换，信号被采集到NAND型闪速存储器100。
<关于通常的SLC模式>
接下来，使用图8，对通常的SLC模式时的指令顺序进行说明。如图所示，与图7中说明的MLC模式的不同之处在于：控制器200首先发出SLC指令“A2H”(相当于图6的步骤S16)。其后，控制器200发出通常的写入指令“80H”。定序器180通过寄存器170中保持了SLC指令“A2H”及通常的写入指令“80H”而未保持PPP指令，来识别接收到通常的SLC模式的写入访问。
<关于PPP模式>
接下来，使用图9，对PPP模式时的指令顺序进行说明。如图所示，与图8中说明的通常的SLC模式的不同之处在于：控制器200在SLC指令“A2H”之前发出PPP指令“XH”(相当于图6的步骤S17)。其后，控制器200发出SLC指令“A2H”及通常的写入指令“80H”。定序器180通过寄存器170中保持了PPP指令“XH”、SLC指令“A2H”、及通常的写入指令“80H”，来识别接收到PPP模式的写入访问。
1.2.2关于NAND型闪速存储器100的动作
接下来，使用图10对NAND型闪速存储器100的动作进行说明。图10的处理是响应于指令“10H”被储存到指令寄存器170中而开始，主要通过定序器180主导而执行。
从控制器200接收到的指令保持在指令寄存器170中，地址保存在地址寄存器160中。如果在指令寄存器170中未保持PPP指令(步骤S20，NO(否))且未保持SLC指令(步骤S21，NO(否))，那么定序器180以MLC模式执行编程(步骤S22)。即，在只赋予通常的编程指令“80H”的情况下，数据是以页面为单位写入MLC用区块。
在指令寄存器170中未保持PPP指令(步骤S20，NO(否))，但保持SLC指令的情况下(步骤S21，YES(是))，定序器180以通常的SLC模式执行编程(步骤S23)。即，在赋予SLC指令“A2H”及通常的编程指令“80H”的情况下，数据是以页面为单位写入SLC用区块。
在指令寄存器170中保持PPP指令“XH”的情况下(步骤S20)下，定序器180以PPP模式执行编程。列解码器150对从地址寄存器160赋予的列地址CA进行解码。然后，在列地址CA为CA12K以上的情况下(步骤S24，YES(是))，列选择器140选择区域ZN3(步骤S25)。其结果为，在感测放大器130中的页面缓冲器的与区域ZN3对应的区域中，储存从控制器200接收到的写入数据。接着，定序器180进行预验证(步骤S26)，基于预验证的结果，进行PPP模式的写入(步骤S27)。
对于步骤S26的预验证及步骤S27的PPP模式的写入，使用图11进行说明。图11表示与区域ZN0～ZN2对应的存储单元晶体管的阈值分布、及与区域ZN3对应的存储单元晶体管的阈值分布。
如图所示，在区域ZN3被选择的时点，在该页面中，已经对与区域ZN0～ZN2对应的存储单元晶体管写入了数据。在图11的例中，写入了“1”数据(删除状态)的存储单元晶体管的阈值例如为负值，写入了“0”数据的存储单元晶体管的阈值高于“1”数据的阈值(例如为正值)。另外，如使用图5所说明的那样，区域ZN0～ZN2使用的验证电压VCG_Z0、VCG_Z1、及VCG_Z2小于区域ZN3使用的验证电压VCG_Z3。
在这种状况下，步骤S26的预验证是指指定与区域ZN0～ZN2对应且保持“0”数据的存储单元晶体管中阈值小于VCG_Z3的存储单元晶体管的动作。在图11中，以标注斜线的区域表示以这种方式指定的晶体管的分布。
另外，在步骤S27的写入中，当然将区域ZN3的数据写入到存储单元晶体管。这时，使用VCG_Z3作为验证电压，因此除了对这些存储单元晶体管进行写入以外，也对预验证所指定的存储单元晶体管进行写入。其结果为，在所有区域ZN0～ZN3中，保持“0”数据的存储单元晶体管的阈值设为VCG_Z3以上的值。
返回图10继续进行说明。在列地址CA为CA(4K－1)以下的情况下(步骤S28，YES(是))，列选择器140选择区域ZN0(步骤S29)。其结果为，在感测放大器130中的页面缓冲器的与区域ZN0对应的区域中，储存从控制器200接收到的写入数据。在选择了区域ZN0的情况下，定序器180不进行预验证而以SLC模式进行写入(步骤S30)。这时，使用VCG_Z0作为验证电压，另外，禁止对与区域ZN1～ZN3对应的存储单元晶体管的写入(换句话说，对“1”数据进行编程)。
在列地址CA为CA8K以上且CA(12K－1)以下的情况下(步骤S31，YES(是))，列选择器140选择区域ZN2(步骤S32)。其结果为，在感测放大器130中的页面缓冲器的与区域ZN2对应的区域中，储存从控制器200接收到的写入数据。在选择了区域ZN2的情况下，定序器180确认预验证是否可执行(步骤S33)。如果可执行(步骤S33，YES(是))，那么进行预验证(步骤S34)。以步骤S34的预验证所指定的存储单元晶体管为在区域ZN0及ZN1中保持“0”数据且阈值小于VCG_Z2的存储单元晶体管。然后，对于与区域ZN2对应的存储单元晶体管以SLC模式执行写入(步骤S35)。此外，与区域ZN3对应的存储单元晶体管应为删除状态，因此禁止对这些存储单元晶体管的写入。如果步骤S33中预验证可执行(步骤S33，YES(是))，那么在步骤S35中，不仅对与区域ZN2对应的存储单元晶体管执行写入，也对步骤S33所指定的存储单元晶体管执行写入。其结果为，与该页面对应的保持“0”数据的存储单元晶体管的阈值被设为VCG_Z2以上的值。如果步骤S33中预验证为不可执行(步骤S33，NO(否))，那么在步骤S35中，禁止对与区域ZN0、ZN1、及ZN3对应的存储单元晶体管的写入。
在列地址CA为CA4K以上且CA(8K－1)以下的情况下(步骤S31，NO(否))，列选择器140选择区域ZN1(步骤S36)。其结果为，在感测放大器130中的页面缓冲器的与区域ZN1对应的区域中，储存从控制器200接收到的写入数据。然后，进行与选择区域ZN2的情况相同的处理。即，首先，视需要进行预验证(步骤S38)。步骤S38的预验证所指定的存储单元晶体管是在区域ZN0中保持“0”数据且阈值小于VCG_Z1的存储单元晶体管。然后，对与区域ZN1对应的存储单元晶体管以SLC模式执行写入(步骤S39)。
接下来，使用图12及图13，对所述写入时的NAND型闪速存储器100的动作的详细情况进行说明。
<关于MLC模式及通常的SLC模式>
首先，使用图12对MLC模式及通常的SLC模式时的动作进行说明。
在MLC模式及通常的SLC模式下，首先执行数据的编程动作。如图所示，在时刻t0，行解码器120根据从寄存器160赋予的行地址RA，选择MLC用区块或SLC区块，进而，在选择区块中选择任一串单元SU。然后，行解码器120对所选择的串单元SU的选择栅极线SGD0施加电压VSGD_prog。电压VSGD_prog是使选择晶体管ST1导通的电压。进而，行解码器120对选择栅极线SGS、及非选择串单元的选择栅极线SGD施加0V。
另外，感测放大器140基于页面缓冲器中储存的写入数据，对写入“0”数据的位线BL施加例如0V，对写入“1”数据的位线BL施加正电压VDD(>0V)(时刻t1)。“0”数据写入是通过对存储单元晶体管MT的电荷储存层注入电子来使存储单元晶体管MT的阈值电压上升，结果使阈值电平转换到更高的电平的写入动作。另一方面，“1”数据写入是通过抑制对存储单元晶体管MT的电荷储存层注入电子来维持阈值电平的写入动作(即，阈值电压大致不变，又可称为禁止写入)。
接着，在时刻t2，行解码器120对选择串单元SU的选择栅极线SGD施加电压VSGD(例如VSGD_prog>VSGD)。电压VSGD_prog是能够实现对选择晶体管ST1传送电压VDD的电压。另一方面，电压VSGD是能够对选择晶体管ST1传送0V，但无法传送电压VDD的电压。因此，与写入“1”数据的位线BL对应的选择晶体管ST1成为截止状态。
接下来，在时刻t3，行解码器120对选择区块的字线WL施加电压VPASS。接着，行解码器120使对选择字线WL施加的电压从VPASS上升到VPGM(时刻t4)。由此，对选择串单元SU中连接在选择字线WL的存储单元晶体管MT以页面单位写入数据。此外，电压VPASS是与保持数据无关地使存储单元晶体管MT成为导通状态，且能够使与“1”数据写入对应的NAND串10内的信道的电位通过容量耦合而充分上升的电压。另外，电压VPGM是能够通过FN隧穿来对电荷储存层注入电子的高电压。
在时刻t4～t5期间，在数据被编程后，将各配线设为0V(时刻t7)。
通过以上，当数据编程结束时，定序器180执行编程验证。编程验证是判断是否通过时刻t4～t5的数据编程使存储单元晶体管上升到了目标阈值电平的动作。
即，在时刻t8，行解码器120对选择串单元SU中的选择栅极线SGD及SGS施加电压VSG。电压VSG是使选择晶体管ST1、ST2成为导通状态的电压。接着，感测放大器130对位线BL施加电压Vbl(<VDD)，行解码器120对选择区块的非选择字线WL施加电压VREAD。电压VREAD是与保持数据无关地使存储单元晶体管成为导通状态的电压(时刻t9)。进而，行解码器120对选择字线WL施加编程验证电压Vpvfy(时刻t10)。Vpvfy是与图5中说明的例如VCG_Z3相等，在存储单元晶体管成为最终目标的阈值电压。
其结果为，如果连接在选择字线WL的存储单元晶体管成为断开状态，那么单元电流未流入位线BL，该位线BL通过编程验证。另一方面，如果成为导通状态，那么单元电流流入位线BL，该位线BL编程验证失败。
以下，以编程验证失败的位线BL为对象，反复进行所述编程及编程验证。这时，每次反复进行编程时，使电压VPGM的值升压ΔVPGM。
此外，在图12的例中，编程验证电压Vpvfy设为固定值，但在MLC模式的情况下，Vpvfy也根据阈值升压。
<关于PPP模式>
接下来，使用图13对PPP模式时的动作进行说明。以下，着眼于图12中说明的MLC模式及通常的SLC模式的不同进行说明。
在PPP模式下，定序器180首先在数据编程前的时刻t20～t0的期间执行预验证。
如图13所示，首先，与编程验证时同样地，行解码器120对选择串单元SU的选择栅极线SGD及SGS施加电压VSG，使选择晶体管ST1及ST2成为导通状态(时刻t20)。接着，在时刻t21，感测放大器140将位线BL充电至电压Vbl，行解码器120对非选择字线WL施加电压VREAD。在该状态下，行解码器120在时刻t22对选择字线WL施加电压VCGR。如图11中说明的那样，电压VCGR是能够判别“1”数据与“0”数据的电压，其值小于VCG_Z0，且大于保持“1”数据的存储单元晶体管可取的阈值的最大值。
接着，行解码器120在时刻t23对选择字线WL施加验证电压VCG_Z。如图5中说明，电压VCG_Z是针对每个区域设定的值。
以上结果为，能够指定为在施加电压VCGR时单元电流不流通、在施加电压VCG_Z时单元电流流通的位线与保持“0”数据且其阈值小于VCG的存储单元晶体管对应(即，指定图11中的斜线部分的存储单元)。
在所述预验证之后，反复进行编程与编程验证。PPP模式下的编程与MLC模式或通常的SLC模式的不同之处在于：预验证时所指定的位线BL也成为“0”数据写入对象。即，即便是非选择区域ZN，也对预验证所指定的位线BL施加0V。
编程验证与MLC模式及通常的SLC模式相同。但编程验证时使用的验证电压与预验证时所使用的验证电压VCG_Z为相同值。
如上所述，通过使用电压VCGR及VCG_Z的2次读出动作，来指定与保持“0”数据且阈值小于VCG_Z的存储单元晶体管对应的位线BL。这种存储单元晶体管是在“0”数据写入时使用的验证电压小于VCG_Z或刚写入后的阈值为VCG_Z以上，但其后随着时间经过阈值降低的存储单元晶体管。而且，对这种存储单元晶体管也进行“0”数据的追加写入。
此外，预验证只在写入动作时的开始进行即可。其后与MLC模式及通常的SLC模式同样地反复进行编程动作与编程验证动作。
1.2.3PPP模式的具体例
接下来，使用图14至图16，对所述PPP模式的数据的写入动作的具体例进行说明。图14至图16是感测放大器130及PPP用区块的框图。在图14至图16中，页面尺寸为16K字节，1页面包含4个区域，而且分别表示选择区域ZN0、ZN1、及ZN3时的情况。
首先，使用图14对选择区域ZN0时的情况进行说明。如图所示，从控制器200赋予的4K字节的数据在感测放大器130的页面缓冲器中，储存到由列选择器140选择的与区域ZN0对应的区域中。在其他区域(区域ZN1～ZN3)中，例如利用定序器180将所有位设为“1”。在该状态下，以页面为单位写入数据。其结果为，实际上只对区域ZN0进行写入，区域ZN1～ZN3设为非写入。
接下来，使用图15对选择区域ZN1时的情况进行说明。图15表示选择区域ZN1时的预验证设为无法执行的情况。如图所示，从控制器200赋予的4K字节的数据在感测放大器130的页面缓冲器中储存在由列选择器140选择的与区域ZN1对应的区域中。在其他区域(区域ZN0及ZN2～ZN3)中，例如利用定序器180将所有位设置为“1”。在该状态下，以页面为单位写入数据。其结果为，实际上仅对区域ZN1进行写入，区域ZN0及ZN2～ZN3设为非写入。此外，在预验证设为可执行的情况下，基于使用验证电压VCG_Z1的预验证的结果，需要追加写入的存储单元晶体管也成为“0”数据写入对象。在选择区域ZN2时，与选择区域ZN1时相同。
接下来，使用图16对选择区域ZN3时的情况进行说明。在选择最后区域ZN3时，首先，进行使用验证电压VCG_Z3的预验证。然后，如图所示，将基于预验证的结果的数据储存到感测放大器130的页面缓冲器中。即，需要追加写入的存储单元晶体管MT所对应的区域设置“0”，无需追加写入的区域设置“1”。进而，将从控制器200赋予的4K字节的数据储存在由列选择器140选择的与区域ZN3对应的区域中。在该状态下，以页面为单位写入数据。其结果为，不只对区域ZN3进行追加写入，对已经完成写入的区域ZN0～ZN2也根据预验证结果进行追加写入。
1.3本实施方式的效果
根据本实施方式，能够提升存储器系统及半导体存储装置的动作可靠性。
以下对本效果进行说明。
存储装置的控制器例如使用FAT(file allocation table，文件分配表)文件系统等各种文件系统管理存储装置。另外，应写入到存储装置的数据有应立即非易失化(应写入到非易失性存储单元)的数据与并非如此的数据。在后者的数据的情况下，例如在控制器或存储装置的空闲时间等合适的时序进行非易失化即可。
作为应立即非易失化的数据的示例，例如可列举文件系统的管理信息等，这种数据的尺寸大多小于页面尺寸。在该情况下，优选将1页面分割为多个区域以小于页面尺寸的数据单位来写入。更具体来说，写入仅一部分区域包含实质性的数据，其他区域包含写入禁止数据(在本例中为“1”数据)的页面数据即可。而且，在写入下一小于页面尺寸的数据时，选择相同页面，对写入了“1”数据的区域写入实质性的数据。如果使用这种方法，那么能够有效利用页面。
然而，本方法中，在同一页面内，最初写入的数据与最后写入的数据之间，编程干扰的影响不同。即，最初写入的数据在同一页面内受到其后进行的写入动作影响而其阈值分布扩大。其结果为，有数据的可靠性降低的危险。
关于该方面，本实施方式中，控制器200对NAND型闪速存储器100发出明示PPP模式的PPP指令。这样一来，NAND型闪速存储器100通过接收PPP指令，而识别应写入小于页面尺寸的数据。然后，NAND型闪速存储器100基于从控制器200接收到的列地址，判断应写入的数据对应于页面内的哪个区域(在所述实施方式的例中为区域ZN0～ZN3的任一个)。然后，在与页面内应最后应写入的区域对应的情况下，以在页面内使阈值分布一致的方式，以包含已经完成写入的区域在内的页面为单位执行写入。由此，即便在以小于页面尺寸的数据为单位进行写入的情况下，也能够抑制数据可靠性的降低。
一边参照图17一面对以上方面进行具体说明。图17表示对于某一页面，自区域ZN0起以ZN1、ZN2、及ZN3的顺序写入数据时的与区域ZN0～ZN3对应的存储单元晶体管的阈值分布的变动。另外，图17表示不对区域ZN1及ZN2进行预验证的情况。
如图所示，在初始状态(删除状态)下，所有存储单元晶体管保持“1”数据，其阈值小于VCGR(例如小于0V)。
在该状态下，首先，以PPP模式对区域ZN0进行写入。其结果为，根据写入数据，对与区域ZN0对应的存储单元晶体管的一部分写入“0”数据。保持“0”数据的存储单元晶体管的阈值为VCG_Z0以上，当然高于VCGR。另一方面，由于对选择字线WL施加电压VPGM，因此产生对于非写入(“1”数据写入)对象的存储单元晶体管的误写入，一部分非写入对象存储单元晶体管的阈值也产生变动。其结果为，阈值分布的上端部分向高电压侧偏移。在图17标注斜线表示该阈值偏移的部分。
接下来，以PPP模式对区域ZN1进行写入。其结果为，对与区域ZN1对应的存储单元晶体管的一部分写入“0”数据。保持“0”数据的存储单元晶体管的阈值为VCG_Z1以上，高于VCGR。这时也因为误写入而使非写入对象的存储单元晶体管的阈值也产生变动。进而，与已经完成写入的区域ZN0对应的存储单元晶体管中，写入了“0”数据的存储单元晶体管的阈值也产生变动。
接着，以PPP模式对区域ZN2进行写入。这时也与区域ZN1同样地因为误写入而使非写入对象的存储单元晶体管的阈值电压产生变动。
最后，以PPP模式对区域ZN3进行写入。这时，对通过使用验证电压VCG_Z3的预验证结果而判断需要追加写入的、与区域ZN0～ZN2对应的存储单元晶体管也进行写入。
以上结果为，在区域ZN3的写入结束的时点，即1页面整体的写入结束的时点，保持“0”数据的存储单元晶体管的阈值分布中的误写入的影响被大致消除。即，虽然区域ZN0～ZN3受到的误写入的影响在每个区域不同，但通过基于预验证结果来进行区域ZN3的写入，而大致消除该影响的差异，保持“0”数据的存储单元晶体管的阈值分布在区域ZN0～ZN3间成为大致均匀。另一方面，在“1”数据的阈值分布中，虽然残留着误写入对非写入对象存储单元晶体管的影响，但因该影响所产生的阈值的偏移量在区域ZN0～ZN3间大致相同。其原因在于：非写入对象存储单元晶体管受到误写入的影响的次数对于区域ZN0～ZN3的任一个均为同样为4次。因此，“1”数据的阈值分布也在区域ZN0～ZN3间成为大致均匀。
这样一来，在将1页面分割为多个区域而进行写入的分割写入中，NAND型闪速存储器100识别写入数据与1页面内的哪一区域对应。然后，至少在最后的区域ZN3写入时进行预验证，基于其结果，对已经完成写入的区域ZN0～ZN2进行再写入，使这些区域的阈值分布与区域ZN3一致。由此，即便在进行分割写入的情况下，也能够使区域间的阈值分布大致均匀的一致。
此外，与最后区域以外的区域对应的存储单元晶体管的阈值分布在最后区域写入时进行调整。因此，最后区域以外的写入可相比最后区域的写入更粗略。使用图18对该方面进行说明。图18係简化表示区域ZN0的写入、预验证、及区域ZN3写入时的字线的电压的时序图。
如图所示，通过反复进行编程与编程验证而写入数据。这时，编程电压VPGM在每次反复时以升压幅度ΔVPGM升压。而且，最前区域ZN0写入时的升压幅度ΔVPGM_Z0大于最后区域ZN3写入时的升压幅度ΔVPGM_Z3。因此，区域ZN0的写入比区域ZN3的写入早结束。另一方面，由于在区域ZN3写入时，以详细的步骤使编程电压VPGM升压，因此能够以更高精度设定阈值。该方面对于区域ZN1及ZN2也相同。
此外，在图18中，将编程电压VPGM的初始值在区域ZN0写入的情况下与在区域ZN3写入的情况下设为相同值，但也可为不同值。
2.第2实施方式
接下来，对第2实施方式的存储器系统进行说明。本实施方式是在所述第1实施方式中进而具备将1页面分割为二进行写入的模式。以下，只对与第1实施方式的不同之处进行说明。另外，以下，将把1页面分割为四进行写入的模式(第1实施方式中说明的模式)称为4PPP模式，将分割为二进行写入的模式称为2PPP模式。
2.1关于区块的种类与数据的写入单位
本实施方式的存储单元阵列110除包含第1实施方式中说明的MLC用区块、SLC用区块、及4PPP用区块以外，进而包含2PPP用区块。
2PPP用区块是以1页面的1/2尺寸的数据为单位进行写入的区块。图19是表示2PPP用区块中的1页面数据与对应于数据位置的列地址的关系的示意图，与对4PPP用区块进行说明的图4对应。
如图19所示，在2PPP用区块中，1页面包含2个区域ZN0及ZN1。而且各区域ZN具有16KB的1/2即8KB的尺寸。
最前区域ZN0的最前地址为CA0，最后地址为CA8191(CA(8K－1))。下一区域ZN1的最前地址为CA8192(CA8K)，最后地址为CA16383(CA(16K－1))。而且，在2PPP用区块中，以该8KB的区域ZN为单位写入数据。
2PPP模式下的写入条件保持在第1实施方式中使用图5进行说明的条件表格中。图20是本实施方式的条件表格的概念图。
如图所示，选择最前区域ZN0时的写入条件与4PPP模式下选择最前区域ZN0时的条件相同。另外，选择最后区域ZN1时的写入条件与4PPP模式下选择最后区域ZN3时的条件相同。
2.2关于写入动作
接下来，对本实施方式的存储器系统1中的写入动作进行说明。
2.2.1关于控制器200的动作
首先，使用图21对控制器200的动作进行说明。图21是表示写入动作时的控制器200的动作的流程图。
与在第1实施方式中使用图6进行说明的动作的不同之处如下所述。即，
(1)在数据尺寸为4KB的情况下(步骤S13，YES(是))，控制器200发出4PPP指令(步骤S41)。
(2)在数据尺寸为8KB的情况下(步骤S40，YES(是))，控制器200发出2PPP指令(步骤S42)。
4PPP指令及2PPP指令为第1实施方式中说明的PPP指令的一种，分别为命令以4PPP模式及以2PPP模式进行写入的指令。
图22表示PPP模式时的指令顺序。如图所示，与第1实施方式中说明的图9的不同之处在于准备了多个PPP指令。在图22的例中，当指定2PPP模式时，发出指令“XAH”，当指定4PPP模式时，发出指令“XBH”。此外，可准备将1页面分割为八，以2KB为单位写入数据的8PPP模式，在该情况下，发出指令“XCH”。
2.2.2关于NAND型闪速存储器100的动作
接下来，使用图23对NAND型闪速存储器100的动作进行说明。图23是表示写入动作时的NAND型闪速存储器100的动作的流程图，与第1实施方式中的图10对应。
如图所示，在接收到PPP指令(步骤S20，YES(是)，且其为4PPP指令的情况下(步骤S50，YES(是))，定序器180以4PPP模式进行写入。本动作如第1实施方式中所说明的那样，进行图10中的步骤S24～S39的动作。
在接收到的PPP指令为2PPP指令的情况下(步骤S50，NO(否))，定序器180以2PPP模式进行写入。在列地址CA为CA8K以上的情况下(步骤S52，YES(是))，列选择器140选择区域ZN1(步骤S53)。其结果为，在感测放大器130中的页面缓冲器的与区域ZN1对应的区域中，储存从控制器200接收到的8K字节的写入数据。接着，定序器180进行预验证(步骤S54)，基于预验证的结果，进行SLC模式的写入(步骤S55)。即，在4PPP模式时，进行与选择区域ZN3时同样的动作。
在列地址CA为CA(8K－1)以下的情况下(步骤S52，NO(否))，列选择器140选择区域ZN0(步骤S56)。其结果为，在感测放大器130中的页面缓冲器的与区域ZN0对应的区域中，储存从控制器200接收到的8KB的写入数据。在选择了区域ZN0的情况下，定序器180不进行预验证而以SLC模式进行写入(步骤S57)。即，在4PPP模式时，进行与选择区域ZN0时同样的动作。
2.3本实施方式的效果
根据本实施方式，通过具有多个PPP模式，而能够对应各种尺寸的数据。在本实施方式中，以数据为4KB及8KB的情况为例进行了说明，但并不限定于此，可适当选择各种数据尺寸。
3.第3实施方式
接下来，对第3实施方式的存储器系统进行说明。本实施方式是在所述第1或第2实施方式中，控制器200向NAND型闪速存储器100通知1页面内的区域数及选择区域。以下，只对与第1及第2实施方式的不同之处进行说明。
3.1关于控制器200的动作
首先，使用图24对控制器200的动作进行说明。图24表示PPP模式选择时的指令顺序。
如图所示，本例中，在第1实施方式中说明的图9中，控制器200在PPP指令“XH”之后发出区域信息。区域信息例如为8比特数据，上位4比特表示区域数，下位4比特表示选择区域。因此，如果上位4比特为“0010”那么选择2PPP模式，如果为“0100”那么选择4PPP模式，如果为“1000”那么选择8PPP模式。而且，如果下位比特为“0000”那么选择区域ZN0，如果为“0001”那么选择区域ZN1，如果为“0010”那么选择区域ZN2，以下相同。即，为如下数据：该数据表示控制器200接下来要执行的PPP模式为哪个PPP模式的信息，换句话说，为针对控制器200接下来要执行的动作的设定值，也称为模式信息。当然，该模式信息的构成并不限定于本例，只要能够指定区域数及选择区域即可。
3.2关于NAND型闪速存储器100的动作
接下来，使用图25对NAND型闪速存储器100的动作进行说明。
图25是表示4PPP模式时的NAND型闪速存储器100的动作的流程图，相当于第2实施方式中说明的图23中的步骤S51。
定序器180基于模式指令的上位4比特掌握为4PPP模式，接着，确认模式信息的下位4比特(步骤S60)。然后，定序器180基于模式信息的下位4比特，识别选择区域(步骤S61～S63)。其他如第1实施方式中所说明。此外，由于能够通过模式信息来掌握选择区域，因此不特别需要利用列解码器150进行列地址的解码。即，可按照定序器180的命令，选择列选择器140所指定的区域。
3.3本实施方式的效果
如本实施方式，可从控制器200向NAND型闪速存储器100通知1页面内的区域数及选择区域。
4.变化例等
如上所述，所述实施方式的存储器系统具备：半导体存储装置，包含与行及列建立关联的多个存储单元；及控制器，对半导体存储装置以第1写入动作(PPP mode的选择ZN0)及第2写入动作(PPP mode的选择ZN3)的任一写入动作写入数据。在第1写入动作(PPP mode的选择ZN0)中，对任一行地址，对与第1列群(ZN0)对应的存储单元写入数据，且将与第2列群(ZN3)对应的存储单元设为写入禁止，所述第1列群(ZN0)为所有列的一部分且包含地址连续的第1列及第2列，所述第2列群(ZN3)为与第1列群不同的列群且包含地址连续的第3列及第4列。在第2写入动作(PPP mode的选择ZN3)中，对与第2列群(ZN3)对应的存储单元写入数据，且将与第1列群(ZN0)对应的存储单元设为写入禁止。半导体存储装置对于写入动作中的字线的动作设定值，在第1写入动作(选择ZN0时)时使用第1设定值，在第2写入动作(选择ZN3时)时使用与第1设定值不同的第2设定值(图5)。
或者，存储器系统在第1写入动作(PPP mode的选择ZN0)中，使用第1电压(VCG_Z0)作为验证电压写入数据。然后，在第2写入动作(PPP mode的选择ZN3)中，使用与第1电压(VCG_Z0)不同的第2电压(VCG_Z3)作为验证电压，对与第2列群(ZN3)对应的存储单元、及与第1列群(ZN0)对应的存储单元中阈值为第1电压与第2电压之间的存储单元写入数据(图11、16)。
根据本构成，即便在以小于页面尺寸的数据为单位进行写入的情况下，也能够使同一页面内的阈值分布大致均匀。因此，能够提升利用存储单元晶体管的数据保持特性，从而能够提升半导体存储装置及存储器系统的动作可靠性。
此外，实施方式并不限定于所述说明的形态，可进行各种变化。例如，在所述实施方式中，列举2PPP模式及4PPP模式的情况为例进行了说明，但也可支持8PPP模式、16PPP模式、及32PPP模式等。如果将页面尺寸设为16KB，那么在8PPP模式的情况下，1页面被分割为分别为2KB的8个区域。在16PPP模式的情况下，被分割为分别为1KB的16个区域。在32PPP模式的情况下，被分割为分别为512字节的32个区域。如此，可适当选择将1页面几分割、及支持何种模式。
进而，可使选择最后区域时与选择最后区域以外的区域时的“0”数据写入时的位线的条件不同。将该情况表示在图26及图27中。图26及图27表示写入时的阈值分布的变动，图26表示选择最后区域以外的区域的情况，图27表示选择最后区域的情况。
如图26所示，在选择最后区域以外的区域的情况下，位线BL的电位在阈值电压到达所期望的值VCG_Z0、VCG_Z1、或VCG_Z2(4PPP的情况)前设为固定值(例如0V)。因此，1次编程所产生的阈值的变动在写入动作期间大致固定。
与此相对，如图27所示，在选择最后区域的情况下，首先设定为小于所期望的值VCG_Z3的验证电平VCG_QPW。而且，在阈值电压到达VCG_QPW前，位线BL的电位例如设为0V。在阈值电压到达VCG_QPW后，将位线BL的电位设定为更高电压，再次开始编程。通过将位线BL的电位设为较高的电压，而使电荷储存层与信道之间的电位差变小，使阈值的变动量也变小。当然，在选择最后区域选时，对在其他区域中预验证失败的存储单元晶体管也以同样的方法进行编程。
根据本方法，在距目标阈值分布较远的阶段粗略地进行写入，当接近目标阈值分布时仔细地进行写入。因此，能够同时实现写入速度的提升与高精度的写入。
另外，在所述实施方式中，以只在选择最后区域时进行预验证，且选择最后区域时的验证电平高于选择其他区域时的验证电平的情况为例进行了说明。然而并不限定于该情况。图28表示在4PPP模式下选择区域ZN2时进行预验证的情况下的阈值分布的变动。在该情况下，在选择区域ZN2时，对需要预验证的结果追加写入的存储单元也进行编程。
在其后选择区域ZN3时，会因误写入的影响而使与区域ZN0～ZN2对应的存储单元晶体管的阈值变动，但保持“0”数据的存储单元晶体管受到的误写入的影响只有区域ZN3的写入时产生的影响。因此，在可允许这种程度的阈值变动的情况下，预验证未必在选择最后区域时进行。另外，在该情况下，VCG_Z0≦SVCG_Z1<VCG_Z2，VCG_Z3可大于也可小于VCG_Z2，优选为相同。当然，ΔVPGM_Z0≧ΔVPGM_Z1>ΔVPGM_Z2。而且，ΔVPGM_Z3可大于也可小于ΔVPGM_Z2，也可为相同。
另外，在所述实施方式中，以按列地址顺序选择各区域ZN的情况为例进行了说明。例如在4PPP模式的情况下，以按区域ZN0、ZN1、ZN2、及ZN3的顺序选择的情况为例进行了说明。然而，未必限定于该选择顺序。在同一页面内，在最后选择的区域ZN的写入时基于预验证及预验证结果进行写入即可。例如在4PPP模式下，在最后选择区域ZN1的情况下，可使用与图5所示的区域ZN3相关的写入条件进行预验证及写入。即，只要在1页面内的所有区域的写入结束的时点各区域的阈值分布大致一致，那么不论区域ZN的选择顺序如何均可。而且，图5及图20中说明的条件表格与其称之为保持区域ZN与写入条件的关系的表格，不如也可称为保持每个区域的写入顺序与对应于该顺序的写入条件的关系的表格。
另外，以按照图9或图22的指令顺序，在PPP指令之后发出SLC指令“A2H”的情况为例进行了说明。然而，NAND型闪速存储器100可响应于接收到PPP指令来选择SLC模式。在该情况下，控制器200无需发出SLC指令“A2H”。
进而，读出数据时的读出电平可使用图17及图28中说明的电压VCGR。然而，在最后区域ZN的写入后，在页面内保持“0”数据的存储单元晶体管的阈值会整体向高电压侧偏移(设定为验证电平VCG_Z3以上的值)。因此，作为读出电平，可使用VCGR与VCG_Z3之间的值。
进而，在所述实施方式中，列举存储单元三维积层的NAND型闪速存储器为例进行了说明，但也可应用于存储单元二维排列在半导体基板上的平面型NAND型闪速存储器。进而，不限定于电荷储存层以绝缘膜形成的MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金属氧化物氮氧化硅)型，也可应用于电荷储存层以导电膜形成的FG(Floating Gate，浮栅)型。
另外，所述实施方式中说明的流程图中的各步骤的顺序仅为一例，只要可能便可替换其顺序。
在1个存储单元晶体管MT保持2比特数据的情况下，其阈值电压根据保持数据取4种电平的任一种。在以从低到高的顺序将4种电平设为删除电平、A电平、B电平、及C电平的情况下，在A电平的读出动作时对选择字线施加的电压例如为0V～0.55V之间。不限定于此，也可为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V等任一种之间。B电平的读出时对选择字线施加的电压例如为1.5V～2.3V之间。不限定于此，也可为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V等任一种之间。C电平的读出动作时对选择字线施加的电压例如为3.0V～4.0V之间。不限定于此，也可为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V等任一种之间。作为读出动作的时间(tR)，例如可为25μs～38μs、38μs～70μs、70μs～80μs等任一种之间。
写入动作包含编程与编程验证。在写入动作中，对编程时选择的字线最初施加的电压例如为13.7V～14.3V之间。不限定于此，也可为例如13.7V～14.0V、14.0V～14.6V等任一种之间。可使在对第奇数根字线进行写入时对所选择的字线最初施加的电压与对第偶数根字线进行写入时对所选择的字线最初施加的电压不同。当将编程动作设为ISPP方式(Incremental Step Pulse Program，增量步进脉冲编程)时，作为升压的电压，例如可列举0.5V左右。作为对非选择的字线施加的电压，例如可为6.0V～7.3V之间。不限定于此，例如可为7.3V～8.4V之间，也可为6.0V以下。可根据非选择的字线为第奇数根字线或第偶数根字线来使施加的通过电压不同。作为写入动作的时间(tProg)，例如可为1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。
在删除动作中，对配置在半导体基板上部且上方配置着存储单元的井最初施加的电压例如为12V～13.6V之间。不限定于此，也可为例如13.6V～14.8V、14.8V～19.0V、19.0V～19.8V、19.8V～21V等任一种之间。作为删除动作的时间(tErase)，例如3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。
另外，存储单元例如可具有如下结构。存储单元具有介隔膜厚为4nm～10nm的隧道绝缘膜而配置在硅基板等半导体基板上的电荷储存膜。该电荷储存膜可为膜厚为2nm～3nm的氮化硅(SiN)膜或氮氧化硅(SiON)膜等绝缘、与膜厚为3nm～8nm的多晶硅(Poly-Si)膜的积层结构。在多晶硅膜中，可添加钌(Ru)等金属。存储单元在电荷储存膜之上具有绝缘膜。该绝缘膜具有膜厚为4nm～10nm的氧化硅(SiO)膜，该氧化硅(SiO)膜例如夹于膜厚为3nm～10nm的下层High-k(高介电常数)膜与膜厚为3nm～10nm的上层High-k膜。作为High-k膜的材料，可列举氧化铪(HfO)等。另外，氧化硅膜的膜厚可厚于High-k膜的膜厚。在绝缘膜上，介隔膜厚为3nm～10nm的功函数调整用膜而设置着膜厚为30nm～70nm的控制电极。这里，功函数调整用膜例如为氧化钽(TaO)等金属氧化膜、氮化钽(TaN)等金属氮化膜等。作为控制电极可使用钨(W)等。在存储单元间可配置气隙。
对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意在限定发明的范围。这些实施方式能够以其他各种形态实施，在不脱离发明的主旨的范围内，可进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围或主旨内，同样包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 存储器系统
100 NAND型闪速存储器
110 存储单元阵列
120 行解码器
130 感测放大器
140 列选择器
150 列解码器
160 寄存器
170 寄存器
180 定序器
200 控制器
210 接口电路
250 接口电路
220 存储器
240 存储器
230 处理器
300 主机设备

Claims (21)

1.一种存储器系统，其特征在于包括：
半导体存储装置，包含多个存储单元和字线，所述多个存储单元包含存储单元的页面，所述多个存储单元包括第1存储单元、第2存储单元、第3存储单元以及第4存储单元，所述字线电连接到所述第1存储单元、所述第2存储单元、所述第3存储单元以及所述第4存储单元的栅极；以及
控制器，构成为从所述页面读取数据且对所述半导体存储装置发出第1写入命令或第2写入命令；其中
所述半导体存储装置响应于所述发出的第1写入命令，对所述页面执行第1编程操作且使用第1验证电压对包含在所述页面的所述存储单元执行第1验证操作；且
所述半导体存储装置响应于所述发出的第2写入命令，当所述发出的第2写入命令对应于所述存储单元的第1子集时，对包含在所述页面的所述存储单元的所述第1子集执行第2编程操作，所述存储单元的所述第1子集包含所述第1存储单元和所述第2存储单元，并使用第2验证电压对所述存储单元的所述第1子集执行第2验证操作，且当所述发出的第2写入命令对应于所述存储单元的第2子集时，对包含在所述页面的所述存储单元的所述第2子集执行所述第2编程操作，所述存储单元的所述第2子集包含所述第3存储单元和所述第4存储单元，并使用第3验证电压对所述存储单元的所述第2子集执行第3验证操作。
2.根据权利要求1所述的存储器系统，其特征在于：
所述存储器系统能够连接到主机设备，且
所述控制器构成为响应于从所述主机设备接收到的写入命令而对所述半导体存储装置发出所述第1写入命令或所述第2写入命令。
3.根据权利要求2所述的存储器系统，其特征在于：
所述控制器构成为响应于从所述主机设备接收到的读取命令而从所述存储单元页面读取数据。
4.根据权利要求1所述的存储器系统，其特征在于：
所述第3验证电压与所述第2验证电压不同。
5.根据权利要求4所述的存储器系统，其特征在于：
在对所述存储单元的所述第1子集的所述第2编程操作已经执行且所述第1子集的所述存储单元已通过验证后，所述控制器执行对所述存储单元的所述第2子集的所述第2编程操作。
6.根据权利要求5所述的存储器系统，其特征在于：
所述第3验证电压大于所述第2验证电压。
7.根据权利要求5所述的存储器系统，其特征在于：
所述半导体存储装置通过在多个循环中将电平增加的编程电压施加到所述字线来执行对所述存储单元的所述第1子集的所述第2编程操作，
所述半导体存储装置通过在多个循环中将电平增加的编程电压施加到所述字线来执行对所述存储单元的所述第2子集的所述第2编程操作，且
在对所述第1子集的所述存储单元执行所述第2编程操作时用于每一后续循环的所述编程电压的增加量大于在对所述第2子集的所述存储单元执行所述第2编程操作时用于每一后续循环的所述编程电压的增加量。
8.根据权利要求7所述的存储器系统，其特征在于：
在对所述第1子集的所述存储单元执行所述第2编程操作时用于每一后续循环的所述编程电压的增加的电平小于在对所述第2子集的所述存储单元执行所述第2编程操作时用于每一后续循环的所述编程电压的增加的电平。
9.根据权利要求5所述的存储器系统，其特征在于：
所述半导体存储装置响应于所述发出的第2写入命令，使用所述第2验证电压对所述第1子集中的所述存储单元执行预验证操作。
10.根据权利要求9所述的存储器系统，其特征在于：
在所述预验证操作期间，对所述字线施加第1读取电压，接着施加大于所述第1读取电压的第2读取电压。
11.根据权利要求1所述的存储器系统，其特征在于：
所述第1存储单元与所述第2存储单元相邻，
所述第3存储单元与所述第4存储单元相邻，且
所述第1存储单元与所述第3存储单元以及所述第4存储单元不相邻。
12.根据权利要求1所述的存储器系统，其特征在于：
所述第1存储单元对应于第1列，
所述第2存储单元对应于第2列，
所述第3存储单元对应于第3列，
所述第4存储单元对应于第4列，
所述第1列和所述第2列具有连续的地址号码，且
所述第3列和所述第4列具有连续且不与所述第1列和所述第2列的地址号码重叠的地址号码。
13.根据权利要求12所述的存储器系统，其特征在于：
对应于所述存储单元的所述第1子集的所述发出的第2写入命令指定所述第1子集中的所述存储单元的所述地址号码，且
对应于所述存储单元的所述第2子集的所述发出的第2写入命令指定所述第2子集中的所述存储单元的所述地址号码。
14.一种控制半导体存储装置的方法，其特征在于：所述半导体存储装置包含多个存储单元和字线，所述多个存储单元包含存储单元的页面，所述多个存储单元包括第1存储单元、第2存储单元、第3存储单元以及第4存储单元，所述字线电连接到所述第1存储单元、所述第2存储单元、所述第3存储单元以及所述第4存储单元的栅极，且所述方法包括：
接收第1写入命令或第2写入命令；
响应于所述接收到的第1写入命令，对所述页面执行第1编程操作且使用第1验证电压对包含在所述页面的所述存储单元执行第1验证操作；且
响应于所述接收到的第2写入命令，当所述接收到的第2写入命令对应于所述存储单元的第1子集时，对包含在所述页面的所述存储单元的所述第1子集执行第2编程操作，所述存储单元的所述第1子集包含所述第1存储单元和所述第2存储单元，并使用第2验证电压对所述存储单元的所述第1子集执行第2验证操作，且当所述接收到的第2写入命令对应于所述存储单元的第2子集时，对包含在所述页面的所述存储单元的所述第2子集执行所述第2编程操作，所述存储单元的所述第2子集包含所述第3存储单元和所述第4存储单元，并使用第3验证电压对所述存储单元的所述第2子集执行第3验证操作。
15.根据权利要求14所述的方法，其特征在于：
从控制器发送所述第1写入命令或所述第2写入命令。
16.根据权利要求15所述的方法，其特征在于进一步包括：
响应于来自所述控制器的读取命令而从所述页面读取数据。
17.根据权利要求14所述的方法，其特征在于：
所述第3验证电压与所述第2验证电压不同。
18.根据权利要求17所述的方法，其特征在于：
在对所述存储单元的所述第1子集的所述第2编程操作已经执行且所述第1子集的所述存储单元已通过验证后，执行对所述存储单元的所述第2子集的所述第2编程操作。
19.根据权利要求18所述的方法，其特征在于：
所述第3验证电压大于所述第2验证电压。
20.根据权利要求18所述的方法，其特征在于：
对所述存储单元的所述第1子集的所述第2编程操作的所述执行包含在多个循环中将电平增加的编程电压施加到所述字线，
对所述存储单元的所述第2子集的所述第2编程操作的所述执行包含在多个循环中将电平增加的编程电压施加到所述字线，且
在对所述第1子集的所述存储单元执行所述第2编程操作时用于每一后续循环的所述编程电压的增加量大于在对所述第2子集的所述存储单元执行所述第2编程操作时用于每一后续循环的所述编程电压的增加量。
21.根据权利要求20所述的方法，其特征在于：
在对所述第1子集的所述存储单元执行所述第2编程操作时用于每一后续循环的所述编程电压的增加的电平小于在对所述第2子集的所述存储单元执行所述第2编程操作时用于每一后续循环的所述编程电压的增加的电平。
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