KR102164751B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 라이트신호 및 라이트레이턴시신호에 응답하여 발생하는 제1 펄스와 외부커맨드 및 버스트랭스신호에 응답하여 발생하는 제2 펄스를 포함하는 입력클럭을 생성하는 입력클럭생성부 및 상기 입력클럭의 상기 제1 펄스에 응답하여 데이터를 입력받아 제1 입력데이터를 생성하고, 상기 입력클럭의 상기 제2 펄스에 응답하여 상기 데이터를 입력받아 제2 입력데이터를 생성하는 데이터입력부를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 고속화를 끊임없이 추구하고 있으며 이에 따라 등장한 것이 싱크로너스 디램(Synchronus DRAM)이다. 싱크로너스 디램(Synchronus DRAM)은 반도체 장치의 외부클럭(Clock)에 동기되어 동작하며, 특히 이의 대표적인 동작이 버스트동작이다. 버스트동작이란, 싱크로너스 디램(Synchronus DRAM)의 동작 시 셋팅되는 MRS(Mode Register Set)에 의해 버스트길이(Burst Length)가 설정되면 리드명령(Read Command) 및 라이트명령(Write Command)에 의해 설정되는 버스트길이(Burst Length)만큼 데이터가 연속적으로 입출력되는 동작을 말한다. 여기서, 버스트동작을 위해 설정되는 버스트길이(Burst Length)는 4, 8, 16, 32 등이 존재하는데, 예를 들어 버스트길이(Burst Length) 16이라함은 리드명령(Read Command) 또는 라이트명령(Write Command)에 의해 16비트의 데이터가 연속적으로 입출력됨을 의미한다.
한편, 반도체 장치는 반도체 장치간에 신호를 주고 받으며 동작하는데, 특정정 신호가 인가된 후 그에 대응하는 동작이 수행되기까지 대기 시간을 규정해 놓고 있다. 이와 같은 대기 시간을 레이턴시(Latency)라고 한다. 예를 들어 반도체 장치에서 리드명령(Read Command)이 안가된 후 실제로 데이터가 출력되는 시점까지의 시간을 카스 레이턴시(CAS Latency, CL)이라고 하고, 라이트명령(Write Command) 이 인가된 후 실제로 데이터가 입력되는 시점까지의 시간을 라이트 레이턴시(Write Latency, WL)라고 규정하고 있다.
본 발명은 라이트동작에서 버스트동작 중 외부커맨드에 따라 버스트길이를 조절할 수 있는 반도체 장치를 제공한다.
이를 위해 본 발명은 라이트신호 및 라이트레이턴시신호에 응답하여 발생하는 제1 펄스와 외부커맨드 및 버스트랭스신호에 응답하여 발생하는 제2 펄스를 포함하는 입력클럭을 생성하는 입력클럭생성부 및 상기 입력클럭의 상기 제1 펄스에 응답하여 데이터를 입력받아 제1 입력데이터를 생성하고, 상기 입력클럭의 상기 제2 펄스에 응답하여 상기 데이터를 입력받아 제2 입력데이터를 생성하는 데이터입력부를 포함하는 반도체 장치를 제공한다.
또한, 본 발명은 라이트동작 시 입력되는 라이트신호 및 라이트레이턴시신호에 응답하여 발생하는 펄스를 포함하는 제1 버스트신호를 생성하고, 외부커맨드 및 버스트랭스신호에 응답하여 발생하는 펄스를 포함하는 제2 버스트신호를 생성하는 버스트신호생성부 및 상기 제1 및 제2 버스트신호가 생성되는 시점에 인에이블되는 입력큭럭을 생성하는 입력클럭출력부를 포함하는 반도체 장치를 제공한다.
본 발명에 의하면 라이트동작에서 버스트동작 중 외부커맨드에 따라 버스트길이를 조절할 수 있는 효과가 있다.
도 1 은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 도시한 블럭도이다.
도 2 는 도 1에 도시된 입력클럭생성부에 포함된 버스트신호생성부의 구성을 도시한 블럭도이다.
도 3 은 도 1에 도시된 입력클럭생성부에 포함된 입력클럭출력부의 구성을 도시한 블럭도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1 은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체 장치는 입력클럭생성부(10) 및 데이터입력부(20)로 구성된다.
입력클럭생성부(10)는 버스트신호생성부(11) 및 입력클럭출력부(12)를 포함한다. 버스트신호생성부(11)는 라이트동작 시 라이트신호(WT)를 입력 받아 라이트신호(WT)가 입력되는 시점으로부터 라이트레이턴시 구간 이후 발생하는 펄스를 포함하는 제1 버스트신호(WTWL)와 외부커맨드(OTF)를 입력 받아 제1 버스트신호(WTWL) 생성시점으로부터 버스트랭스 구간 이후 발생하는 제2 버스트신호(WTBL32)를 생성한다. 입력클럭출력부(12)는 제1 버스트신호(WTWL)가 입력되는 경우 발생하는 제1 펄스를 포함하고, 제2 버스트신호(WTWL32)가 입력되는 경우 발생하는 제2 펄스를 포함하는 입력클럭(DINCLK)을 생성한다. 여기서, 라이트레이턴시 구간 및 버스트랭스 구간은 후술하는 구성을 통해 보다 구체적으로 설명한다.
데이터입력부(20)는 입력클럭(DINCLK)의 제1 펄스가 입력되는 경우 데이터(DATA<1:16>)를 입력 받아 제1 입력데이터(DIN1<1:16>)를 생성하고, 입력클럭(DINCLK)의 제2 펄스가 입력되는 경우 데이터(DATA<1:16>)를 입력 받아 제2 입력데이터(DIN2<1:16>)를 생성한다.
도 2를 참고하면, 버스트신호생성부(11)는 제1 버스트신호생성부(111) 및 제2 버스트신호생성부(112)로 구성된다.
제1 버스트신호생성부(111)는 라이트신호(WT)가 입력되는 시점으로부터 외부클럭(CLK)이 제1 설정횟수로 입력되는 시점에 발생하는 제1 버스트신호(WTWL)를 생성한다. 여기서, 라이트신호(WT)가 입력되는 시점부터 외부클럭(CLK)이 제1 설정횟수로 입력되는 시점까지의 구간은 라이트레이턴시 구간(WL)으로 설정된다. 또한, 라이트레이턴시 구간(WL)은 라이트레이턴시신호(WL<1:N>)의 조합에 따라 다양하게 설정될 수 있다.
제2 버스트신호생성부(112)는 제1 카운터(1121), 제2 카운터(1122) 및 신호전달부(1123)를 포함한다. 제1 카운터(1121)는 제1 버스트신호(WTWL)가 입력되는 시점으로부터 외부클럭(CLK)이 제2 설정횟수로 입력되는 시점에 발생하는 펄스를 포함하는 제1 내부버스트신호(WTBL)를 생성한다. 여기서, 제1 카운터(1121)는 버스트길이가 16으로 설정되는 경우 제1 내부버스트신호(WTBL)를 생성하지 않도록 설계될 수 있다. 제2 카운터(1122)는 외부커맨드(OTF)가 입력되고, 라이트레이턴시신호(WL<1:N>)에 의해 설정되는 라이트레이턴시 구간 이후 외부클럭(CLK)이 제2 설정횟수로 입력되는 시점에 발생하는 펄스를 포함하는 제2 내부버스트신호(OTFBL)를 생성한다. 신호전달부(1123)는 버스트랭스신호(BL32)의 레벨에 따라 제1 내부버스트신호(WTBL)를 제2 버스트신호(WTBL32)로 전달하거나, 제2 내부버스트신호(OTFBL)를 제2 버스트신호(WTBL32)로 전달한다. 여기서, 버스트랭스신호(BL32)는 버스트길이를 설정하기 위해 외부에서 입력되는 신호이다.
도 3을 참고하면, 입력클럭출력부(12)는 전치클럭생성부(121) 및 지연부(122)로 구성된다.
전치클럭생성부(121)는 외부클럭(CLK)에 동기되어 제1 버스트신호(WTWL) 또는 제2 버스트신호(WTBL32)가 입력되는 경우 발생하는 펄스를 포함하는 전치클럭(PRE_DINCLK)을 생성한다.
지연부(122)는 전치클럭(PRE_DINCLK)를 소정구간 지연하여 입력클럭(DINCLK)을 생성한다.
이와 같이 구성된 본 실시예의 반도체 장치의 동작을 도 4를 참고하여 라이트동작 시 버스트길이가 32로 설정되고, 외부커맨드(OTF)가 입력되지 않는 경우를 예를 들어 설명하되, 라이트레이턴시 구간은 외부클럭(CLK)의 입력 횟수가 제1 설정횟수(3회)로 설정되고, 버스트랭스 구간은 외부클럭(CLK)의 입력 횟수가 제2 설정횟수(8회)로 설정되는 경우를 설명하면 다음과 같다.
우선, T1 시점에 라이트동작에 진입하여 라이트신호(WT)가 로직하이레벨로 입력된다.
다음으로, T2 시점에 제1 버스트신호생성부(111)는 라이트신호(WT)를 입력 받아 T1 시점으로부터 외부클럭(CLK)이 제1 설정횟수(3회)로 입력되므로 제1 버스트신호(WTWL)를 로직하이레벨로 생성한다. 여기서, T1 시점부터 T2 시점까지는 라이트레이턴신호(WL<1:N>)의 조합에 따라 설정되는 라이트레이턴시 구간(WL)이다. 전치클럭생성부(121)는 외부클럭(CLK)에 동기되어 제1 버스트신호(WTWL)를 전치클럭(PRE_DINCLK)로 전달한다. 지연부(122)는 전치클럭(PRE_DINCLK)를 소정구간 지연하여 입력클럭(DINCLK)의 제1 펄스를 생성한다.
데이터입력부(20)는 입력클럭(DINCLK)의 제1 펄스가 입력되므로 데이터(DATA<1:16>)를 입력받아 제1 입력데이터(DIN1<1:16>)를 생성한다. 여기서, 데이터<1:16>)의 비트수는 16개로 설정되는 것이 바람직하다.
다음으로, T3 시점에 제2 버스트신호생성부(112)의 제1 카운터(1121)는 제1 버스트신호(WTWL)를 입력 받아 T2 시점으로부터 외부클럭(CLK)이 제2 설정횟수(8회)로 입력되므로 제1 내부버스트신호(WTBL)를 로직하이레벨로 생성한다. 여기서, T2 시점부터 T3 시점까지는 버스트랭스 구간(BL)이다. 이때, 제2 카운터(1122)는 외부커맨드(OTF)가 입력되지 않으므로 제2 내부버스트신호(OTFBL)의 펄스를 생성하지 않는다. 신호전달부(1123)는 버스트길이가 32로 설정되어 로직하이레벨의 버스트랭스신호(BL32)를 입력받아 제1 내부버스트신호(WTBL)를 제2 버스트신호(WTBL32)로 전달한다. 전치클럭생성부(121)는 외부클럭(CLK)에 동기되어 제2 버스트신호(WTBL32)를 전치클럭(PRE_DINCLK)로 전달한다. 지연부(122)는 전치클럭(PRE_DINCLK)를 소정구간 지연하여 입력클럭(DINCLK)의 제2 펄스를 생성한다.
데이터입력부(20)는 입력클럭(DINCLK)의 제2 펄스가 입력되므로 데이터(DATA<1:16>)를 입력받아 제2 입력데이터(DIN2<1:16>)를 생성한다. 여기서, 데이터<1:16>)의 비트수는 16개로 설정되는 것이 바람직하다.
이와 같이 구성된 본 실시예의 반도체 장치는 버스트길이가 32로 설정되고 외부커맨드(OTF)가 입력되지 않는 경우 입력클럭(DINCLK)의 제1 및 제2 펄스에 의해 32비트의 제1 및 제2 입력데이터(DIN1<1:16>,DIN2<1:16>)를 생성할 수 있다.
이와 같이 구성된 본 실시예의 반도체 장치의 동작을 도 5를 참고하여 라이트동작 시 버스트길이가 16으로 설정되고, 외부커맨드(OTF)가 입력되는 경우를 예를 들어 설명하되, 라이트레이턴시 구간은 외부클럭(CLK)의 입력 횟수가 제1 설정횟수(3회)로 설정되고, 버스트랭스 구간은 외부클럭(CLK)의 입력 횟수가 제2 설정횟수(8회)로 설정되는 경우를 설명하면 다음과 같다.
우선, T11 시점에 외부커맨드(OTF)가 로직하이레벨로 입력된다.
다음으로, T12 시점에 라이트동작에 진입하여 라이트신호(WT)가 로직하이레벨로 입력된다.
다음으로, T13 시점에 제1 버스트신호생성부(111)는 라이트신호(WT)를 입력 받아 T12 시점으로부터 외부클럭(CLK)이 제1 설정횟수(3회)로 입력되므로 제1 버스트신호(WTWL)를 로직하이레벨로 생성한다. 여기서, T12 시점부터 T13 시점까지는 라이트레이턴신호(WL<1:N>)의 조합에 따라 설정되는 라이트레이턴시 구간(WL)이다. 전치클럭생성부(121)는 외부클럭(CLK)에 동기되어 제1 버스트신호(WTWL)를 전치클럭(PRE_DINCLK)으로 전달한다. 지연부(122)는 전치클럭(PRE_DINCLK)을 소정구간 지연하여 입력클럭(DINCLK)의 제1 펄스를 성한다.
데이터입력부(20)는 입력클럭(DINCLK)의 제1 펄스가 입력되므로 데이터(DATA<1:16>)를 입력받아 제1 입력데이터(DIN1<1:16>)를 생성한다. 여기서, 데이터<1:16>)의 비트수는 16개로 설정되는 것이 바람직하다.
다음으로, T14 시점에 제2 버스트신호생성부(112)의 제1 카운터(1121)는 제1 버스트신호(WTWL)를 입력 받아 T13 시점으로부터 외부클럭(CLK)이 제2 설정횟수(8회)로 입력되므로 제1 내부버스트신호(WTBL)를 로직하이레벨로 생성한다. 여기서, T13 시점부터 T14 시점까지는 버스트랭스 구간(BL)이다. 또한, 제1 카운터(1121)는 버스트길이가 16으로 설정되므로 제1 내부버스트신호(WTBL)를 생성하지 않도록 설계될 수 있다. 이때, 제2 카운터(1122)는 로직하이레벨의 외부커맨드(OTF)를 입력받아 제2 내부버스트신호(OTFBL)를 로직하이레벨로 생성한다. 신호전달부(1123)는 버스트길이가 16으로 설정되어 로직로우레벨의 버스트랭스신호(BL32)를 입력받아 제2 내부버스트신호(OTFBL)를 제2 버스트신호(WTBL32)로 전달한다. 전치클럭생성부(121)는 외부클럭(CLK)에 동기되어 제2 버스트신호(WTBL32)를 전치클럭(PRE_DINCLK)로 전달한다. 지연부(122)는 전치클럭(PRE_DINCLK)를 소정구간 지연하여 입력클럭(DINCLK)의 제2 펄스를 생성한다.
데이터입력부(20)는 입력클럭(DINCLK)의 제2 펄스가 입력되므로 데이터(DATA<1:16>)를 입력받아 제2 입력데이터(DIN2<1:16>)를 생성한다. 여기서, 데이터<1:16>)의 비트수는 16개로 설정되는 것이 바람직하다.
이와 같이 구성된 본 실시예의 반도체 장치는 버스트길이가 16으로 설정되고 외부커맨드(OTF)가 입력되는 경우 버스트길이가 32로 조절되어 입력클럭신호(DINCLK)의 제1 및 제2 펄스에 의해 32비트의 제1 및 제2 입력데이터(DIN1<1:16>,DIN2<1:16>)를 생성할 수 있다.
10. 입력클럭생성부 11. 버스트신호생성부
12. 입력클럭출력부 20. 데이터입력부
111. 제1 버스트신호생성부 112. 제2 버스트신호생성부
121. 전치클럭생성부 122. 지연부
1121. 제1 카운터 1122. 제2 카운터
1123. 신호전달부

Claims (18)

  1. 라이트신호 및 라이트레이턴시신호에 응답하여 발생하는 제1 펄스와 외부커맨드 및 버스트랭스신호에 응답하여 발생하는 제2 펄스를 포함하는 입력클럭을 생성하는 입력클럭생성부; 및
    상기 입력클럭의 상기 제1 펄스에 응답하여 데이터를 입력받아 제1 입력데이터를 생성하고, 상기 입력클럭의 상기 제2 펄스에 응답하여 상기 데이터를 입력받아 제2 입력데이터를 생성하는 데이터입력부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 입력클럭의 상기 제1 펄스는 상기 라이트신호가 입력되는 시점으로부터 라이트레이턴시 구간 이후 발생하는 펄스인 반도체 장치.
  3. 제 1 항에 있어서, 상기 입력클럭의 상기 제2 펄스는 상기 제1 펄스의 생성시점으로부터 버스트랭스 구간 이후 발생하는 펄스인 반도체 장치.
  4. 제 1 항에 있어서, 상기 입력클럭생성부는
    상기 라이트신호 및 상기 라이트레이턴시신호에 응답하여 발생하는 펄스를 포함하는 제1 버스트신호를 생성하고, 상기 외부커맨드 및 상기 버스트랭스신호에 응답하여 발생하는 펄스를 포함하는 제2 버스트신호를 생성하는 버스트신호생성부; 및
    상기 제1 및 제2 버스트신호가 생성되는 시점에 인에이블되는 상기 입력클럭을 생성하는 입력클럭출력부를 포함하는 반도체 장치.
  5. 제 4 항에 있어서, 상기 버스트신호생성부는
    상기 라이트신호 및 상기 라이트레이턴시신호에 응답하여 라이트레이턴시 구간이후 발생하는 펄스를 포함하는 상기 제1 버스트신호를 생성하는 제1 버스트신호생성부; 및
    상기 외부커맨드 또는 상기 제1 버스트신호에 응답하여 버스트랭스 구간이후 발생하는 펄스를 포함하는 제2 버스트신호를 생성하는 제2 버스트신호생성부를 포함하는 반도체 장치.
  6. 제 5 항에 있어서, 상기 라이트레이턴시 구간은 상기 라이트신호가 입력되는 시점으로부터 외부클럭이 제1 설정횟수로 입력되는 구간인 반도체 장치.
  7. 제 5 항에 있어서, 상기 버스트랭스 구간은 상기 제1 버스트신호 생성시점으로부터 외부클럭이 제2 설정횟수로 입력되는 구간인 반도체 장치.
  8. 제 5 항에 있어서, 상기 제2 버스트신호생성부는
    상기 제1 버스트신호에 응답하여 외부클럭이 제1 설정횟수로 입력되는 경우 발생하는 펄스를 포함하는 제1 내부버스트신호를 생성하는 제1 카운터;
    상기 외부커맨드 및 상기 라이트레이턴시신호에 응답하여 상기 제1 버스트신호 생성시점으로부터 상기 외부클럭이 제2 설정횟수로 입력되는 경우 발생는 펄스를 포함하는 제2 내부버스트신호를 생성하는 제2 카운터; 및
    상기 버스트랭스신호에 응답하여 상기 제1 내부버스트신호 또는 상기 제2 내부버스트신호를 상기 제2 버스트신호로 출력하는 신호전달부를 포함하는 반도체 장치.
  9. 제 4 항에 있어서, 상기 입력클럭출력부는
    외부클럭에 응답하여 상기 제1 버스트신호 또는 상기 제2 버스트신호가 입력되는 경우 발생하는 펄스를 포함하는 전치클럭을 생성하는 전치클럭생성부; 및
    상기 전치클럭을 소정구간 지연하여 상기 입력클럭으로 출력하는 지연부를 포함하는 반도체 장치.
  10. 라이트동작 시 입력되는 라이트신호 및 라이트레이턴시신호에 응답하여 발생하는 펄스를 포함하는 제1 버스트신호를 생성하고, 외부커맨드 및 버스트랭스신호에 응답하여 발생하는 펄스를 포함하는 제2 버스트신호를 생성하는 버스트신호생성부; 및
    상기 제1 및 제2 버스트신호가 생성되는 시점에 인에이블되는 입력클럭을 생성하는 입력클럭출력부를 포함하는 반도체 장치.
  11. 제 10 항에 있어서, 상기 제1 버스트신호는 상기 라이트신호가 입력되는 시점으로부터 라이트레이턴시 구간 이후 발생하는 펄스인 반도체 장치.
  12. 제 10 항에 있어서, 상기 제2 버스트신호는 상기 제1 버스트신호의 생성시점으로부터 버스트랭스 구간 이후 발생하는 펄스인 반도체 장치.
  13. 제 10 항에 있어서, 상기 버스트신호생성부는
    상기 라이트신호 및 상기 라이트레이턴시신호에 응답하여 라이트레이턴시 구간 이후 발생하는 펄스를 포함하는 상기 제1 버스트신호를 생성하는 제1 버스트신호생성부; 및
    상기 외부커맨드 또는 상기 제1 버스트신호에 응답하여 버스트랭스 구간 이후 발생하는 펄스를 포함하는 제2 버스트신호를 생성하는 제2 버스트신호생성부를 포함하는 반도체 장치.
  14. 제 13 항에 있어서, 상기 라이트레이턴시 구간은 상기 라이트신호가 입력되는 시점으로부터 외부클럭이 제1 설정횟수로 입력되는 구간인 반도체 장치.
  15. 제 13 항에 있어서, 상기 버스트랭스 구간은 상기 제1 버스트신호 생성시점으로부터 외부클럭이 제2 설정횟수로 입력되는 구간인 반도체 장치.
  16. 제 13 항에 있어서, 상기 제2 버스트신호생성부는
    상기 제1 버스트신호에 응답하여 외부클럭이 제1 설정횟수로 입력되는 경우 발생하는 펄스를 포함하는 제1 내부버스트신호를 생성하는 제1 카운터;
    상기 외부커맨드 및 상기 라이트레이턴시신호에 응답하여 상기 제1 버스트신호 생성시점으로부터 상기 외부클럭이 제2 설정횟수로 입력되는 경우 발생는 펄스를 포함하는 제2 내부버스트신호를 생성하는 제2 카운터; 및
    상기 버스트랭스신호에 응답하여 상기 제1 내부버스트신호 또는 상기 제2 내부버스트신호를 상기 제2 버스트신호로 출력하는 신호전달부를 포함하는 반도체 장치.
  17. 제 10 항에 있어서, 상기 입력클럭출력부는
    외부클럭에 응답하여 상기 제1 버스트신호 또는 상기 제2 버스트신호가 입력되는 경우 발생하는 펄스를 포함하는 전치클럭을 생성하는 전치클럭생성부; 및
    상기 전치클럭을 소정구간 지연하여 상기 입력클럭으로 출력하는 지연부를 포함하는 반도체 장치.
  18. 제 10 항에 있어서,
    상기 입력클럭의 제1 펄스에 응답하여 데이터를 입력받아 제1 입력데이터를 생성하고, 상기 입력클럭의 제2 펄스에 응답하여 상기 데이터를 입력받아 제2 입력데이터를 생성하는 데이터입력부를 더 포함하는 반도체 장치.
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