KR101083666B1 - 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 회로 및그 방법 - Google Patents
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Abstract
본 발명의 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 회로는 플립플롭을 이용하여 내부 명령 신호를 생성하고, 이를 외부 명령신호와 비교함으로써 뱅크 컬럼 제어 신호를 생성하며, 이를 위하여 최소한 하나 이상의 외부 명령 신호가 입력되는 외부 명령 입력 수단; 버프된 클럭 신호를 제공하는 클럭 버퍼; 상기 버프된 클럭 신호에 동기되어 상기 외부 명령 입력 수단에서 제공되는 외부 명령 신호를 소정 클럭 시프트하여 내부 명령 신호로써 출력하는 내부 명령 신호 생성 수단; 상기 외부 명령 입력 수단에서 출력되는 신호와 상기 내부 명령 신호 생성 수단에서 제공되는 신호가 입력되고, 각각에 동기된 펄스를 포함하는 초기 뱅크 컬럼 제어 신호를 출력하는 초기 뱅크 컬럼 제어 신호 생성 수단; 및 상기 초기 뱅크 컬럼 제어 신호를 소정 시간 지연하여 뱅크 컬럼 제어 신호로써 출력하는 출력 수단을 구비한다.
Description
도 1은 종래 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 회로의 일예를 나타내는 회로도.
도 2는 도 1의 회로에 관련된 타이밍 차트.
도 3은 본 발명에 따른 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 회로의 바람직한 실시예를 나타내는 회로도.
도 4는 도 3의 실시예에 관련된 타이밍 차트
본 발명은 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 회로에 관한 것으로서, 특히 플립플롭을 이용하여 내부 명령 신호를 생성하고, 이를 외부 명령신호와 비교함으로써 뱅크 컬럼 제어 신호를 생성하는 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 회로에 관한 것이다.
통상, 반도체 메모리 장치는 DDR2, DDR3로 개선됨에 따라 4비트 단위로 프리 패치 동작을 수행하며, 프리패치 동작을 제어하기 위하여 뱅크 컬럼 제어 신호가 생성되고, 뱅크 컬럼 제어 신호는 뱅크의 컬럼 동작의 모든 타이밍에 관여하는 신호이다.
뱅크 컬럼 제어 신호는 외부 명령 신호와 내부 명령 신호에 의하여 생성되며, 내부 명령 신호는 DDR2 또는 DDR3 반도체 메모리 장치가 4비트 단위로 동작하므로 외부 명령에 대해서 2 클럭 이후에 한번 생성된다.
도 1 및 도 2를 참조하면, 클럭 신호 CLK가 클럭 버퍼(10)에 의하여 펄스 폭과 타이밍이 조절되어 클럭 신호 CLKP로 출력된다. 컬럼 버스트 신호 생성부(12)는 클럭 신호 CLKP에 동기되어서 외부 명령 신호 RD로써 컬럼 버스트 신호 YBUST를 생성한다. 그리고, 내부 명령 생성부(14)는 버스트 렝쓰 신호 BL8(8 비트의 버스트 렝쓰를 갖는 경우로 가정함), 외부 명령 신호 RD, 클럭 신호 CLKP, 컬럼 버스트 신호 YBUST를 조합하여 내부 명령 신호 IRD를 생성한다.
그리고, 외부 명령 신호 RD와 내부 명령 신호 IRD가 각각 인버터(16, 18)를거쳐서 낸드 게이트(20)에 입력되고, 낸드 게이트(20)의 출력이 지연부(22)에 의하여 지연되며, 지연부(22)의 지연된 출력이 인버터(24)를 통하여 뱅크 컬럼 제어 신호로 출력된다.
상술한 바에 있어서, 종래의 도 1의 회로에서 생성되는 뱅크 컬럼 제어 신호는 외부 명령 신호 RD 입력에 동기되는 펄스(1차 펄스)와 내부 명령 신호 IRD에 의하여 외부 명령에 대해 2 클럭 이후에 동기되는 펄스(2차 펄스)를 갖는다. 여기에서 2차 펄스는 클럭 신호 CKLP와 동일한 폭을 갖는 외부 명령 신호에 의하여 생성 된 컬럼 버스트 신호 YBUST를 일정한 클럭 수 만큼 지연시키고, 지연된 신호를 클럭 신호 CLKP와 조합하여 출력함으로써 클럭 신호 CLKP의 펄스 폭을 갖는다. 그러므로, 종래에는 이 신호에 대하여 펄스 폭을 넓히는 옵션이 부가적으로 필요하며, 온도나 전압에 따라 펄스폭이 가변됨에 따라 상기 옵션이 조정되어야 한다.
또한, 종래의 도 1의 회로는 컬럼 버스트 신호 YBUST를 생성하고 그를 이용하여 내부 명령 신호 IRD를 생성한다. 그러므로, 컬럼 버스트 신호를 생성하는데 복잡한 타이밍 조절 기술과 회로 구성이 필요한 문제점이 있다.
본 발명의 목적은 4비트 단위 프리패치 동작을 제어하기 위한 뱅크의 컬럼 동작의 타이밍을 제어함에 있어서 펄스 폭과 주기가 안정화된 뱅크 컬럼 제어 신호를 제공함에 있다.
본 발명에 따른 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 회로는, 최소한 하나 이상의 외부 명령 신호가 입력되는 외부 명령 입력 수단; 버프된 클럭 신호를 제공하는 클럭 버퍼; 상기 버프된 클럭 신호에 동기되어 상기 외부 명령 입력 수단에서 제공되는 외부 명령 신호를 소정 클럭 시프트하여 내부 명령 신호로써 출력하는 내부 명령 신호 생성 수단; 상기 외부 명령 입력 수단에서 출력되는 신호와 상기 내부 명령 신호 생성 수단에서 제공되는 신호가 입력되고, 각각에 동기된 펄스를 포함하는 초기 뱅크 컬럼 제어 신호를 출력하는 초기 뱅크 컬럼 제어 신호 생성 수단; 및 상기 초기 뱅크 컬럼 제어 신호를 소정 시간 지연하여 뱅크 컬럼 제 어 신호로써 출력하는 출력 수단을 구비한다.
여기에서, 상기 외부 명령 입력 수단은 최소한 하나 이상의 상기 외부 명령 신호를 입력받는 노아 게이트를 구비함이 바람직하다. 그리고, 상기 클럭 버퍼는 입력된 외부 클럭 신호의 펄스폭과 타이밍을 조절하여 상기 버프된 클럭 신호로 출력하도록 구성됨이 바람직하다.
또한, 상기 내부 명령 신호 생성 수단은, 상기 버프된 클럭 신호에 동기되어 상기 외부 명령 입력 수단에서 제공되는 신호를 한 클럭 시프트하는 제 1 시프트 회로; 및 상기 버프된 클럭 신호에 동기되어 상기 제 1 시프트 회로에서 제공되는 신호를 한 클럭 시프트하여 상기 내부 명령 신호로써 출력하는 제 2 시프트 회로를 구비할 수 있다. 여기에서, 상기 제 1 시프트 회로 및 상기 제 2 시프트 회로는 버스트 렝쓰 신호에 의하여 리셋될 수 있으며, 상기 제 1 시프트 회로 및 상기 제 2 시프트 회로에 적용되는 버스트 렝쓰 신호는 프리패치를 위하여 정의된 버스트 렝쓰를 이분할한 것에 대응되는 주기로 설정됨이 바람직하다. 또한, 상기 제 1 시프트 회로 및 상기 제 2 시프트 회로 중 최소한 하나 이상은 D 플립플롭으로 구성될 수 있다.
그리고, 상기 초기 뱅크 컬럼 제어 신호 생성 수단은 상기 외부 명령 입력 수단에서 출력되는 신호와 상기 내부 명령 신호 생성 수단에서 제공되는 신호를 낸드 조합하여 초기 뱅크 컬럼 제어 신호로 출력하는 낸드 게이트를 구비할 수 있다.
그리고, 상기 출력 수단은 상기 지연된 신호를 반전 구동하여 상기 뱅크 컬럼 제어 신호로 출력하는 인버터를 더 구비할 수 있다.
한편, 본 발명에 따른 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 방법은, 최소한 하나 이상의 외부 명령 신호를 입력받는 제 1 단계; 입력된 클럭 신호를 버퍼된 클럭 신호로 출력하는 제 2 단계; 상기 버퍼된 클럭 신호에 동기되어 외부 명령 신호를 두 클럭 시프트하여 내부 명령 신호를 생성하는 제 3 단계; 상기 외부 명령 신호와 상기 내부 명령 신호에 각각 동기된 제 1 클럭과 제 2 클럭을 포함하는 초기 뱅크 컬럼 제어 신호를 출력하는 제 4 단계; 및 상기 초기 뱅크 컬럼 제어 신호를 소정 시간 지연하여 뱅크 컬럼 제어 신호로 출력하는 제 5 단계를 구비한다.
여기에서, 상기 제 3 단계는 두 개의 D 플립플롭들을 이용하여 상기 외부 명령 신호를 한 클럭씩 반전시키면서 시프트함으로써 상기 내부 명령 신호를 생성함이 바람직하다.
그리고, 상기 제 4 단계에서 상기 제 2 클럭은 상기 내부 명령 신호와 동일한 펄스 폭을 가질 수 있다.
그리고, 상기 제 5 단계는 지연된 초기 뱅크 컬럼 제어 신호를 반전 구동하여 상기 뱅크 컬럼 제어 신호로 출력할 수 있다.
한편, 본 발명에 따른 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 방법은, ㅊ최소한 하나 이상의 외부 명령 신호를 입력받는 제 1 단계; 상기 외부 명령 신호가 지연 및 반점됨으로써 뱅크 컬럼 제어 신호를 이루는 제 1 펄스를 출력하는 제 2 단계; 클럭 신호로써 버퍼된 클럭 신호를 출력하는 제 3 단계; 상기 버퍼된 클럭 신호에 동기되어 상기 외부 명령 신호를 두 클럭 시프트하여 내부 명령 신호 를 생성하는 제 4 단계; 및 상기 내부 명령 신호가 지연 및 반전됨으로써 뱅크 컬럼 제어신호를 이루는 제 2 펄스를 출력하는 제 5 단계를 구비하여, 상기 외부 명령 신호에 동기된 제 1 클럭과 상기 내부 명령 신호에 동기된 제 2 클럭을 포함하는 상기 뱅크 컬럼 제어 신호를 생성한다.
여기에서, 상기 제 4 단계는 두 개의 D 플립플롭들을 이용하여 상기 외부 명령 신호를 한 클럭씩 반전시키면서 시프트함으로써 상기 내부 명령 신호를 생성할 수 있다.
그리고, 상기 제 2 클럭은 상기 내부 명령 신호와 동일한 펄스 폭을 가질 수 있다.
이하, 본 발명에 따른 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 회로 및 그 방법의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
본 발명은 4비트 단위 프리패치 동작을 위하여 뱅크의 컬럼 동작의 타이밍을 제어하기 위한 뱅크 컬럼 제어 신호를 생성하는 실시예를 제시하며, 실시예는 클럭 신호에 의하여 플립 플롭을 구동하여 내부 명령 신호를 생성함으로써 뱅크 컬럼 제어 신호를 생성하도록 실시된다.
도 3을 참조하면, 실시예는 외부 명령 입력 수단으로써 외부 명령 신호 WT(쓰기 외부 명령 신호), RD(읽기 외부 명령 신호)가 입력되는 노아 게이트(30)와, 클럭 신호 CLK를 입력받아서 타이밍과 펄스 폭이 조절된 클럭 신호 CLKP를 출력하는 클럭 버퍼(36), 버퍼된 클럭 신호 CLKP에 동기되어 노아 게이트(30)에서 출력되는 외부 명령 신호를 반전하여 한 클럭 시프트하는 D 플립플롭(32), 버퍼된 클럭 신호 CLKP에 동기되어 D 플립플롭(32)에서 출력되는 신호를 반전하여 한 클럭 시프트하여 내부 명령 신호 IRD로 출력하는 D 플립플롭(34), 노아 게이트(30)와 D 플립플롭(34)의 출력을 낸드조합하여 초기 뱅크 컬럼 제어 신호를 출력하는 낸드 게이트(38), 초기 뱅크 컬럼 제어 신호를 일정 시간 지연시켜 출력하는 지연부(40), 및 지연부(40)에서 출력되는 신호를 반전 구동하여 뱅크 컬럼 제어 신호로서 출력하는 인버터(40)를 구비한다.
실시예들에 있어서, D 플립플롭들(32, 34)은 외부 명령 신호를 두 클럭 시프트시켜서 내부 명령 신호 IRD를 생성하는 내부 명령 신호 생성 수단에 해당되며, 낸드 게이트(38)는 초기 뱅크 컬럼 제어 신호 생성 수단에 해당되고, 지연부(40)와 인버터(40)는 뱅크 컬럼 제어 신호를 출력하는 출력 수단에 해당된다.
상기와 같이 구성된 실시예를 이용하여 뱅크 컬럼 제어 신호 생성 방법은, 노아 게이트(30)로부터 외부 명령 신호 RD, WT를 입력받는 제 1 단계; 클럭 신호 CLK로써 클럭 버퍼(36)에 의하여 버퍼된 클럭 신호 CLKP를 출력하는 제 2 단계; 버퍼된 클럭 신호 CLKP에 동기되어 D 플립 플롭들(32, 34)을 이용하여 외부 명령 신호를 두 클럭 시프트하여 내부 명령 신호 IRD를 생성하는 제 3 단계; 상기 노아 게이트(30)에서 제공되는 외부 명령 신호와 내부 명령 신호 IRD를 낸드 게이트(38)에 의하여 낸드 조합하여 초기 뱅크 컬럼 제어 신호를 출력하는 제 4 단계; 및 초기 뱅크 컬럼 제어 신호를 지연부(40)에 의하여 지연하여 뱅크 컬럼 제어 신호를 출력하는 제 5 단계를 포함하여 수행될 수 있다. 물론, 제 5 단계에 지연부(40)에 의하여 지연된 신호를 반전 구동하여 상기 뱅크 컬럼 제어 신호로 출력할 수 있다.
또한, 상기와 같이 구성된 실시예는 다른 관점으로 수행될 수 있으며, 구체적으로, 뱅크 컬럼 제어 신호 생성 방법은, 노아 게이트(30)로부터 외부 명령 신호 WT, RD를 입력받는 제 1 단계; 외부 명령 신호가 지연 및 반점됨으로써 뱅크 컬럼 제어 신호의 제 1 펄스를 출력하는 제 2 단계; 클럭 신호 CLK로써 클럭 버퍼(36)에 의하여 버퍼된 클럭 신호 CLKP를 출력하는 제 3 단계; 버퍼된 클럭 신호 CLKP에 동기되어 D 플립 플롭들(32, 34)을 이용하여 외부 명령 신호를 두 클럭 시프트하여 내부 명령 신호 IRD를 생성하는 제 4 단계; 및 내부 명령 신호 IRD가 지연 및 반전됨으로써 뱅크 컬럼 제어 신호의 제 2 펄스를 출력하는 제 5 단계를 구비하여 수행될 수 있다.
상기와 같은 뱅크 컬럼 제어 신호를 생성하는 방법은 상술한 도 3의 회로에 의하여 구현되며, 이에 대하여 도 4를 참조하여 상세히 설명한다.
실시예에서, 외부 명령 신호로써 쓰기 외부 명령 신호인 WT와 읽기 명령 신호인 RD가 예시적으로 기재되었다.
메모리 셀의 4 비트 프리패치 동작을 수행하기 위하여 뱅크 컬럼 제어 신호는 1차 클럭이 발생된 후 두 클럭 이후에 2차 클럭이 발생되게 제어될 수 있다.
즉, 낸드 게이트(30)를 통하여 입력된 외부 명령 신호(도 4에서는 RD만 적용함)가 D 플립플롭(32)와 낸드 게이트(38)에 각각 입력된다. 이때 낸드 게이트(38)는 양단이 하이 레벨로 초기화된 상태(외부 명령 신호의 초기 상태가 로우 레벨이므로 이와 매칭하기 위하여 레벨이 설정됨)이다. 그러므로, 낸드 게이트(38)는 외부 명령 신호의 입력에 따라 노아 게이트(30)의 출력이 로우 레벨로 천이되면, 그 에 연동하여 외부 명령 신호의 펄스 폭과 동일한 폭을 갖는 하이 레벨 출력 구간을 갖는다. 낸드 게이트(38)의 출력은 지연부(40)에서 지연되고 인버터에서 반전됨으로써 뱅크 컬럼 제어 신호의 제 1 펄스로 출력된다.
한편, 노아 게이트(30)의 출력은 D 플립플롭(32)의 입력단(D)에 인가된다. D 플립플롭(32)은 버스트 렝쓰 신호 BL4에 의하여 리셋되며, 클럭 버퍼(36)에 의하여 제공되는 버프된 클럭 신호 CLKP에 동기되어 입력단(D)의 신호를 반전하여 D 플립플롭(32)의 입력단으로 전달한다. 그리고, D 플립플롭(34)은 버스트 렝쓰 신호 BL4에 의하여 리셋되며, 클럭 버퍼(36)에 의하여 제공되는 버프된 클럭 신호 CLKP에 동기되어 입력단(D)의 신호를 반전하여 낸드 게이트(38)로 전달한다. 이때 D 플립플롭(34)에서 출력되는 신호는 외부 명령 신호를 두 클럭 지연하여 생성한 내부 명령 신호 IRD이다.
그리고, D 플립플롭(34)에서 출력된 신호는 낸드 게이트(38)에서 외부 명령 신호와 낸드 조합되는데, 이때 외부 명령 신호는 디스에이블된 상태이므로 낸드 게이트(38)의 일단은 하이 레벨이 유지되는 상태이다. 그러므로,그러므로, 낸드 게이트(38)는 내부 명령 신호 IRD가 로우 레벨로 천이되면, 그에 연동하여 내부 명령 신호 IRD의 펄스 폭과 동일한 폭을 갖는 하이 레벨 출력 구간을 갖는다. 그 후 낸드 게이트(38)의 출력은 지연부(40)에서 지연되고 인버터에서 반전됨으로써 뱅크 컬럼 제어 신호의 제 2 펄스로 출력된다.
여기에서, 내부 명령 신호 IRD는 외부에서 제공되는 클럭 신호 CLK와 동기되므로 이들의 주기가 변하는 만큼 펄스 폭이 변하게 된다. 그러므로, 내부 명령 신 호는 외부의 전압과 온도에 능동적으로 대응하여 펄스 폭이 조절되며, 그 결과, 뱅크 컬럼 제어 신호의 제 2 펄스도 클럭 신호 CLK에 동기되어 조절될 수 있다.
따라서, 본 발명에 의하면 외부 클럭 신호에 동기되어 뱅크 컬럼 제어 신호의 펄스 폭이 가변됨에 따라 옵션을 조정하거나 그를 구현하기 위한 회로의 구성이 불필요하여 회로의 구현이 간단화되는 이점이 있다.
또한, 본 발명에 의하면, 외부 클럭 신호에 동기되어 외부 명령 신호를 2 클럭 시프트시켜서 내부 명령 신호를 생성함으로써 종래와 대비하여 컬럼 버스트 신호 YBUST를 생성하고 그를 이용하여 내부 명령 신호 IRD를 생성하는 구성이 간단화되는 이점이 있다.
또한, 본 발명에 의하면, 뱅크 컬럼 제어 신호의 펄스 폭과 주기가 안정화됨으로써 4비트 단위 프리패치 동작을 안정적으로 제어할 수 있는 효과가 있다.
Claims (16)
- 최소한 하나 이상의 외부 명령 신호가 입력되는 외부 명령 입력 수단;버프된 클럭 신호를 제공하는 클럭 버퍼;상기 버프된 클럭 신호에 동기되어 상기 외부 명령 입력 수단에서 제공되는 외부 명령 신호를 소정 클럭 시프트하여 내부 명령 신호로써 출력하는 내부 명령 신호 생성 수단;상기 외부 명령 입력 수단에서 출력되는 신호와 상기 내부 명령 신호 생성 수단에서 제공되는 신호가 입력되고, 각각에 동기된 펄스를 포함하는 초기 뱅크 컬럼 제어 신호를 출력하는 초기 뱅크 컬럼 제어 신호 생성 수단; 및상기 초기 뱅크 컬럼 제어 신호를 소정 시간 지연하여 뱅크 컬럼 제어 신호로써 출력하는 출력 수단;을 구비함을 특징으로 하는 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 회로.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 외부 명령 입력 수단은 최소한 하나 이상의 상기 외부 명령 신호를 입력받는 노아 게이트를 구비함을 특징으로 하는 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 회로.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 클럭 버퍼는 입력된 외부 클럭 신호의 펄스폭과 타이밍을 조절하여 상기 버프된 클럭 신호로 출력하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 회로.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 내부 명령 신호 생성 수단은,상기 버프된 클럭 신호에 동기되어 상기 외부 명령 입력 수단에서 제공되는 신호를 한 클럭 시프트하는 제 1 시프트 회로; 및상기 버프된 클럭 신호에 동기되어 상기 제 1 시프트 회로에서 제공되는 신호를 한 클럭 시프트하여 상기 내부 명령 신호로써 출력하는 제 2 시프트 회로;를 구비함을 특징으로 하는 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 회로.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 4 항에 있어서,상기 제 1 시프트 회로 및 상기 제 2 시프트 회로는 버스트 렝쓰 신호에 의하여 리셋됨을 특징으로 하는 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 회로.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 5 항에 있어서,상기 제 1 시프트 회로 및 상기 제 2 시프트 회로에 적용되는 버스트 렝쓰 신호는 프리패치를 위하여 정의된 버스트 렝쓰를 이분할한 것에 대응되는 주기로 설정됨을 특징으로 하는 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 회로.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 4 항에 잇어서,상기 제 1 시프트 회로 및 상기 제 2 시프트 회로 중 최소한 하나 이상은 D 플립플롭으로 구성됨을 특징으로 하는 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 회로.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 초기 뱅크 컬럼 제어 신호 생성 수단은 상기 외부 명령 입력 수단에서 출력되는 신호와 상기 내부 명령 신호 생성 수단에서 제공되는 신호를 낸드 조합하여 초기 뱅크 컬럼 제어 신호로 출력하는 낸드 게이트를 구비함을 특징으로 하는 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 회로.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.상기 출력 수단은 상기 지연된 신호를 반전 구동하여 상기 뱅크 컬럼 제어 신호로 출력하는 인버터를 더 구비함을 특징으로 하는 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 회로.
- 최소한 하나 이상의 외부 명령 신호를 입력받는 제 1 단계;입력된 클럭 신호를 버퍼된 클럭 신호로 출력하는 제 2 단계;상기 버퍼된 클럭 신호에 동기되어 외부 명령 신호를 두 클럭 시프트하여 내부 명령 신호를 생성하는 제 3 단계;상기 외부 명령 신호와 상기 내부 명령 신호에 각각 동기된 제 1 클럭과 제 2 클럭을 포함하는 초기 뱅크 컬럼 제어 신호를 출력하는 제 4 단계; 및상기 초기 뱅크 컬럼 제어 신호를 소정 시간 지연하여 뱅크 컬럼 제어 신호로 출력하는 제 5 단계를 구비함을 특징으로 하는 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 10 항에 있어서,상기 제 3 단계는 두 개의 D 플립플롭들을 이용하여 상기 외부 명령 신호를 한 클럭씩 반전시키면서 시프트함으로써 상기 내부 명령 신호를 생성함을 특징으로 하는 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 10 항에 있어서,상기 제 4 단계에서 상기 제 2 클럭은 상기 내부 명령 신호와 동일한 펄스 폭을 가짐을 특징으로 하는 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제 10 항에 있어서,상기 제 5 단계는 지연된 초기 뱅크 컬럼 제어 신호를 반전 구동하여 상기 뱅크 컬럼 제어 신호로 출력하는 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 방법.
- 최소한 하나 이상의 외부 명령 신호를 입력받는 제 1 단계;상기 외부 명령 신호가 지연 및 반점됨으로써 뱅크 컬럼 제어 신호를 이루는 제 1 펄스를 출력하는 제 2 단계;클럭 신호로써 버퍼된 클럭 신호를 출력하는 제 3 단계;상기 버퍼된 클럭 신호에 동기되어 상기 외부 명령 신호를 두 클럭 시프트하여 내부 명령 신호를 생성하는 제 4 단계; 및상기 내부 명령 신호가 지연 및 반전됨으로써 뱅크 컬럼 제어신호를 이루는 제 2 펄스를 출력하는 제 5 단계;를 구비함으로써,상기 외부 명령 신호에 동기된 제 1 클럭과 상기 내부 명령 신호에 동기된 제 2 클럭을 포함하는 상기 뱅크 컬럼 제어 신호를 생성하는 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 방법.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제 14 항에 있어서,상기 제 4 단계는 두 개의 D 플립플롭들을 이용하여 상기 외부 명령 신호를 한 클럭씩 반전시키면서 시프트함으로써 상기 내부 명령 신호를 생성함을 특징으로 하는 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 방법.
- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제 14 항에 있어서,상기 제 2 클럭은 상기 내부 명령 신호와 동일한 펄스 폭을 가짐을 특징으로 하는 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020050128601A KR101083666B1 (ko) | 2005-12-23 | 2005-12-23 | 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 회로 및그 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050128601A KR101083666B1 (ko) | 2005-12-23 | 2005-12-23 | 반도체 메모리 장치의 뱅크 컬럼 제어 신호 생성 회로 및그 방법 |
Publications (2)
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Family Applications (1)
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Country Status (1)
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-
2005
- 2005-12-23 KR KR1020050128601A patent/KR101083666B1/ko not_active IP Right Cessation
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| KR20070067372A (ko) | 2007-06-28 |
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