KR102598913B1 - 반도체장치 - Google Patents

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Abstract

반도체장치는 시프팅코드에 의해 설정되는 제1 지연구간만큼 제1 내부클럭을 지연시켜 지연클럭을 생성하고, 상기 지연클럭의 위상과 제2 내부클럭의 위상의 비교 결과에 기초하여 상기 시프팅코드를 조절하고, 상기 지연클럭의 위상과 상기 제2 내부클럭의 위상의 비교 결과에 기초하여 상기 조절된 시프팅코드를 제1 지연코드 또는 제2 지연코드로 출력하는 지연코드생성회로; 및 상기 제1 지연코드에 의해 설정되는 제2 지연구간 및 상기 제2 지연코드에 의해 설정되는 제3 지연구간만큼 입력신호를 지연시켜 출력신호를 생성하는 지연회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 지연회로를 포함하는 반도체장치에 관한 것이다.
반도체장치는 다양한 지연회로를 사용하여 내부동작에 필요한 지연구간을 확보할 수 있다. 반도체장치는 제1 내부동작을 수행한 후 지연회로에 의해 확보된 지연구간이 경과된 후 제2 내부동작을 수행할 수 있다.
한편, 반도체장치는 모드레지스터셋 동작을 통해 레이턴시(latency)에 대한 정보를 모드레지스터에 저장한다. 레이턴시(latency)는 반도체장치의 다양한 내부동작, 예를 들어 리드동작 및 라이트동작 등이 수행될 때 필요한 다양한 지연구간에 대한 정보들을 포함한다. 반도체장치는 레이턴시(latency)에 의해 설정된 지연구간을 확보하기 위해 지연회로를 사용할 수 있다.
본 발명은 지연회로를 포함하는 반도체장치를 제공한다.
이를 위해 본 발명은 시프팅코드에 의해 설정되는 제1 지연구간만큼 제1 내부클럭을 지연시켜 지연클럭을 생성하고, 상기 지연클럭의 위상과 제2 내부클럭의 위상의 비교 결과에 기초하여 상기 시프팅코드를 조절하고, 상기 지연클럭의 위상과 상기 제2 내부클럭의 위상의 비교 결과에 기초하여 상기 조절된 시프팅코드를 제1 지연코드 또는 제2 지연코드로 출력하는 지연코드생성회로; 및 상기 제1 지연코드에 의해 설정되는 제2 지연구간 및 상기 제2 지연코드에 의해 설정되는 제3 지연구간만큼 입력신호를 지연시켜 출력신호를 생성하는 지연회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 시프팅코드에 의해 조절되는 제1 지연구간만큼 제1 내부클럭을 지연시켜 지연클럭을 생성하는 지연클럭생성회로; 상기 지연클럭의 위상과 제2 내부클럭의 위상을의 비교결과에 기초하여 감지신호를 생성하는 위상감지회로; 상기 제1 내부클럭과 상기 감지신호에 응답하여 상기 시프팅코드를 조절하기 위한 제1 내지 제3 시프팅제어신호를 생성하는 시프팅제어신호생성회로; 및 상기 제1 내지 제3 시프팅제어신호에 응답하여 상기 시프팅코드를 제2 지연구간을 설정하기 위한 제1 지연코드 또는 제3 지연구간을 설정하기 위한 제2 지연코드로 출력하는 코드래치회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 지연클럭의 위상이 내부클럭의 위상보다 빠를 때 생성된 제1 지연코드와 지연클럭의 위상이 내부클럭의 위상보다 느릴 때 생성된 제2 지연코드를 이용하여 지연회로의 지연구간을 조절함으로써, PVT(Process, Voltage, Temperature) 변동 등에 의해 발생되는 제1 지연코드에 의해 설정되는 지연구간의 오차와 제2 지연코드에 의해 설정되는 지연구간의 오차가 서로 상쇄됨으로써, PVT 변동 등이 발생하더라도 지연회로에 설정된 지연구간의 오차가 감소될 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 내부클럭생성회로의 동작을 설명하기 위한 타이밍도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 지연코드생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 지연코드생성회로에 포함된 지연클럭생성회로의 일 실시예에 따른 회로도이다.
도 5는 도 4에 도시된 지연클럭생성회로의 동작을 설명하기 위한 표이다.
도 6은 도 3에 도시된 지연코드생성회로에 포함된 위상감지회로의 일 실시예에 따른 회로도이다.
도 7은 도 6에 도시된 위상감지회로의 동작을 설명하기 위한 타이밍도이다.
도 8은 도 3에 도시된 지연코드생성회로에 포함된 시프팅제어신호생성회로의 일 실시예에 따른 회로도이다.
도 9 및 도 10은 도 8에 도시된 시프팅제어신호생성회로의 동작을 설명하기 위한 타이밍도이다.
도 11은 도 3에 도시된 지연코드생성회로에 포함된 코드래치회로의 일 실시예에 따른 회로도이다.
도 12 및 도 13은 도 11에 도시된 코드래치회로의 동작을 설명하기 위한 타이밍도이다.
도 14는 도 1에 도시된 반도체장치에 포함된 지연회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 15는 도 14에 도시된 지연회로에 포함된 제1 지연기의 일 실시예에 따른 회로도이다.
도 16은 도 14에 도시된 지연회로에 포함된 제2 지연기의 일 실시예에 따른 회로도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치는 내부클럭생성회로(1), 지연코드생성회로(2) 및 지연회로(3)를 포함할 수 있다.
내부클럭생성회로(1)는 클럭(CLK)을 분주하여 제1 내부클럭(ICLK) 및 제2 내부클럭(QCLK)을 생성할 수 있다. 제1 내부클럭(ICLK) 및 제2 내부클럭(QCLK)의 주기는 클럭(CLK)의 N배 주기로 설정될 수 있다. N은 자연수로 설정될 수 있다. 본 실시예에서 N은 2로 설정될 수 있다. 제2 내부클럭(QCLK)은 제1 내부클럭(ICLK)보다 90°만큼 늦은 위상을 갖도록 설정될 수 있다. 제2 내부클럭(QCLK)은 제1 내부클럭(ICLK)을 클럭(CLK)의 반주기 구간만큼 지연시켜 생성될 수 있다. 내부클럭생성회로(1)의 보다 구체적인 동작은 도 2를 참고하여 후술한다.
지연코드생성회로(2)는 제1 내부클럭(ICLK) 및 제2 내부클럭(QCLK)에 응답하여 제1 지연코드(DC1<1:N>) 및 제2 지연코드(DC2<1:N>)를 생성할 수 있다. 지연코드생성회로(2)는 제1 내부클럭(ICLK)을 지연시켜 생성된 지연클럭(도 3의 ICLKd)과 제2 내부클럭(QCLK)을 비교한 결과에 따라 제1 내부클럭(ICLK)을 지연시키는 지연구간을 조절하기 위한 시프팅코드(도 3의 SC<1:N>)로부터 제1 지연코드(DC1<1:N>) 및 제2 지연코드(DC2<1:N>)를 생성할 수 있다. 지연코드생성회로(2)는 지연클럭(도 3의 ICLKd)의 위상이 제2 내부클럭(QCLK)의 위상보다 빠른 경우 제1 내부클럭(ICLK)을 지연시키는 지연구간을 증가시키기 위해 시프팅코드(도 3의 SC<1:N>)를 조절하고, 시프팅코드(도 3의 SC<1:N>)를 제1 지연코드(DC1<1:N>)로 출력할 수 있다. 지연코드생성회로(2)는 지연클럭(도 3의 ICLKd)의 위상이 제2 내부클럭(QCLK)의 위상보다 느린 경우 제1 내부클럭(ICLK)을 지연시키는 지연구간을 감소시키기 위해 시프팅코드(도 3의 SC<1:N>)를 조절하고, 시프팅코드(도 3의 SC<1:N>)를 제2 지연코드(DC2<1:N>)로 출력할 수 있다. 지연코드생성회로(2)의 보다 구체적인 구성 및 동작은 도 3 내지 도 13을 참고하여 후술한다.
지연회로(3)는 제1 지연코드(DC1<1:N>) 및 제2 지연코드(DC2<1:N>)에 의해 설정된 지연구간만큼 입력신호(SIN)를 지연시켜 출력신호(SOUT)를 생성할 수 있다. 지연회로(3)는 제1 지연코드(DC1<1:N>)에 의해 지연구간이 조절되는 제1 지연기(도 14의 31)와 제2 지연코드(DC2<1:N>)에 의해 지연구간이 조절되는 제2 지연기(도 14의 32)를 포함할 수 있다. 지연회로(3)의 보다 구체적인 구성 및 동작은 도 14 내지 도 16을 참고하여 후술한다.
도 2를 참고하면 클럭(CLK)을 분주하여 생성된 제1 내부클럭(ICLK) 및 제2 내부클럭(QCLK)의 파형을 확인할 수 있다. 제1 내부클럭(ICLK) 및 제2 내부클럭(QCLK)의 주기는 클럭(CLK)의 2배 주기로 생성된다. 제2 내부클럭(QCLK)은 제1 내부클럭(ICLK)보다 90°만큼 늦은 위상을 갖도록 설정될 수 있다. 따라서, 제2 내부클럭(QCLK)은 제1 내부클럭(ICLK)이 생성되는 T11 시점부터 클럭(CLK)의 반주기 구간만큼 지연된 T12 시점에서 생성된다.
도 3을 참고하면 지연코드생성회로(2)는 지연클럭생성회로(21), 위상감지회로(22), 시프팅제어신호생성회로(23), 시프트레지스터(24) 및 코드래치회로(25)를 포함할 수 있다.
지연클럭생성회로(21)는 시프팅코드(SC<1:N>)에 의해 설정되는 지연구간만큼 제1 내부클럭(ICLK)를 지연시켜 지연클럭(ICLKd)을 생성할 수 있다. 시프팅코드(SC<1:N>)는 지연클럭(ICLKd)의 위상이 제2 내부클럭(QCLK)의 위상보다 빠른 경우 지연클럭생성회로(21)의 지연구간을 증가시키기 위해 조절될 수 있다. 시프팅코드(SC<1:N>)는 지연클럭(ICLKd)의 위상이 제2 내부클럭(QCLK)의 위상보다 느린 경우 지연클럭생성회로(21)의 지연구간을 감소시키기 위해 조절될 수 있다. 지연클럭생성회로(21)의 보다 구체적인 구성 및 동작에 대한 설명은 도 4 및 도 5를 참고하여 후술한다.
위상감지회로(22)는 지연클럭(ICLKd)과 제2 내부클럭(QCLK)의 위상을 비교하여 감지신호(DET)를 생성할 수 있다. 위상감지회로(22)는 지연클럭(ICLKd)의 위상이 제2 내부클럭(QCLK)의 위상보다 빠른 경우 제1 로직레벨을 갖는 감지신호(DET)를 생성할 수 있다. 위상감지회로(22)는 지연클럭(ICLKd)의 위상이 제2 내부클럭(QCLK)의 위상보다 느린 경우 제2 로직레벨을 갖는 감지신호(DET)를 생성할 수 있다. 제1 로직레벨 및 제2 로직레벨은 실시예에 따라서 다양하게 설정될 수 있다. 위상감지회로(22)의 보다 구체적인 구성 및 동작에 대한 설명은 도 6 및 도 7을 참고하여 후술한다.
시프팅제어신호생성회로(23)는 제1 내부클럭(ICLK) 및 감지신호(DET)에 응답하여 제1 시프팅제어신호(SCNT_INC), 제2 시프팅제어신호(SCNT_DEC) 및 제3 시프팅제어신호(SCNT_LOCK)를 생성할 수 있다. 시프팅제어신호생성회로(23)는 제1 내부클럭(ICLK)을 분주시켜 생성된 분주클럭(도 8의 ICLKV)에 동기하여 감지신호(DET)의 로직레벨에 따라 선택적으로 인에이블되는 제1 시프팅제어신호(SCNT_INC) 및 제2 시프팅제어신호(SCNT_DEC)를 생성할 수 있다. 시프팅제어신호생성회로(23)는 제1 시프팅제어신호(SCNT_INC) 및 제2 시프팅제어신호(SCNT_DEC)가 각각 적어도 1회 인에이블되는 시점에서 인에이블되는 제3 시프팅제어신호(SCNT_LOCK)를 생성할 수 있다. 시프팅제어신호생성회로(23)의 보다 구체적인 구성 및 동작에 대한 설명은 도 8 내지 도 10을 참고하여 후술한다.
시프트레지스터(24)는 제1 시프팅제어신호(SCNT_INC), 제2 시프팅제어신호(SCNT_DEC) 및 제3 시프팅제어신호(SCNT_LOCK)에 응답하여 시프팅코드(SC<1:N>)를 조절할 수 있다. 시프트레지스터(24)는 제1 시프팅제어신호(SCNT_INC)가 인에이블되는 경우 지연클럭생성회로(21)의 지연구간을 증가시키기 위해 시프팅코드(SC<1:N>)를 조절할 수 있다. 시프트레지스터(24)는 제2 시프팅제어신호(SCNT_DEC)가 인에이블되는 경우 지연클럭생성회로(21)의 지연구간을 감소시키기 위해 시프팅코드(SC<1:N>)를 조절할 수 있다. 시프트레지스터(24)는 제3 시프팅제어신호(SCNT_LOCK)가 인에이블되는 경우 지연클럭생성회로(21)의 지연구간을 유지시키기 위해 시프팅코드(SC<1:N>)의 로직레벨조합을 유지할 수 있다.
코드래치회로(25)는 제1 시프팅제어신호(SCNT_INC), 제2 시프팅제어신호(SCNT_DEC) 및 제3 시프팅제어신호(SCNT_LOCK)에 응답하여 시프팅코드(SC<1:N>)로부터 제1 지연코드(DC1<1:N>) 및 제2 지연코드(DC2<1:N>)를 생성할 수 있다. 코드래치회로(25)는 제3 시프팅제어신호(SCNT_LOCK)가 인에이블되고 제1 시프팅제어신호(SCNT_INC)가 인에이블되는 경우 시프팅코드(SC<1:N>)로부터 제1 지연코드(DC1<1:N>)를 생성할 수 있다. 코드래치회로(25)는 제3 시프팅제어신호(SCNT_LOCK)가 인에이블되고 제2 시프팅제어신호(SCNT_DEC)가 인에이블되는 경우 시프팅코드(SC<1:N>)로부터 제2 지연코드(DC2<1:N>)를 생성할 수 있다. 코드래치회로(25)의 보다 구체적인 구성 및 동작은 도 11 내지 도 13을 참고하여 후술한다.
도 4를 참고하면 지연클럭생성회로(21)는 제1 내지 제N 클럭단위지연기(21(1:N))를 포함할 수 있다.
제1 클럭단위지연기(21(1))는 제1 클럭선택기(211) 및 제1 클럭출력기(212)를 포함할 수 있다. 제1 클럭선택기(211)는 시프팅코드의 제1 비트(SC<1>)에 응답하여 제1 내부클럭(ICLK) 또는 전원전압(VDD)을 선택적으로 출력할 수 있다. 제1 클럭출력기(212)는 낸드게이트(NAND211) 및 인버터(IV211)를 포함할 수 있다. 낸드게이트(NAND211)는 제1 클럭선택기(211)의 출력신호 및 전원전압(VDD)을 입력받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV211)는 낸드게이트(NAND211)의 출력신호를 반전버퍼링하여 제1 시프팅클럭(SCLK1)을 출력할 수 있다. 제1 클럭출력기(212)는 제1 클럭선택기(211)의 출력신호를 버퍼링하여 제1 시프팅클럭(SCLK1)을 생성할 수 있다.
제2 클럭단위지연기(21(2))는 제2 클럭선택기(213) 및 제2 클럭출력기(214)를 포함할 수 있다. 제2 클럭선택기(213)는 시프팅코드의 제2 비트(SC<2>)에 응답하여 제1 내부클럭(ICLK) 또는 제1 시프팅클럭(SCLK1)을 선택적으로 출력할 수 있다. 제2 클럭출력기(214)는 낸드게이트(NAND212) 및 인버터(IV212)를 포함할 수 있다. 낸드게이트(NAND212)는 제2 클럭선택기(213)의 출력신호 및 전원전압(VDD)을 입력받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV212)는 낸드게이트(NAND212)의 출력신호를 반전버퍼링하여 제2 시프팅클럭(SCLK2)을 출력할 수 있다. 제2 클럭출력기(214)는 제2 선택기(213)의 출력신호를 버퍼링하여 제2 시프팅클럭(SCLK2)을 생성할 수 있다.
제3 클럭단위지연기(21(3))는 제3 클럭선택기(215) 및 제3 클럭출력기(216)를 포함할 수 있다. 제3 클럭선택기(215)는 시프팅코드의 제3 비트(SC<3>)에 응답하여 제1 내부클럭(ICLK) 또는 제2 시프팅클럭(SCLK2)을 선택적으로 출력할 수 있다. 제3 클럭출력기(216)는 낸드게이트(NAND213) 및 인버터(IV213)를 포함할 수 있다. 낸드게이트(NAND213)는 제3 클럭선택기(215)의 출력신호 및 전원전압(VDD)을 입력받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV213)는 낸드게이트(NAND213)의 출력신호를 반전버퍼링하여 제3 시프팅클럭(SCLK3)을 출력할 수 있다. 제3 클럭출력기(216)는 제3 클럭선택기(215)의 출력신호를 버퍼링하여 제3 시프팅클럭(SCLK3)을 생성할 수 있다.
제N 클럭단위지연기(21(N))는 제N 클럭선택기(217) 및 제N 클럭출력기(218)를 포함할 수 있다. 제N 클럭선택기(217)는 시프팅코드의 제N 비트(SC<N>)에 응답하여 제1 내부클럭(ICLK) 또는 제N-1 시프팅클럭(SCLK(N-1))을 선택적으로 출력할 수 있다. 제N 클럭출력기(218)는 낸드게이트(NAND214) 및 인버터(IV214)를 포함할 수 있다. 낸드게이트(NAND214)는 제N 클럭선택기(217)의 출력신호 및 전원전압(VDD)을 입력받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV214)는 낸드게이트(NAND214)의 출력신호를 반전버퍼링하여 지연클럭(ICLKd)을 출력할 수 있다. 제N 클럭출력기(218)는 제N 선택기(217)의 출력신호를 버퍼링하여 지연클럭(ICLKd)을 생성할 수 있다.
시프팅코드의 제1 비트(SC<1>)가 로직하이레벨이고, 시프팅코드의 제2 내지 제N 비트(SC<2:N>)가 로직로우레벨인 경우 제1 내부클럭(ICLK)을 제1 내지 제N 클럭단위지연기(21(1:N))를 통해 지연시켜 지연클럭(ICLKd)이 생성된다. 시프팅코드의 제2 비트(SC<2>)가 로직하이레벨이고, 시프팅코드의 제1 비트(SC<1>)가 로직로우레벨이며, 시프팅코드의 제3 내지 제N 비트(SC<3:N>)가 로직로우레벨인 경우 제1 내부클럭(ICLK)을 제2 내지 제N 클럭단위지연기(21(2:N))를 통해 지연시켜 지연클럭(ICLKd)이 생성된다. 시프팅코드의 제3 비트(SC<3>)가 로직하이레벨이고, 시프팅코드의 제1 및 제2 비트(SC<1:2>)가 로직로우레벨이며, 시프팅코드의 제4 내지 제N 비트(SC<4:N>)가 로직로우레벨인 경우 제1 내부클럭(ICLK)을 제3 내지 제N 클럭단위지연기(21(3:N))를 통해 지연시켜 지연클럭(ICLKd)이 생성된다. 시프팅코드의 제N 비트(SC<N>)가 로직하이레벨이고, 시프팅코드의 제1 내지 제N-1 비트(SC<1:(N-1)>)가 로직로우레벨인 경우 제1 내부클럭(ICLK)을 제N 클럭단위지연기(21(N))를 통해 지연시켜 지연클럭(ICLKd)이 생성된다.
도 5를 참고하면 시프팅코드(SC<1:N>)의 로직레벨조합에 따라 설정되는 지연클럭생성회로(21)의 지연구간을 확인할 수 있다.
시프팅코드의 제1 비트(SC<1>)가 로직하이레벨이고, 시프팅코드의 제2 내지 제N 비트(SC<2:N>)가 로직로우레벨인 경우 지연클럭생성회로(21)의 지연구간은 NUI로 설정될 수 있다. UI는 제1 내지 제N 클럭단위지연기(21(1:N)) 각각의 지연구간을 의미한다. NUI는 지연클럭생성회로(21)의 지연구간이 제1 내부클럭(ICLK)이 제1 내지 제N 클럭단위지연기(21(1:N))를 통과하는 데 소요되는 구간으로 설정됨을 의미한다.
시프팅코드의 제2 비트(SC<2>)가 로직하이레벨이고, 시프팅코드의 제1 비트(SC<1>)가 로직로우레벨이며, 시프팅코드의 제3 내지 제N 비트(SC<3:N>)가 로직로우레벨인 경우 지연클럭생성회로(21)의 지연구간은 (N-1)UI로 설정될 수 있다. (N-1)UI는 지연클럭생성회로(21)의 지연구간이 제2 내지 제N 클럭단위지연기(21(2:N))를 통과하는 데 소요되는 구간으로 설정됨을 의미한다.
시프팅코드의 제3 비트(SC<3>)가 로직하이레벨이고, 시프팅코드의 제1 및 제2 비트(SC<1:2>)가 로직로우레벨이며, 시프팅코드의 제4 내지 제N 비트(SC<4:N>)가 로직로우레벨인 경우 지연클럭생성회로(21)의 지연구간은 (N-2)UI로 설정될 수 있다. (N-2)UI는 지연클럭생성회로(21)의 지연구간이 제3 내지 제N 클럭단위지연기(21(3:N))를 통과하는 데 소요되는 구간으로 설정됨을 의미한다.
시프팅코드의 제N 비트(SC<N>)가 로직하이레벨이고, 시프팅코드의 제1 내지 제N-1 비트(SC<1:(N-1)>)가 로직로우레벨인 경우 지연클럭생성회로(21)의 지연구간은 UI로 설정될 수 있다. UI는 지연클럭생성회로(21)의 지연구간이 제N 클럭단위지연기(21(N))를 통과하는 데 소요되는 구간으로 설정됨을 의미한다.
도 6을 참고하면 위상감지회로(22)는 제2 내부클럭(QCLK)에 동기하여 지연클럭(ICLKd)을 래치하고, 래치된 지연클럭(ICLKd)을 감지신호(DET)로 출력할 수 있다. 위상감지회로(22)는 지연클럭(ICLKd)의 위상이 제2 내부클럭(QCLK)의 위상보다 빠른 경우 로직하이레벨을 갖는 감지신호(DET)를 생성할 수 있다. 위상감지회로(22)는 지연클럭(ICLKd)의 위상이 제2 내부클럭(QCLK)의 위상보다 느린 경우 로직로우레벨을 갖는 감지신호(DET)를 생성할 수 있다. 위상감지회로(22)는 D 플립플롭(221)으로 구현될 수 있다.
도 7을 참고하면 제2 내부클럭(QCLK)과 지연클럭(ICLKd)의 위상 차이를 확인할 수 있다. X에서와 같이, 지연클럭(ICLKd)의 위상이 제2 내부클럭(QCLK)의 위상보다 빠른 경우 로직하이레벨의 감지신호(DET)가 생성된다. Y에서와 같이, 지연클럭(ICLKd)의 위상이 제2 내부클럭(QCLK)의 위상보다 느린 경우 로직로우레벨의 감지신호(DET)가 생성된다.
도 8을 참고하면 시프팅제어신호생성회로(23)는 제1 시프팅제어신호생성기(231), 제2 시프팅제어신호생성기(232) 및 제3 시프팅제어신호생성기(233)를 포함할 수 있다.
제1 시프팅제어신호생성기(231)는 분주기(235) 및 앤드게이트(AND231)를 포함할 수 있다. 분주기(235)는 제1 내부클럭(ICLK)을 분주시켜 분주클럭(ICLKV)을 생성할 수 있다. 분주클럭(ICLKV)의 주기는 제1 내부클럭(ICLK)의 K배 주기로 설정될 수 있다. K는 자연수로 설정될 수 있다. 앤드게이트(AND231)는 분주클럭(ICLKV) 및 감지신호(DET)를 입력받아 논리곱 연산을 수행할 수 있다. 앤드게이트(AND231)는 감지신호(DET)가 로직하이레벨인 상태에서 분주클럭(ICLKV)의 라이징에지에 동기하여 로직하이레벨로 인에이블되는 제1 시프팅제어신호(SCNT_INC)를 생성할 수 있다. 제1 시프팅제어신호생성기(231)는 지연클럭(ICLKd)의 위상이 제2 내부클럭(QCLK)의 위상보다 빨라 로직하이레벨의 감지신호(DET)가 생성된 상태에서 분주클럭(ICLKV)의 라이징에지에 동기하여 로직하이레벨로 인에이블되는 제1 시프팅제어신호(SCNT_INC)를 생성할 수 있다.
제2 시프팅제어신호생성기(232)는 인버터(IV231) 및 앤드게이트(AND232)를 포함할 수 있다. 인버터(IV231)는 감지신호(DET)를 반전버퍼링하여 출력할 수 있다. 앤드게이트(AND232)는 분주클럭(ICLKV) 및 인버터(IV231)의 출력신호를 입력받아 논리곱 연산을 수행할 수 있다. 앤드게이트(AND232)는 감지신호(DET)가 로직로우레벨인 상태에서 분주클럭(ICLKV)의 라이징에지에 동기하여 로직하이레벨로 인에이블되는 제2 시프팅제어신호(SCNT_DEC)를 생성할 수 있다. 제2 시프팅제어신호생성기(232)는 지연클럭(ICLKd)의 위상이 제2 내부클럭(QCLK)의 위상보다 느려 로직로우레벨의 감지신호(DET)가 생성된 상태에서 분주클럭(ICLKV)의 라이징에지에 동기하여 로직하이레벨로 인에이블되는 제2 시프팅제어신호(SCNT_DEC)를 생성할 수 있다.
제3 시프팅제어신호생성기(233)는 제1 래치신호생성회로(236), 제2 래치신호생성회로(237) 및 앤드게이트(AND233)를 포함할 수 있다. 제1 래치신호생성회로(236)는 제1 시프팅제어신호(SCNT_INC)에 동기하여 전원전압(VDD)을 래치하고, 래치된 전원전압(VDD)을 제1 래치신호(LAT1)로 출력할 수 있다. 제2 래치신호생성회로(237)는 제2 시프팅제어신호(SCNT_DEC)에 동기하여 전원전압(VDD)을 래치하고, 래치된 전원전압(VDD)을 제2 래치신호(LAT2)로 출력할 수 있다. 제1 래치신호생성회로(236) 및 제2 래치신호생성회로(237)는 D 플립플롭으로 구현될 수 있다. 앤드게이트(AND233)는 제1 래치신호(LAT1) 및 제2 래치신호(LAT2)를 입력받아 논리곱 연산을 수행할 수 있다. 앤드게이트(AND233)는 제1 래치신호(LAT1) 및 제2 래치신호(LAT2)가 모두 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제3 시프팅제어신호(SCNT_LOCK)를 생성할 수 있다. 제3 시프팅제어신호생성기(233)는 제1 시프팅제어신호(SCNT_INC) 및 제2 시프팅제어신호(SCNT_DEC)가 각각 적어도 1회 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 제3 시프팅제어신호(SCNT_LOCK)를 생성할 수 있다.
시프팅제어신호생성회로(23)의 동작을 도 9 및 도 10을 참고하여 살펴보면 다음과 같다.
도 9에 도시된 바와 같이, T31 시점에서 감지신호(DET)가 로직하이레벨인 상태에서 분주클럭(ICLKV)의 라이징에지에 동기하여 제1 시프팅제어신호(SCNT_INC)는 로직하이레벨로 인에이블된다. 제1 시프팅제어신호(SCNT_INC)가 인에이블되면 지연클럭생성회로(21)의 지연구간을 증가시키기 위해 시프팅코드(SC<1:N>)가 조절됨에 따라 지연클럭(ICLKd)의 위상이 제2 내부클럭(QCLK)의 위상보다 느려져 감지신호(DET)는 로직하이레벨에서 로직로우레벨로 천이한다. 제1 시프팅제어신호(SCNT_INC)가 로직하이레벨로 천이함에 따라 제1 래치신호(LAT1)는 로직로우레벨에서 로직하이레벨로 천이한다. T32 시점에서 감지신호(DET)가 로직로우레벨인 상태에서 분주클럭(ICLKV)의 라이징에지에 동기하여 제2 시프팅제어신호(SCNT_DEC)는 로직하이레벨로 인에이블된다. 제2 시프팅제어신호(SCNT_DEC)가 인에이블되면 지연클럭생성회로(21)의 지연구간을 감소시키기 위해 시프팅코드(SC<1:N>)가 조절됨에 따라 지연클럭(ICLKd)의 위상이 제2 내부클럭(QCLK)의 위상보다 빨라져 감지신호(DET)는 로직로우레벨에서 로직하이레벨로 천이한다. 제2 시프팅제어신호(SCNT_DEC)가 로직하이레벨로 천이함에 따라 제2 래치신호(LAT2)는 로직로우레벨에서 로직하이레벨로 천이한다. T32 시점에서 제1 래치신호(LAT1) 및 제2 래치신호(LAT2)가 모두 로직하이레벨인 경우 제3 시프팅제어신호(SCNT_LOCK)는 로직하이레벨로 인에이블되어 시프팅코드(SC<1:N>)는 일정한 로직레벨조합을 유지한다.
도 10에 도시된 바와 같이, T41 시점에서 감지신호(DET)가 로직로우레벨인 상태에서 분주클럭(ICLKV)의 라이징에지에 동기하여 제2 시프팅제어신호(SCNT_DEC)는 로직하이레벨로 인에이블된다. 제2 시프팅제어신호(SCNT_DEC)가 인에이블되면 지연클럭생성회로(21)의 지연구간을 감소시키기 위해 시프팅코드(SC<1:N>)가 조절됨에 따라 지연클럭(ICLKd)의 위상이 제2 내부클럭(QCLK)의 위상보다 빨라져 감지신호(DET)는 로직로우레벨에서 로직하이레벨로 천이한다. 제2 시프팅제어신호(SCNT_DEC)가 로직하이레벨로 천이함에 따라 제2 래치신호(LAT2)는 로직로우레벨에서 로직하이레벨로 천이한다. T42 시점에서 감지신호(DET)가 로직하이레벨인 상태에서 분주클럭(ICLKV)의 라이징에지에 동기하여 제1 시프팅제어신호(SCNT_INC)는 로직하이레벨로 인에이블된다. 제1 시프팅제어신호(SCNT_INC)가 인에이블되면 지연클럭생성회로(21)의 지연구간을 증가시키기 위해 시프팅코드(SC<1:N>)가 조절됨에 따라 지연클럭(ICLKd)의 위상이 제2 내부클럭(QCLK)의 위상보다 느려져 감지신호(DET)는 로직하이레벨에서 로직로우레벨로 천이한다. 제1 시프팅제어신호(SCNT_INC)가 로직하이레벨로 천이함에 따라 제1 래치신호(LAT1)는 로직로우레벨에서 로직하이레벨로 천이한다. T42 시점에서 제1 래치신호(LAT1) 및 제2 래치신호(LAT2)가 모두 로직하이레벨인 경우 제3 시프팅제어신호(SCNT_LOCK)는 로직하이레벨로 인에이블되어 시프팅코드(SC<1:N>)는 일정한 로직레벨조합을 유지한다.
도 11을 참고하면 코드래치회로(25)는 제1 코드래치(251) 및 제2 코드래치(252)를 포함할 수 있다. 제1 코드래치(251)는 제3 시프팅제어신호(SCNT_LOCK)가 로직하이레벨로 인에이블되는 경우 활성화된다. 제1 코드래치(251)는 제1 시프팅제어신호(SCNT_INC)가 로직하이레벨로 인에이블되는 시점에 동기하여 시프팅코드(SC<1:N>)를 래치하고, 래치된 시프팅코드(SC<1:N>)를 제1 지연코드(DC1<1:N>)로 출력할 수 있다. 제2 코드래치(252)는 제3 시프팅제어신호(SCNT_LOCK)가 로직하이레벨로 인에이블되는 경우 활성화된다. 제2 코드래치(252)는 제2 시프팅제어신호(SCNT_DEC)가 로직하이레벨로 인에이블되는 시점에 동기하여 시프팅코드(SC<1:N>)를 래치하고, 래치된 시프팅코드(SC<1:N>)를 제2 지연코드(DC2<1:N>)로 출력할 수 있다. 제1 코드래치(251) 및 제2 코드래치(252)는 D 플립플롭으로 구현될 수 있다.
코드래치회로(25)는 제3 시프팅제어신호(SCNT_LOCK)가 인에이블되고 제1 시프팅제어신호(SCNT_INC)가 인에이블되는 경우 시프팅코드(SC<1:N>)로부터 제1 지연코드(DC1<1:N>)를 생성할 수 있다. 코드래치회로(25)는 제3 시프팅제어신호(SCNT_LOCK)가 인에이블되고 제2 시프팅제어신호(SCNT_DEC)가 인에이블되는 경우 시프팅코드(SC<1:N>)로부터 제2 지연코드(DC2<1:N>)를 생성할 수 있다.
코드래치회로(25)의 동작을 도 12 및 도 13을 참고하여 살펴보면 다음과 같다.
도 12에 도시된 바와 같이, T51 시점에서 제1 시프팅제어신호(SCNT_INC)가 로직하이레벨로 인에이블된 후 지연클럭생성회로(21)의 지연구간을 증가시키기 위해 시프팅코드(SC<1:N>)가 '010'에서 '001'로 조절된다. T52 시점에서 제2 시프팅제어신호(SCNT_DEC)가 로직하이레벨로 인에이블된 후 지연클럭생성회로(21)의 지연구간을 감소시키기 위해 시프팅코드(SC<1:N>)가 '001'에서 '010'로 조절된다. T51 시점에서 제1 시프팅제어신호(SCNT_INC)가 로직하이레벨로 인에이블된 후 제2 시프팅제어신호(SCNT_DEC)가 로직하이레벨로 인에이블되는 T52 시점에서 제3 시프팅제어신호(SCNT_LOCK)는 로직하이레벨로 인에이블된다. 제3 시프팅제어신호(SCNT_LOCK)가 로직하이레벨로 인에이블되고 제2 시프팅제어신호(SCNT_DEC)가 발생하는 T52 시점에서 시프팅코드(SC<1:N>)는 제2 지연코드(DC2<1:N>)로 출력될 수 있다. 제2 지연코드(DC2<1:N>)는 '001'로 설정될 수 있다. 제3 시프팅제어신호(SCNT_LOCK)가 로직하이레벨로 인에이블되고 제1 시프팅제어신호(SCNT_INC)가 발생하는 T53 시점에서 시프팅코드(SC<1:N>)는 제1 지연코드(DC1<1:N>)로 출력될 수 있다. 제1 지연코드(DC1<1:N>)는 '010'으로 설정될 수 있다.
도 13에 도시된 바와 같이, T61 시점에서 제2 시프팅제어신호(SCNT_DEC)가 로직하이레벨로 인에이블된 후 지연클럭생성회로(21)의 지연구간을 감소시키기 위해 시프팅코드(SC<1:N>)가 '001'에서 '010'로 조절된다. T62 시점에서 제1 시프팅제어신호(SCNT_INC)가 로직하이레벨로 인에이블된 후 지연클럭생성회로(21)의 지연구간을 증가시키기 위해 시프팅코드(SC<1:N>)가 '010'에서 '001'로 조절된다. T61 시점에서 제2 시프팅제어신호(SCNT_DEC)가 로직하이레벨로 인에이블된 후 제1 시프팅제어신호(SCNT_INC)가 로직하이레벨로 인에이블되는 T62 시점에서 제3 시프팅제어신호(SCNT_LOCK)는 로직하이레벨로 인에이블된다. 제3 시프팅제어신호(SCNT_LOCK)가 로직하이레벨로 인에이블되고 제1 시프팅제어신호(SCNT_INC)가 발생하는 T62 시점에서 시프팅코드(SC<1:N>)는 제1 지연코드(DC1<1:N>)로 출력될 수 있다. 제1 지연코드(DC1<1:N>)는 '010'으로 설정될 수 있다. 제3 시프팅제어신호(SCNT_LOCK)가 로직하이레벨로 인에이블되고 제2 시프팅제어신호(SCNT_DEC)가 발생하는 T63 시점에서 시프팅코드(SC<1:N>)는 제2 지연코드(DC2<1:N>)로 출력될 수 있다. 제2 지연코드(DC2<1:N>)는 '001'로 설정될 수 있다.
도 14를 참고하면 지연회로(3)는 제1 지연기(31) 및 제2 지연기(32)를 포함할 수 있다. 제1 지연기(31)는 제1 지연코드(DC1<1:N>)에 응답하여 입력신호(SIN)를 지연시켜 지연신호(Sd)를 생성할 수 있다. 제2 지연기(32)는 제2 지연코드(DC2<1:N>)에 응답하여 지연신호(Sd)를 지연시켜 출력신호(SOUT)를 생성할 수 있다. 이하, 제1 지연코드(DC1<1:N>)에 의해 입력신호(SIN)를 지연시켜 지연신호(Sd)를 생성하는 구성 및 동작은 도 15를 참고하여 구체적으로 살펴보고, 제2 지연코드(DC2<1:N>)에 응답하여 지연신호(Sd)를 지연시켜 출력신호(SOUT)를 생성하는 구성 및 동작은 도 16을 참고하여 구체적으로 살펴본다.
도 15에 도시된 바와 같이, 제1 지연기(31)는 제1 내지 제N 선택단위지연기(31(1:N))를 포함할 수 있다.
제1 선택단위지연기(31(1))는 제1 선택기(311) 및 제1 출력기(312)를 포함할 수 있다. 제1 선택기(311)는 제1 지연코드의 제1 비트(DC1<1>)에 응답하여 입력신호(SIN) 또는 전원전압(VDD)를 선택적으로 출력할 수 있다. 제1 출력기(312)는 낸드게이트(NAND311) 및 인버터(IV311)를 포함할 수 있다. 낸드게이트(NAND311)는 제1 선택기(311)의 출력신호 및 전원전압(VDD)을 입력받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV311)는 낸드게이트(NAND311)의 출력신호를 반전버퍼링하여 제1 선택신호(SL1)를 출력할 수 있다. 제1 출력기(312)는 제1 선택기(311)의 출력신호를 버퍼링하여 제1 선택신호(SL1)를 생성할 수 있다.
제2 선택단위지연기(31(2))는 제2 선택기(313) 및 제2 출력기(314)를 포함할 수 있다. 제2 선택기(313)는 제1 지연코드의 제2 비트(DC1<2>)에 응답하여 입력신호(SIN) 또는 제1 선택신호(SL1)를 선택적으로 출력할 수 있다. 제2 출력기(314)는 낸드게이트(NAND312) 및 인버터(IV312)를 포함할 수 있다. 낸드게이트(NAND312)는 제2 선택기(313)의 출력신호 및 전원전압(VDD)을 입력받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV312)는 낸드게이트(NAND312)의 출력신호를 반전버퍼링하여 제2 선택신호(SL2)를 출력할 수 있다. 제2 출력기(314)는 제2 선택기(313)의 출력신호를 버퍼링하여 제2 선택신호(SL2)를 생성할 수 있다.
제3 선택단위지연기(31(3))는 제3 선택기(315) 및 제3 출력기(316)를 포함할 수 있다. 제3 선택기(315)는 제1 지연코드의 제3 비트(DC1<3>)에 응답하여 입력신호(SIN) 또는 제2 선택신호(SL2)를 선택적으로 출력할 수 있다. 제3 출력기(316)는 낸드게이트(NAND313) 및 인버터(IV313)를 포함할 수 있다. 낸드게이트(NAND313)는 제3 선택기(315)의 출력신호 및 전원전압(VDD)을 입력받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV313)는 낸드게이트(NAND313)의 출력신호를 반전버퍼링하여 제3 선택신호(SL3)를 출력할 수 있다. 제3 출력기(316)는 제3 선택기(315)의 출력신호를 버퍼링하여 제3 선택신호(SL3)를 생성할 수 있다.
제N 선택단위지연기(31(N))는 제N 선택기(317) 및 제N 출력기(318)를 포함할 수 있다. 제N 선택기(317)는 제1 지연코드의 제N 비트(DC1<N>)에 응답하여 입력신호(SIN) 또는 제N-1 선택신호(SL(N-1))를 선택적으로 출력할 수 있다. 제N 출력기(318)는 낸드게이트(NAND314) 및 인버터(IV314)를 포함할 수 있다. 낸드게이트(NAND314)는 제N 선택기(317)의 출력신호 및 전원전압(VDD)을 입력받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV314)는 낸드게이트(NAND314)의 출력신호를 반전버퍼링하여 지연신호(Sd)를 출력할 수 있다. 제N 출력기(318)는 제N 선택기(317)의 출력신호를 버퍼링하여 지연신호(Sd)를 생성할 수 있다.
제1 지연코드의 제1 비트(DC1<1>)가 로직하이레벨이고, 제1 지연코드의 제2 내지 제N 비트(DC1<2:N>)가 로직로우레벨인 경우 입력신호(SIN)를 제1 내지 제N 선택단위지연기(31(1:N))를 통해 지연시켜 지연신호(Sd)가 생성된다. 제1 지연코드의 제2 비트(DC1<2>)가 로직하이레벨이고, 제1 지연코드의 제1 비트(DC1<1>)가 로직로우레벨이며, 제1 지연코드의 제3 내지 제N 비트(DC1<3:N>)가 로직로우레벨인 경우 입력신호(SIN)를 제2 내지 제N 선택단위지연기(31(2:N))를 통해 지연시켜 지연신호(Sd)가 생성된다. 제1 지연코드의 제3 비트(DC1<3>)가 로직하이레벨이고, 제1 지연코드의 제1 및 제2 비트(DC1<1:2>)가 로직로우레벨이며, 제1 지연코드의 제4 내지 제N 비트(DC1<4:N>)가 로직로우레벨인 경우 입력신호(SIN)를 제3 내지 제N 선택단위지연기(31(3:N))를 통해 지연시켜 지연신호(Sd)가 생성된다. 제1 지연코드의 제N 비트(DC1<N>)가 로직하이레벨이고, 제1 지연코드의 제1 내지 제N-1 비트(DC1<1:(N-1)>)가 로직로우레벨인 경우 입력신호(SIN)를 제N 선택단위지연기(31(N))를 통해 지연시켜 지연신호(Sd)가 생성된다.
도 16에 도시된 바와 같이, 제2 지연기(32)는 제1 내지 제N 지연선택단위지연기(32(1:N))를 포함할 수 있다.
제1 지연선택단위지연기(32(1))는 제1 지연선택기(321) 및 제1 지연출력기(322)를 포함할 수 있다. 제1 지연선택기(321)는 제2 지연코드의 제1 비트(DC2<1>)에 응답하여 지연신호(Sd) 또는 전원전압(VDD)를 선택적으로 출력할 수 있다. 제1 지연출력기(322)는 낸드게이트(NAND321) 및 인버터(IV321)를 포함할 수 있다. 낸드게이트(NAND321)는 제1 지연선택기(321)의 출력신호 및 전원전압(VDD)을 입력받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV321)는 낸드게이트(NAND321)의 출력신호를 반전버퍼링하여 제1 지연선택신호(SLd1)를 출력할 수 있다. 제1 지연출력기(322)는 제1 지연선택기(321)의 출력신호를 버퍼링하여 제1 지연선택신호(SLd1)를 생성할 수 있다.
제2 지연선택단위지연기(32(2))는 제2 지연선택기(323) 및 제2 지연출력기(324)를 포함할 수 있다. 제2 지연선택기(323)는 제2 지연코드의 제2 비트(DC2<2>)에 응답하여 지연신호(Sd) 또는 제1 지연선택신호(SLd1)를 선택적으로 출력할 수 있다. 제2 지연출력기(324)는 낸드게이트(NAND322) 및 인버터(IV322)를 포함할 수 있다. 낸드게이트(NAND322)는 제2 지연선택기(323)의 출력신호 및 전원전압(VDD)을 입력받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV322)는 낸드게이트(NAND322)의 출력신호를 반전버퍼링하여 제2 지연선택신호(SLd2)를 출력할 수 있다. 제2 지연출력기(324)는 제2 지연선택기(323)의 출력신호를 버퍼링하여 제2 지연선택신호(SLd2)을 생성할 수 있다.
제3 지연선택단위지연기(32(3))는 제3 지연선택기(325) 및 제3 지연출력기(326)를 포함할 수 있다. 제3 지연선택기(325)는 제2 지연코드의 제3 비트(DC2<3>)에 응답하여 지연신호(Sd) 또는 제2 지연선택신호(SLd2)를 선택적으로 출력할 수 있다. 제3 지연출력기(326)는 낸드게이트(NAND323) 및 인버터(IV323)를 포함할 수 있다. 낸드게이트(NAND323)는 제3 지연선택기(325)의 출력신호 및 전원전압(VDD)을 입력받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV323)는 낸드게이트(NAND323)의 출력신호를 반전버퍼링하여 제3 지연선택신호(SLd3)을 출력할 수 있다. 제3 지연출력기(326)는 제3 지연선택기(325)의 출력신호를 버퍼링하여 제3 지연선택신호(SLd3)을 생성할 수 있다.
제N 지연선택단위지연기(32(N))는 제N 지연선택기(327) 및 제N 지연출력기(328)를 포함할 수 있다. 제N 지연선택기(327)는 제2 지연코드의 제N 비트(DC2<N>)에 응답하여 지연신호(Sd) 또는 제N-1 지연선택신호(SLd(N-1))를 선택적으로 출력할 수 있다. 제N 지연출력기(328)는 낸드게이트(NAND324) 및 인버터(IV324)를 포함할 수 있다. 낸드게이트(NAND324)는 제N 지연선택기(327)의 출력신호 및 전원전압(VDD)을 입력받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV324)는 낸드게이트(NAND324)의 출력신호를 반전버퍼링하여 출력신호(SOUT)를 출력할 수 있다. 제N 지연출력기(328)는 제N 지연선택기(327)의 출력신호를 버퍼링하여 출력신호(SOUT)를 생성할 수 있다.
제2 지연코드의 제1 비트(DC2<1>)가 로직하이레벨이고, 제2 지연코드의 제2 내지 제N 비트(DC2<2:N>)가 로직로우레벨인 경우 지연신호(Sd)를 제1 내지 제N 지연선택단위지연기(32(1:N))를 통해 지연시켜 출력신호(SOUT)가 생성된다. 제2 지연코드의 제2 비트(DC2<2>)가 로직하이레벨이고, 제2 지연코드의 제1 비트(DC2<1>)가 로직로우레벨이며, 제2 지연코드의 제3 내지 제N 비트(DC2<3:N>)가 로직로우레벨인 경우 지연신호(Sd)를 제2 내지 제N 지연선택단위지연기(32(2:N))를 통해 지연시켜 출력신호(SOUT)가 생성된다. 제2 지연코드의 제3 비트(DC2<3>)가 로직하이레벨이고, 제2 지연코드의 제1 및 제2 비트(DC2<1:2>)가 로직로우레벨이며, 제2 지연코드의 제4 내지 제N 비트(DC2<4:N>)가 로직로우레벨인 경우 지연신호(Sd)를 제3 내지 제N 지연선택단위지연기(32(3:N))를 통해 지연시켜 출력신호(SOUT)가 생성된다. 제2 지연코드의 제N 비트(DC2<N>)가 로직하이레벨이고, 제2 지연코드의 제1 내지 제N-1 비트(DC2<1:(N-1)>)가 로직로우레벨인 경우 지연신호(Sd)을 제N 지연선택단위지연기(32(N))를 통해 지연시켜 출력신호(SOUT)가 생성된다.
이상 살펴본 본 발명의 일 실시예에 따른 반도체장치에 포함된 지연회로(3)는 지연클럭(ICLKd)의 위상이 제2 내부클럭(QCLK)의 위상보다 빠른 경우 생성된 제1 지연코드(DC1<1:N>)에 의해 지연구간이 조절되는 제1 지연기(31) 및 지연클럭(ICLKd)의 위상이 제2 내부클럭(QCLK)의 위상보다 느린 경우 생성된 제2 지연코드(DC2<1:N>)에 의해 지연구간이 조절되는 제2 지연기(32)를 포함한다. PVT 변동에 따라 제1 지연기(31)의 지연구간에서 발생되는 오차와 제2 지연기(32)의 지연구간에서 발생되는 오차는 일정 부분 서로 상쇄될 수 있다. 따라서, 본 발명의 일 실시예에 따른 지연회로(3)는 PVT 변동에 따른 지연구간에 발생되는 오차를 감소시킬 수 있다.
1: 내부클럭생성회로 2: 지연코드생성회로
3: 지연회로 21: 지연클럭생성회로
22: 위상감지회로 23: 시프팅제어신호생성회로
24: 시프트레지스터 25: 코드래치회로
21(1:N): 제1 내지 제N 클럭단위지연기
211: 제1 클럭선택기 212: 제1 클럭출력기
231: 제1 시프팅제어신호생성기 232: 제2 시프팅제어신호생성기
233: 제3 시프팅제어신호생성기 251: 제1 코드래치
252: 제2 코드래치

Claims (24)

  1. 시프팅코드에 의해 설정되는 제1 지연구간만큼 제1 내부클럭을 지연시켜 지연클럭을 생성하고, 상기 지연클럭의 위상과 제2 내부클럭의 위상의 비교 결과에 기초하여 상기 시프팅코드를 조절하고, 상기 지연클럭의 위상과 상기 제2 내부클럭의 위상의 비교 결과에 기초하여 상기 조절된 시프팅코드를 제1 지연코드 또는 제2 지연코드로 출력하는 지연코드생성회로; 및
    상기 제1 지연코드에 의해 설정되는 제2 지연구간 및 상기 제2 지연코드에 의해 설정되는 제3 지연구간만큼 입력신호를 지연시켜 출력신호를 생성하는 지연회로를 포함하는 반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제1 내부클럭 및 상기 제2 내부클럭은 클럭을 분주시켜 생성되고, 상기 제2 내부클럭의 위상은 상기 제1 내부클럭의 위상보다 90°만큼 늦게 설정되는 반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 지연코드생성회로는 상기 지연클럭의 위상이 상기 제2 내부클럭의 위상보다 빠른 경우 상기 제1 내부클럭을 지연시키는 지연구간을 증가시키기 위해 상기 시프팅코드를 조절하는 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 지연코드생성회로는 상기 지연클럭의 위상이 상기 제2 내부클럭의 위상보다 빠른 경우 상기 조절된 시프팅코드를 상기 제1 지연코드로 출력하는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 지연코드생성회로는 상기 지연클럭의 위상이 상기 제2 내부클럭의 위상보다 느린 경우 상기 제1 내부클럭을 지연시키는 지연구간을 감소시키기 위해 상기 시프팅코드를 조절하는 반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 지연코드생성회로는 상기 지연클럭의 위상이 상기 제2 내부클럭의 위상보다 느린 경우 상기 조절된 시프팅코드를 상기 제2 지연코드로 출력하는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 지연코드생성회로는
    상기 시프팅코드에 의해 조절되는 지연구간만큼 상기 제1 내부클럭을 지연시켜 상기 지연클럭을 생성하는 지연클럭생성회로를 포함하는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서, 상기 지연클럭생성회로는 다수의 클럭단위지연기들을 포함하고, 상기 다수의 클럭단위지연기들 중 상기 시프팅코드에 포함된 비트들의 로직레벨조합에 따라 선택된 클럭단위지연기들을 통해 상기 제1 내부클럭을 지연시켜 상기 지연클럭을 생성하는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 지연코드생성회로는
    상기 지연클럭의 위상과 상기 제2 내부클럭의 위상의 비교 결과에 기초하여 감지신호를 생성하는 위상감지회로; 및
    상기 제1 내부클럭과 상기 감지신호에 응답하여 상기 시프팅코드를 조절하기 위한 시프팅제어신호들을 생성하는 시프팅제어신호생성회로를 포함하는 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 위상감지회로는 상기 지연클럭의 위상이 상기 제2 내부클럭의 위상보다 빠른 경우 제1 로직레벨을 갖는 상기 감지신호를 생성하고, 상기 지연클럭의 위상이 상기 제2 내부클럭의 위상보다 느린 경우 제2 로직레벨을 갖는 상기 감지신호를 생성하는 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 시프팅제어신호들은 제1 내지 제3 시프팅제어신호를 포함하고, 상기 시프팅제어신호생성회로는 상기 감지신호가 상기 제1 로직레벨을 갖는 경우 상기 제1 내부클럭을 지연시키는 지연구간이 증가되도록 상기 시프팅코드를 조절하기 위한 제1 시프팅제어신호를 인에이블시키는 반도체장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 시프팅제어신호생성회로는 상기 감지신호가 상기 제2 로직레벨을 갖는 경우 상기 제1 내부클럭을 지연시키는 지연구간이 감소되도록 상기 시프팅코드를 조절하기 위한 제2 시프팅제어신호를 인에이블시키는 반도체장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 시프팅제어신호생성회로는 상기 제1 시프팅제어신호 및 상기 제2 시프팅제어신호가 각각 적어도 1회 인에이블되는 경우 제3 시프팅제어신호를 인에이블시키는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 지연회로는
    상기 제2 지연구간만큼 상기 입력신호를 지연시켜 지연신호를 생성하는 제1 지연기; 및
    상기 제3 지연구간만큼 상기 지연신호를 지연시켜 상기 출력신호를 생성하는 제2 지연기를 포함하는 반도체장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서, 상기 제1 지연기는 다수의 선택단위지연기들을 포함하고, 상기 다수의 선택단위지연기들 중 상기 제1 지연코드에 포함된 비트들의 로직레벨조합에 따라 선택된 선택단위지연기들을 통해 상기 입력신호를 지연시켜 상기 지연신호를 생성하는 반도체장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서, 상기 제2 지연기는 다수의 지연선택단위지연기들을 포함하고, 상기 다수의 지연선택단위지연기들 중 상기 제2 지연코드에 포함된 비트들의 로직레벨조합에 따라 선택된 지연선택단위지연기들을 통해 상기 지연신호를 지연시켜 상기 출력신호를 생성하는 반도체장치.
  17. 시프팅코드에 의해 조절되는 제1 지연구간만큼 제1 내부클럭을 지연시켜 지연클럭을 생성하는 지연클럭생성회로;
    상기 지연클럭의 위상과 제2 내부클럭의 위상의 비교결과에 기초하여 감지신호를 생성하는 위상감지회로;
    상기 제1 내부클럭과 상기 감지신호에 응답하여 상기 시프팅코드를 조절하기 위한 제1 내지 제3 시프팅제어신호를 생성하는 시프팅제어신호생성회로;
    상기 제1 내지 제3 시프팅제어신호에 응답하여 상기 시프팅코드를 제2 지연구간을 설정하기 위한 제1 지연코드 또는 제3 지연구간을 설정하기 위한 제2 지연코드로 출력하는 코드래치회로; 및
    상기 제2 지연구간 및 상기 제3 지연구간만큼 입력신호를 지연시켜 출력신호를 생성하는 지연회로를 포함하는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 제1 내부클럭 및 상기 제2 내부클럭은 클럭을 분주시켜 생성되고, 상기 제2 내부클럭의 위상은 상기 제1 내부클럭의 위상보다 90°만큼 늦게 설정되는 반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 지연클럭생성회로는 다수의 클럭단위지연기들을 포함하고, 상기 다수의 클럭단위지연기들 중 상기 시프팅코드에 포함된 비트들의 로직레벨조합에 따라 선택된 클럭단위지연기들을 통해 상기 제1 내부클럭을 지연시켜 상기 지연클럭을 생성하는 반도체장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 위상감지회로는 상기 지연클럭의 위상이 상기 제2 내부클럭의 위상보다 빠른 경우 제1 로직레벨을 갖는 상기 감지신호를 생성하고,
    상기 시프팅제어신호생성회로는 상기 감지신호가 상기 제1 로직레벨을 갖는 경우 상기 제1 내부클럭을 지연시키는 지연구간이 증가되도록 상기 시프팅코드를 조절하기 위한 제1 시프팅제어신호를 인에이블시키며,
    상기 코드래치회로는 상기 제3 시프팅제어신호가 인에이블되고, 상기 제1 시프팅제어신호가 인에이블되는 경우 상기 시프팅코드를 상기 제1 지연코드로 출력하는 반도체장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 위상감지회로는 상기 지연클럭의 위상이 상기 제2 내부클럭의 위상보다 느린 경우 제2 로직레벨을 갖는 상기 감지신호를 생성하고,
    상기 시프팅제어신호생성회로는 상기 감지신호가 상기 제2 로직레벨을 갖는 경우 상기 제1 내부클럭을 지연시키는 지연구간이 감소되도록 상기 시프팅코드를 조절하기 위한 제2 시프팅제어신호를 인에이블시키며,
    상기 코드래치회로는 상기 제3 시프팅제어신호가 인에이블되고, 상기 제2 시프팅제어신호가 인에이블되는 경우 상기 시프팅코드를 상기 제2 지연코드로 출력하는 반도체장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 지연회로는
    상기 제2 지연구간만큼 상기 입력신호를 지연시켜 지연신호를 생성하는 제1 지연기; 및
    상기 제3 지연구간만큼 상기 지연신호를 지연시켜 상기 출력신호를 생성하는 제2 지연기를 포함하는 반도체장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서, 상기 제1 지연기는 다수의 선택단위지연기들을 포함하고, 상기 다수의 선택단위지연기들 중 상기 제1 지연코드에 포함된 비트들의 로직레벨조합에 따라 선택된 선택단위지연기들을 통해 상기 입력신호를 지연시켜 상기 지연신호를 생성하는 반도체장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서, 상기 제2 지연기는 다수의 지연선택단위지연기들을 포함하고, 상기 다수의 지연선택단위지연기들 중 상기 제2 지연코드에 포함된 비트들의 로직레벨조합에 따라 선택된 지연선택단위지연기들을 통해 상기 지연신호를 지연시켜 상기 출력신호를 생성하는 반도체장치.
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