KR20060104869A - 클럭 듀티 조정 회로, 이를 이용한 지연 고정 루프 회로 및그 방법 - Google Patents

클럭 듀티 조정 회로, 이를 이용한 지연 고정 루프 회로 및그 방법 Download PDF

Info

Publication number
KR20060104869A
KR20060104869A KR1020050027354A KR20050027354A KR20060104869A KR 20060104869 A KR20060104869 A KR 20060104869A KR 1020050027354 A KR1020050027354 A KR 1020050027354A KR 20050027354 A KR20050027354 A KR 20050027354A KR 20060104869 A KR20060104869 A KR 20060104869A
Authority
KR
South Korea
Prior art keywords
clock
signal
rising
feedback
duty
Prior art date
Application number
KR1020050027354A
Other languages
English (en)
Other versions
KR100696957B1 (ko
Inventor
허황
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050027354A priority Critical patent/KR100696957B1/ko
Priority to JP2005380645A priority patent/JP4542032B2/ja
Priority to US11/323,581 priority patent/US7368966B2/en
Priority to TW094147402A priority patent/TWI313468B/zh
Publication of KR20060104869A publication Critical patent/KR20060104869A/ko
Application granted granted Critical
Publication of KR100696957B1 publication Critical patent/KR100696957B1/ko
Priority to US12/080,069 priority patent/US7605626B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)

Abstract

본 발명은 외부 클럭의 하이 펄스 폭이 작은 경우에 스큐에 따른 클럭 듀티의 편차를 감소시키는 데에 목적이 있다.
본원의 제1 발명에 따른 클럭 듀티 조정 회로는, 외부로부터 인가되는 외부 클럭의 듀티를 조정함에 있어서, 인가되는 라이징 클럭과 폴링 클럭의 위상을 비교하여 위상 비교 신호를 출력하기 위한 위상 비교기; 인가되는 제1 및 제2 위상 고정 상태 신호를 이용하여 상기 라이징 클럭의 듀티 조정을 수행하기 위한 클럭 듀티 조정 인에이블 신호를 출력하고, 상기 위상 비교기로부터 출력되는 위상 비교 신호를 이용하여 상기 라이징 클럭과 폴링 클럭의 위상의 혼합 비율을 결정하기 위한 비중 선택 신호를 출력할 수 있는 클럭 듀티 조정 제어기; 상기 클럭 듀티 인에이블 신호와 상기 비중 선택 신호를 이용하여 상기 라이징 클럭과 폴링 클럭의 위상을 혼합한 라이징 피드백 전치 클럭 신호를 출력하기 위한 라이징 클럭용 믹서; 상기 클럭 듀티 인에이블 신호와 상기 비중 선택 신호를 이용하여 상기 라이징 클럭과 폴링 클럭의 위상을 혼합한 폴링 피드백 전치 클럭 신호를 출력하기 위한 폴링 클럭용 믹서; 및 상기 비중 선택 신호에 제어되어 상기 라이징 피드백 전치 클럭 신호와 폴링 피드백 전치 클럭 신호 중 어느 하나를 선택하여 출력하기 위한 클럭 선택기를 포함한다.
반도체 기억 소자, 클럭 듀티 조정, 지연 고정 루프, 스큐, 지터, 편차

Description

클럭 듀티 조정 회로, 이를 이용한 지연 고정 루프 회로 및 그 방법{DUTY CYCLE CORRECTION CIRCUIT, DELAY LOCKED LOOP CIRCUIT AND THEIR METHODS}
도 1은 종래 기술에 따른 클럭의 듀티를 조정할 수 있는 DLL 회로의 전체 블럭 구성도,
도 2는 종래 기술에 따른 클럭 듀티 조정부의 세부 회로도,
도 3은 종래 기술에 따른 DCC 믹서의 세부 회로도,
도 4는 종래 기술에 따른 DCC 더미 믹서의 세부 회로도,
도 5는 도 3의 DCC 믹서로부터 출력되는 신호의 시뮬레이션 결과 파형도,
도 6은 본 발명에 따른 클럭 듀티 조정부의 세부 회로도,
도 7은 본 발명에 따른 클럭 선택기(650)의 세부 회로도,
도 8은 본 발명에 따른 클럭 선택기(650)의 출력 시뮬레이션 파형도.
* 도면의 주요 부분에 대한 설명 *
610: 위상 비교기 620: DCC 제어기
630: 라이징 클럭용 믹서 640: 폴링 클럭용 믹서
650: 클럭 선택기
본 발명은 반도체 장치에 이용되는 클럭의 듀티를 조정하기 위한 기술에 관한 것으로, 외부 클럭과 내부 클럭 간의 스큐(skew)를 보상하는 클럭 발생 장치를 필요로 하는 모든 반도체 장치 및 컴퓨터 시스템에 적용될 수 있다.
일반적으로, 지연 고정 루프(DLL)란 반도체 기억 소자에서 클럭을 사용하는 동기식 메모리의 내부 클럭을 에러 없이 외부 클럭과 일치되게 하기 위해서 사용하는 회로이다. 즉 외부에서 들어오는 클럭이 내부에서 사용될 때 지연 시간이 발생하는데, 이 지연 시간을 제어하여 내부에서 사용하는 클럭이 외부에서 들어오는 클럭과 동일하게 동기되도록 하기 위해서 사용한다.
그런데, DRAM의 동작이 점차 고속화되면서 DRAM은 지연 고정 루프(Delay Locked Loop : 이하 DLL이라 한다)의 성능에 크게 영향을 받게 되었다. 이에 따라 DLL에서 사용되는 클럭의 듀티 역시 중요한 문제로 떠오르게 되었는 바, 클럭의 듀티 오차가 크게 되면 회로를 설계하는 데에 있어서, 설계 여유(Margin)가 줄게 된다. 따라서, 설계 여유를 충분히 확보하기 위하여 클럭의 듀티를 조정하는 기술이 DLL에 도입되고 있다.
도 1은 종래 기술에 따른 클럭의 듀티를 조정할 수 있는 DLL 회로의 전체 블럭 구성도이다.
종래 기술에 따른 클럭의 듀티를 조정할 수 있는 DLL 회로는, 클럭 버퍼 (110), 제1 가변 지연 라인 및 쉬프트 레지스터를 가진 지연 제어부(120), 제2 가변 지연 라인 및 쉬프트 레지스터를 가진 지연 제어부(130), 프리 클럭 듀티 조정부(140), 클럭 듀티 조정부(150), 복제 지연 모델(160), 위상 검출부(170), 모드 발생기(180), 및 출력 드라이버(190)를 포함한다.
클럭 버퍼(110)는 외부 클럭을 버퍼링하여 동위상의 제1 및 제2 내부 클럭(clkin1, clkin2)과 기준 클럭(refclk)을 출력한다.
제1 가변 지연 라인 및 쉬프트 레지스터를 가진 지연 제어부(120)는 위상 검출부(170)로부터 출력되는 위상 검출 신호(fine, coarse) 및 모드 발생기(180)로부터 출력되는 제1 고정 상태 신호(lock_state)에 응답하여 제1 내부 클럭(clkin1)의 위상을 지연시켜 제1 내부 지연 클럭(mixout_r)로 출력한다.
제2 가변 지연 라인 및 쉬프트 레지스터를 가진 지연 제어부(130)는 위상 검출부(170)로부터 출력되는 위상 검출 신호(finef, coarsef) 및 모드 발생기(180)로부터 출력되는 제2 고정 상태 신호(lock_statef)에 응답하여 제2 내부 클럭(clkin2)의 위상을 지연시켜 제2 내부 지연 클럭(mixout_f)로 출력한다.
프리 클럭 듀티 조정부(140)는 입력되는 제1 내부 지연 클럭(mixout_r)을 버퍼링하여 라이징 클럭(rclk)으로 출력하고, 제2 내부 지연 클럭(mixout_f)을 버퍼링 및 반전시켜 폴링 클럭(fclk)으로 출력한다. 여기서, 라이징 클럭(rclk)과 폴링 클럭(fclk)의 듀티는 상보적인 값을 갖는다. 즉, 외부 클럭의 하이 펄스 폭이 크면 라이징 클럭(rclk)의 하이 펄스 폭은 큰 반면, 폴링 클럭(fclk)의 하이 펄스 폭은 작다.
클럭 듀티 조정부(150)는 클럭의 듀티가 상보적인 라이징 클럭(rclk)과 폴링 클럭(fclk)을 입력받아 클럭의 듀티(clock duty)를 조정하여 라이징 피드백 클럭(ifbclkr)과 폴링 피드백 클럭(ifbclkf)으로 출력한다.
복제 지연 모델(160)은 입력되는 내부 라이징 피드백 클럭(ifbclkr)과 내부 폴링 피드백 클럭(ifbclkf)을 외부 클럭(clk)이 입력되어 지연 라인(105)전까지 그리고 지연 라인(105)으로부터 출력되는 클럭이 출력 버퍼(108)을 통해 외부로 출력될 때까지 발생되는 지연 요소들을 모델링함으로써 외부 클럭과 실제 내부 클럭간의 시간 차이를 보상한 보상된 라이징 피드백 클럭(fbclkr)과 보상된 폴링 피드백 클럭(fbclkf)을 출력한다.
위상 검출부(170)는 복제 지연 모델(160)로부터 출력되는 보상된 라이징 피드백 클럭(fbclkr)과 보상된 폴링 피드백 클럭(fbclkf)을 각각 클럭 버퍼(110)로부터 출력되는 기준 클럭(refclk)과 비교하여 위상 검출 신호를 출력한다.
모드 발생기(180)는 위상 검출기(170)로부터 출력되는 제1 거친 지연 제어 신호(coarse) 및 제1 미세 지연 신호(fine)를 이용하여 제1 가변 지연 라인 및 쉬프트 레지스터를 가진 지연 제어부(120)에서의 클럭의 지연 고정이 이루어졌음을 나타내는 제1 고정 상태 신호(lock_state)를 출력하고, 위상 검출기(170)로부터 출력되는 제2 거친 지연 제어 신호(coarsef) 및 제2 미세 지연 신호(finef)를 이용하여 제2 가변 지연 라인 및 쉬프트 레지스터를 가진 지연 제어부(130)에서의 클럭의 지연 고정이 이루어졌음을 나타내는 제2 고정 상태 신호(lock_statef)를 출력한다.
출력 드라이버(190)는 클럭 듀티 조정부로부터 출력되는 라이징 피드백 클럭 (ifbclkr)과 폴링 피드백 클럭(ifbclkf)을 버퍼링하여 출력한다.
도 2는 종래 기술에 따른 클럭 듀티 조정부의 세부 회로도이다.
종래 기술에 따른 클럭 듀티 조정부는 위상 비교기(210), DCC 제어기(220), DCC 믹서(230) 및 DCC 더미 믹서(240)를 포함한다.
위상 비교기(210)는 라이징 클럭(rclk)의 폴링 에지(falling edge)의 위상과 폴링 클럭(fclk)의 폴링 에지(falling edge)의 위상을 비교한다.
DCC 제어기(220)는 제1 및 제2 고정 상태 신호(lock_state, lock_statef)가 액티브되어 라이징 클럭(rclk)과 폴링 클럭(fclk)의 위상 지연이 고정되면 DCC 인에이블 바아 신호(DCC_enb)를 "L" 액티브시킨다. 또한, 위상 비교 신호(PC)의 논리상태를 이용하여 라이징 클럭(rclk)과 폴링 클럭(fclk)의 비중을 달리할 수 있는 비중 선택 신호(weight sel)를 출력한다.
DCC 믹서(230)는 DCC 인에이블 바아 신호(DCC_enb)와 비중 선택 신호(weight sel)를 이용하여 인가되는 라이징 클럭과 폴링 클럭의 위상을 혼합한다. 여기서, DCC 인에이블 바아 신호(DCC_enb)가 "H"상태이면 라이징 클럭을 그대로 출력하고, DCC 인에이블 바아 신호(DCC_enb)가 "L"상태이면 라이징 클럭과 폴링 클럭의 위상을 혼합한다.
도 3은 종래 기술에 따른 DCC 믹서의 세부 회로도이다.
DCC 믹서(230)는 DCC 인에이블 바아 신호(DCC_enb)가 "H"상태이면 라이징 클 럭(rclk)을 그대로 출력하고, DCC 인에이블 바아 신호(DCC_enb)가 "L"상태이면 라이징 클럭(rclk)과 폴링 클럭(fclk)의 위상을 혼합하여 출력한다. 이 때, DCC 믹서(230)는 외부 클럭의 하이 펄스 폭(high pulse width)이 큰 경우에 "L"상태인 비중 선택 신호(weight sel)를 이용하여 클럭의 듀티를 조정하고, 외부 클럭의 하이 펄스 폭이 작은 경우에 "H"상태인 비중 선택 신호(weight sel)를 이용하여 클럭의 듀티를 조정한다.
한편, 도 3의 노드1의 전압에 따라 듀티 조정 성능이 좌우되는데, 특히 외부 클럭의 하이 펄스 폭이 작은 경우에 듀티 조정 성능이 더욱 열악해진다. 왜냐하면, 노드1이 소정 레벨로 도달하는 데에 소요되는 시간이 공정 변수에 따라 또는 트랜지스터의 구동 능력이 변함에 따라 변동되므로 특히 PMOS의 경우 외부 클럭의 하이 펄스 폭이 작은 경우에 그 영향이 크게 나타나기 때문이다.
도 4는 종래 기술에 따른 DCC 더미 믹서의 세부 회로도이다.
DCC 더미 믹서(240)는 DCC 인에이블 바아 신호(DCC_enb)가 "H"상태이면 폴링 클럭을 그대로 출력하고, DCC 인에이블 바아 신호(DCC_enb)가 "L"상태이면 출력을 "H"로 고정시킨다.
도 5는 도 3의 DCC 믹서로부터 출력되는 신호의 시뮬레이션 결과 파형도이다.
외부 클럭의 하이 펄스 폭이 작은 경우, 스큐의 영향에 따라 클럭의 듀티는 41%(SS, slow), 44%(TT, typical), 52%(FF, fast)로 약 11% 정도의 편차를 갖는다. 이에 반해 외부 클럭의 하이 펄스 폭이 큰 경우, 클럭의 듀티는 47%(SS), 50%(TT), 49%(FF)로 약 3% 정도의 편차를 갖는다. 이와 같이 외부 클럭의 하이 펄스 폭이 작은 경우에 DCC 성능이 악화된다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 스큐에 따른 외부 클럭의 편차에 대하여 듀티 조정 기능을 향상시키는 데에 목적이 있다.
또한, 본 발명은 외부 클럭의 하이 펄스 폭이 작은 경우에 스큐에 따른 클럭 듀티의 편차를 감소시키는 데에 목적이 있다.
상기 목적을 달성하기 위한 본원의 제1 발명에 따른 클럭 듀티 조정 회로는, 외부로부터 인가되는 외부 클럭의 듀티를 조정함에 있어서, 인가되는 라이징 클럭과 폴링 클럭의 위상을 비교하여 위상 비교 신호를 출력하기 위한 위상 비교기; 인가되는 제1 및 제2 위상 고정 상태 신호를 이용하여 상기 라이징 클럭의 듀티 조정을 수행하기 위한 클럭 듀티 조정 인에이블 신호를 출력하고, 상기 위상 비교기로부터 출력되는 위상 비교 신호를 이용하여 상기 라이징 클럭과 폴링 클럭의 위상의 혼합 비율을 결정하기 위한 비중 선택 신호를 출력할 수 있는 클럭 듀티 조정 제어기; 상기 클럭 듀티 인에이블 신호와 상기 비중 선택 신호를 이용하여 상기 라이징 클럭과 폴링 클럭의 위상을 혼합한 라이징 피드백 전치 클럭 신호를 출력하기 위한 라이징 클럭용 믹서; 상기 클럭 듀티 인에이블 신호와 상기 비중 선택 신호를 이용하여 상기 라이징 클럭과 폴링 클럭의 위상을 혼합한 폴링 피드백 전치 클럭 신호를 출력하기 위한 폴링 클럭용 믹서; 및 상기 비중 선택 신호에 제어되어 상기 라이징 피드백 전치 클럭 신호와 폴링 피드백 전치 클럭 신호 중 어느 하나를 선택하여 출력하기 위한 클럭 선택기를 포함한다.
바람직하게는, 상기 클럭 선택기는, 상기 라이징 클럭의 듀티를 조정하기 전에는 상기 라이징 피드백 전치 클럭 신호와 폴링 피드백 전치 클럭 신호를 각각 라이징 피드백 클럭 신호와 폴링 피드백 클럭 신호로 출력할 수 있다.
바람직하게는, 상기 클럭 선택기는, 상기 비중 선택 신호에 제어되어 상기 외부 클럭의 하이 펄스 폭이 작으면 상기 폴링 피드백 전치 클럭 신호가 상기 라이징 피드백 클럭 신호로 출력되게 하고, 상기 외부 클럭의 하이 펄스 폭이 크면 상기 라이징 피드백 전치 클럭 신호가 라이징 피드백 클럭 신호로 출력되게 할 수 있다.
또한, 본원의 제2 발명에 따른 지연 고정 루프 회로는, 상기와 같은 클럭 듀티 조정 회로를 이용하여 상기 외부 클럭과 내부 클럭의 위상을 고정시킬 수 있다.
또한, 본원의 제3 발명에 따른 클럭 듀티 조정 방법은, 외부에서 인가되는 외부 클럭의 듀티를 조정함에 있어서, 인가되는 라이징 클럭과 폴링 클럭의 위상을 비교하여 위상 비교 신호를 출력하는 제1 단계; 인가되는 제1 및 제2 위상 고정 상태 신호를 이용하여 상기 라이징 클럭의 듀티 조정을 수행하기 위한 클럭 듀티 조 정 인에이블 신호를 출력하고, 상기 위상 비교 신호를 이용하여 상기 라이징 클럭과 폴링 클럭의 위상의 혼합 비율을 결정하기 위한 비중 선택 신호를 출력하는 제2 단계; 상기 클럭 듀티 인에이블 신호와 상기 비중 선택 신호를 이용하여 상기 라이징 클럭과 폴링 클럭의 위상을 혼합한 라이징 피드백 전치 클럭 신호를 출력하는 제3 단계; 상기 클럭 듀티 인에이블 신호와 상기 비중 선택 신호를 이용하여 상기 라이징 클럭과 폴링 클럭의 위상을 혼합한 폴링 피드백 전치 클럭 신호를 출력하는 제4 단계; 및 상기 비중 선택 신호에 제어되어 상기 라이징 피드백 전치 클럭 신호와 폴링 피드백 전치 클럭 신호 중 어느 하나를 선택하여 출력하는 제5 단계를 포함한다.
바람직하게는, 상기 제5 단계는, 상기 라이징 클럭의 듀티를 조정하기 전에는 상기 라이징 피드백 전치 클럭 신호와 폴링 피드백 전치 클럭 신호를 각각 라이징 피드백 클럭 신호와 폴링 피드백 클럭 신호로 출력할 수 있다.
바람직하게는, 상기 제5 단계는, 상기 비중 선택 신호에 제어되어 상기 외부 클럭의 하이 펄스 폭이 작으면 상기 폴링 피드백 전치 클럭 신호가 상기 라이징 피드백 클럭 신호로 출력되게 하고, 상기 외부 클럭의 하이 펄스 폭이 크면 상기 라이징 피드백 전치 클럭 신호가 라이징 피드백 클럭 신호로 출력되게 할 수 있다.
또한, 본원의 제4 발명에 따른 지연 고정 루프의 제어 방법은, 상기와 같은 클럭 듀티 조정 방법을 이용하여 상기 외부 클럭과 내부 클럭의 위상을 고정시킬 수 있다.
본 발명에 따르면, 서로 반대되는 클럭 듀티를 갖는 지연 고정 루프의 내부 클럭을 이용하여 DCC의 비중 선택 신호에 따라 두 종류의 DLL 클럭을 생성하여 두 종류의 DLL 클럭 중 외부 클럭의 편차에 대하여 면역성(immunity)이 우수한 클럭을 선택하도록 함으로써 스큐에 따른 DCC 성능의 편차를 감소시킬 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 6은 본 발명에 따른 클럭 듀티 조정부의 세부 회로도이다.
본 발명에 따른 클럭 듀티 조정부(150)는 위상 비교기(610), DCC 제어기(620), 라이징 클럭용 믹서(630), 폴링 클럭용 믹서(640), 및 클럭 선택기(650)를 포함한다.
본 발명에 따른 위상 비교기(610)는 종래 기술의 그것과 동일한 구성 및 작용을 수행한다. 즉, 본 발명에 따른 위상 비교기(610)는 라이징 클럭(rclk)의 폴링 에지(falling edge)의 위상과 폴링 클럭(fclk)의 폴링 에지(falling edge)의 위상을 비교한다. 본 발명의 다른 실시예에 따르면, 라이징 클럭(rclk)의 폴링 에지(falling edge)가 앞서면 "H"상태의 위상 비교 신호(PC)를 출력하고, 폴링 클럭(fclk)의 폴링 에지(falling edge)가 앞서면 "L"상태의 위상 비교 신호(PC)를 출력할 수 있다. 혹은 이와 반대 논리상태의 신호를 출력시켜 이용할 수도 있다는 것은 당업자에게 자명하다.
본 발명의 일실시예에 따른 DCC 제어기(620)는 비중 선택 신호(weight_sel)를 반전시킨 비중 선택 반전 신호(weight_selb)를 출력할 수 있다. 즉, 본 발명에 따른 DCC 제어기(620)는 제1 및 제2 고정 상태 신호(lock_state, lock_statef)가 액티브되어 라이징 클럭(rclk)과 폴링 클럭(fclk)의 위상 지연이 고정되면 DCC 인에이블 바아 신호(DCC_enb)를 "L" 액티브시킨다. 또한, 위상 비교 신호(PC)의 논리상태를 이용하여 라이징 클럭(rclk)과 폴링 클럭(fclk)의 비중을 달리할 수 있는 비중 선택 신호(weight sel) 및 비중 선택 반전 신호(weight selb)를 출력한다.
본 발명에 따른 라이징 클럭용 믹서(630) 및 폴링 클럭용 믹서(640)는 도 3에 도시된 종래 기술의 DCC 믹서와 동일한 구성이다.
본 발명에 따른 라이징 클럭용 믹서(630)는 DCC 인에이블 바아 신호(DCC_enb)와 비중 선택 신호(weight sel)를 이용하여 인가되는 라이징 클럭(rclk)과 폴링 클럭(fclk)의 위상을 혼합한다. 즉, DCC 인에이블 바아 신호(DCC_enb)가 "H"상태이면 아직 클럭의 위상 고정이 이루어지지 않은 상태이므로 라이징 클럭(rclk)을 그대로 출력하고, DCC 인에이블 바아 신호(DCC_enb)가 "L"상태이면 클럭 의 위상 고정이 이루어진 상태이므로 라이징 클럭(rclk)과 폴링 클럭(fclk)의 위상을 혼합하여 클럭의 듀티를 조정한다.
본 발명의 일실시예에 따른 폴링 클럭용 믹서(640)는 DCC 인에이블 바아 신호(DCC_enb)와 비중 선택 반전 신호(weight selb)를 이용하여 인가되는 라이징 클럭(rclk)과 폴링 클럭(fclk)의 위상을 혼합한다. 즉, DCC 인에이블 바아 신호(DCC_enb)가 "H"상태이면 아직 클럭의 위상 고정이 이루어지지 않은 상태이므로 폴링 클럭(fclk)을 그대로 출력하고, DCC 인에이블 바아 신호(DCC_enb)가 "L"상태이면 클럭의 위상 고정이 이루어진 상태이므로 라이징 클럭(rclk)과 폴링 클럭(fclk)의 위상을 혼합하여 클럭의 듀티를 조정한다. 따라서, 본 발명에 따른 폴링 클럭용 믹서(640)는 본 발명에 따른 라이징 클럭용 믹서(630)에서의 듀티 조정 동작과 상보적으로 듀티 조정 동작을 수행한다. 한편, 본 발명의 다른 실시예에 따르면, 도시되지는 않지만, DCC 제어기(620)를 종래 기술의 구성과 동일하게 하면서, 본 발명의 폴링 클럭용 믹서(640)가 인가되는 비중 선택 신호를 반전시키도록 구성함으로써 동일한 동작을 수행하도록 할 수 있을 것이다.
도 7은 본 발명에 따른 클럭 선택기(650)의 세부 회로도이다.
본 발명에 따른 클럭 선택기(550)는 라이징 클럭용 믹서(630)와 폴링 클럭용 믹서(640)로부터 출력되는 라이징 피드백 전치 클럭 신호(ifbclkr_pre)와 폴링 피드백 전치 클럭 신호(ifbclkf_pre)를 입력받는다.
DCC 인에이블 바아 신호(DCC_enb)가 "H"상태이면, 본 발명에 따른 클럭 선택 기(650)는, 라이징 피드백 전치 클럭 신호(ifbclkr_pre)와 폴링 피드백 전치 클럭 신호(ifbclkf_pre)가 각각 라이징 피드백 클럭 신호(ifbclkr)와 폴링 피드백 클럭 신호(ifbclkf)로 출력된다.
DCC 인에이블 바아 신호(DCC_enb)가 "L"상태로 천이하면, 폴링 피드백 클럭 신호(ifbclkf)는 "H"로 스턱(stuck)되고, 라이징 피드백 클럭 신호(ifbclkr)는 비중 선택 신호(weight_sel)에 따라 라이징 피드백 전치 클럭 신호(ifbclkr_pre)와 폴링 피드백 전치 클럭 신호(ifbclkf_pre) 중 어느 하나로부터 선택되어 출력되는 신호이다.
외부 클럭의 하이 펄스 폭이 작은 비중 선택 신호(weight_sel)가 "H"상태이면 폴링 피드백 전치 클럭 신호(ifbclkf_pre)가 라이징 피드백 클럭 신호(ifbclkr)로 출력되는 한편, 외부 클럭의 하이 펄스 폭(high pulse width)이 큰 비중 선택 신호(weight_sel)가 "L"상태이면 라이징 피드백 전치 클럭 신호(ifbclkr_pre)가 라이징 피드백 클럭 신호(ifbclkr)로 출력된다.
도 8은 본 발명에 따른 클럭 선택기(650)의 출력 시뮬레이션 파형도이다.
외부 클럭의 하이 펄스 폭이 작은 경우에 스큐에 따른 지연 고정 루프에서의 클럭의 듀티 편차가 43%(FF), 48%(TT), 47%(SS)로 약 5% 정도 감소할 수 있음을 알 수 있다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명에 따르면 외부 클럭의 하이 펄스 폭이 작은 경우에 스큐에 따른 클럭 듀티의 편차를 감소시킬 수 있다. 또한, 본 발명을 적용하는 반도체 기억 소자는 지연 고정 루프가 갖는 지터 성분을 감소시켜 빠른 데이터 처리 속도를 구현할 수 있다.

Claims (14)

  1. 외부로부터 인가되는 외부 클럭의 듀티를 조정함에 있어서,
    인가되는 라이징 클럭과 폴링 클럭의 위상을 비교하여 위상 비교 신호를 출력하기 위한 위상 비교기;
    인가되는 제1 및 제2 위상 고정 상태 신호를 이용하여 상기 라이징 클럭의 듀티 조정을 수행하기 위한 클럭 듀티 조정 인에이블 신호를 출력하고, 상기 위상 비교기로부터 출력되는 위상 비교 신호를 이용하여 상기 라이징 클럭과 폴링 클럭의 위상의 혼합 비율을 결정하기 위한 비중 선택 신호를 출력할 수 있는 클럭 듀티 조정 제어기;
    상기 클럭 듀티 인에이블 신호와 상기 비중 선택 신호를 이용하여 상기 라이징 클럭과 폴링 클럭의 위상을 혼합한 라이징 피드백 전치 클럭 신호를 출력하기 위한 라이징 클럭용 믹서;
    상기 클럭 듀티 인에이블 신호와 상기 비중 선택 신호를 이용하여 상기 라이징 클럭과 폴링 클럭의 위상을 혼합한 폴링 피드백 전치 클럭 신호를 출력하기 위한 폴링 클럭용 믹서; 및
    상기 비중 선택 신호에 제어되어 상기 라이징 피드백 전치 클럭 신호와 폴링 피드백 전치 클럭 신호 중 어느 하나를 선택하여 출력하기 위한 클럭 선택기
    를 포함하는 클럭 듀티 조정 회로.
  2. 제1항에 있어서, 상기 클럭 듀티 조정 제어기는,
    상기 비중 선택 신호와 상기 비중 선택 신호의 반전 신호를 출력하는 클럭 듀티 조정 회로.
  3. 제2항에 있어서, 상기 클럭 선택기는,
    상기 라이징 클럭의 듀티를 조정하기 전에는 상기 라이징 피드백 전치 클럭 신호와 폴링 피드백 전치 클럭 신호를 각각 라이징 피드백 클럭 신호와 폴링 피드백 클럭 신호로 출력하는 클럭 듀티 조정 회로.
  4. 제3항에 있어서, 상기 클럭 선택기는,
    상기 비중 선택 신호에 제어되어 상기 외부 클럭의 하이 펄스 폭이 작으면 상기 폴링 피드백 전치 클럭 신호가 상기 라이징 피드백 클럭 신호로 출력되게 하고, 상기 외부 클럭의 하이 펄스 폭이 크면 상기 라이징 피드백 전치 클럭 신호가 라이징 피드백 클럭 신호로 출력되게 하는 클럭 듀티 조정 회로.
  5. 제4항에 있어서, 상기 클럭 선택기는,
    상기 비중 선택 신호를 반전시키기 위한 제1 인버터;
    상기 제1 인버터의 출력과 상기 클럭 듀티 인에이블 바아 신호를 입력으로 하는 제1 노아게이트;
    상기 제1 노아게이트의 출력을 반전시키기 위한 제2 인버터;
    상기 클럭 듀티 인에이블 바아 신호를 반전시키기 위한 제3 인버터;
    상기 제1 노아게이트의 출력에 제어되어 상기 라이징 피드백 전치 클럭 신호를 통과시키기 위한 제1 전달게이트;
    상기 제2 인버터의 출력에 제어되어 상기 폴링 피드백 전치 클럭 신호를 통과시키기 위한 제2 전달게이트;
    상기 클럭 듀티 인에이블 바아 신호에 제어되어 상기 라이징 피드백 전치 클럭 신호를 통과시키기 위한 제3 전달게이트; 및
    상기 제3 인버터의 출력에 제어되어 상기 폴링 피드백 전치 클럭 신호를 통과시키기 위한 제3 전달게이트
    를 포함하는 클럭 듀티 조정 회로.
  6. 제1항에 있어서, 상기 폴링 클럭용 믹서는,
    상기 비중 선택 신호를 이용하여 비중 선택 신호의 반전 신호를 생성하는 클럭 듀티 조정 회로.
  7. 제6항에 있어서, 상기 클럭 선택기는,
    상기 라이징 클럭의 듀티를 조정하기 전에는 상기 라이징 피드백 전치 클럭 신호와 폴링 피드백 전치 클럭 신호를 각각 라이징 피드백 클럭 신호와 폴링 피드백 클럭 신호로 출력하는 클럭 듀티 조정 회로.
  8. 제7항에 있어서, 상기 클럭 선택기는,
    상기 비중 선택 신호에 제어되어 상기 외부 클럭의 하이 펄스 폭이 작으면 상기 폴링 피드백 전치 클럭 신호가 상기 라이징 피드백 클럭 신호로 출력되게 하고, 상기 외부 클럭의 하이 펄스 폭이 크면 상기 라이징 피드백 전치 클럭 신호가 라이징 피드백 클럭 신호로 출력되게 하는 클럭 듀티 조정 회로.
  9. 제8항에 있어서, 상기 클럭 선택기는,
    상기 비중 선택 신호를 반전시키기 위한 제1 인버터;
    상기 제1 인버터의 출력과 상기 클럭 듀티 인에이블 바아 신호를 입력으로 하는 제1 노아게이트;
    상기 제1 노아게이트의 출력을 반전시키기 위한 제2 인버터;
    상기 클럭 듀티 인에이블 바아 신호를 반전시키기 위한 제3 인버터;
    상기 제1 노아게이트의 출력에 제어되어 상기 라이징 피드백 전치 클럭 신호를 통과시키기 위한 제1 전달게이트;
    상기 제2 인버터의 출력에 제어되어 상기 폴링 피드백 전치 클럭 신호를 통과시키기 위한 제2 전달게이트;
    상기 클럭 듀티 인에이블 바아 신호에 제어되어 상기 라이징 피드백 전치 클럭 신호를 통과시키기 위한 제3 전달게이트; 및
    상기 제3 인버터의 출력에 제어되어 상기 폴링 피드백 전치 클럭 신호를 통과시키기 위한 제3 전달게이트
    를 포함하는 클럭 듀티 조정 회로.
  10. 제1항 내지 제9항 중 어느 한 항의 클럭 듀티 조정 회로를 이용하여 상기 외부 클럭과 내부 클럭의 위상을 고정시키기 위한 지연 고정 루프 회로.
  11. 외부에서 인가되는 외부 클럭의 듀티를 조정함에 있어서,
    인가되는 라이징 클럭과 폴링 클럭의 위상을 비교하여 위상 비교 신호를 출력하는 제1 단계;
    인가되는 제1 및 제2 위상 고정 상태 신호를 이용하여 상기 라이징 클럭의 듀티 조정을 수행하기 위한 클럭 듀티 조정 인에이블 신호를 출력하고, 상기 위상 비교 신호를 이용하여 상기 라이징 클럭과 폴링 클럭의 위상의 혼합 비율을 결정하기 위한 비중 선택 신호를 출력하는 제2 단계;
    상기 클럭 듀티 인에이블 신호와 상기 비중 선택 신호를 이용하여 상기 라이징 클럭과 폴링 클럭의 위상을 혼합한 라이징 피드백 전치 클럭 신호를 출력하는 제3 단계;
    상기 클럭 듀티 인에이블 신호와 상기 비중 선택 신호를 이용하여 상기 라이징 클럭과 폴링 클럭의 위상을 혼합한 폴링 피드백 전치 클럭 신호를 출력하는 제4 단계; 및
    상기 비중 선택 신호에 제어되어 상기 라이징 피드백 전치 클럭 신호와 폴링 피드백 전치 클럭 신호 중 어느 하나를 선택하여 출력하는 제5 단계
    를 포함하는 클럭 듀티 조정 방법.
  12. 제11항에 있어서, 상기 제5 단계는,
    상기 라이징 클럭의 듀티를 조정하기 전에는 상기 라이징 피드백 전치 클럭 신호와 폴링 피드백 전치 클럭 신호를 각각 라이징 피드백 클럭 신호와 폴링 피드백 클럭 신호로 출력하는 클럭 듀티 조정 방법.
  13. 제12항에 있어서, 상기 제5 단계는,
    상기 비중 선택 신호에 제어되어 상기 외부 클럭의 하이 펄스 폭이 작으면 상기 폴링 피드백 전치 클럭 신호가 상기 라이징 피드백 클럭 신호로 출력되게 하고, 상기 외부 클럭의 하이 펄스 폭이 크면 상기 라이징 피드백 전치 클럭 신호가 라이징 피드백 클럭 신호로 출력되게 하는 클럭 듀티 조정 방법.
  14. 제11항 내지 제13항 중 어느 한 항의 클럭 듀티 조정 방법을 이용하여 상기 외부 클럭과 내부 클럭의 위상을 고정시키기 위한 지연 고정 루프의 제어 방법.
KR1020050027354A 2005-03-31 2005-03-31 클럭 듀티 조정 회로, 이를 이용한 지연 고정 루프 회로 및그 방법 KR100696957B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020050027354A KR100696957B1 (ko) 2005-03-31 2005-03-31 클럭 듀티 조정 회로, 이를 이용한 지연 고정 루프 회로 및그 방법
JP2005380645A JP4542032B2 (ja) 2005-03-31 2005-12-29 クロックのデューティ調整回路、これを用いた遅延固定ループ回路及びその方法
US11/323,581 US7368966B2 (en) 2005-03-31 2005-12-29 Clock generator and clock duty cycle correction method
TW094147402A TWI313468B (en) 2005-03-31 2005-12-30 Clock generator and clock duty cycle correction method
US12/080,069 US7605626B2 (en) 2005-03-31 2008-03-31 Clock generator and clock duty cycle correction method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050027354A KR100696957B1 (ko) 2005-03-31 2005-03-31 클럭 듀티 조정 회로, 이를 이용한 지연 고정 루프 회로 및그 방법

Publications (2)

Publication Number Publication Date
KR20060104869A true KR20060104869A (ko) 2006-10-09
KR100696957B1 KR100696957B1 (ko) 2007-03-20

Family

ID=37069633

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050027354A KR100696957B1 (ko) 2005-03-31 2005-03-31 클럭 듀티 조정 회로, 이를 이용한 지연 고정 루프 회로 및그 방법

Country Status (4)

Country Link
US (2) US7368966B2 (ko)
JP (1) JP4542032B2 (ko)
KR (1) KR100696957B1 (ko)
TW (1) TWI313468B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100911195B1 (ko) * 2007-12-07 2009-08-06 주식회사 하이닉스반도체 듀티비 보정 회로

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100696957B1 (ko) * 2005-03-31 2007-03-20 주식회사 하이닉스반도체 클럭 듀티 조정 회로, 이를 이용한 지연 고정 루프 회로 및그 방법
KR100668852B1 (ko) * 2005-06-30 2007-01-16 주식회사 하이닉스반도체 듀티비 보정 장치
US7310010B2 (en) * 2006-04-13 2007-12-18 Infineon Technologies Ag Duty cycle corrector
KR101124875B1 (ko) * 2006-04-26 2012-03-27 콸콤 인코포레이티드 펄스-간 듀티 사이클링 제어 장치 및 그 방법
KR100728907B1 (ko) * 2006-06-26 2007-06-15 주식회사 하이닉스반도체 반도체 메모리의 클럭신호 생성장치 및 방법
KR100808591B1 (ko) * 2006-06-30 2008-02-29 주식회사 하이닉스반도체 클럭 트리 회로 및 그를 이용한 듀티 보정 테스트 방법과그를 포함하는 반도체 메모리 장치
KR100853462B1 (ko) * 2006-08-31 2008-08-21 주식회사 하이닉스반도체 반도체 메모리 장치
KR100805698B1 (ko) * 2006-08-31 2008-02-21 주식회사 하이닉스반도체 반도체 메모리 장치
KR100857429B1 (ko) * 2006-12-18 2008-09-09 주식회사 하이닉스반도체 반도체 메모리 장치의 지연 고정 루프 회로
KR100892647B1 (ko) * 2007-08-13 2009-04-09 주식회사 하이닉스반도체 반도체 메모리 장치의 클럭 생성 회로
KR100915813B1 (ko) * 2007-09-04 2009-09-07 주식회사 하이닉스반도체 듀티 싸이클 보정 회로
KR100891300B1 (ko) * 2007-09-04 2009-04-06 주식회사 하이닉스반도체 반도체 장치 및 그 구동방법
JP5448324B2 (ja) * 2007-10-23 2014-03-19 ピーエスフォー ルクスコ エスエイアールエル Ｄｌｌ回路及びこれを備える半導体装置、並びに、データ処理システム
KR100903366B1 (ko) * 2007-11-02 2009-06-23 주식회사 하이닉스반도체 듀티 보정 회로를 가진 반도체 메모리 장치
US8018261B2 (en) * 2008-03-25 2011-09-13 Micron Technology, Inc. Clock generator and methods using closed loop duty cycle correction
JP5579373B2 (ja) * 2008-05-22 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル Ｄｌｌ回路
KR100954111B1 (ko) * 2008-06-05 2010-04-23 주식회사 하이닉스반도체 반도체 메모리장치
TWI391729B (zh) * 2008-07-16 2013-04-01 Tpo Displays Corp 液晶顯示裝置
CN102318192B (zh) * 2009-02-26 2013-11-20 松下电器产业株式会社 相位调整电路
US7898309B1 (en) * 2009-05-14 2011-03-01 Atheros Communications, Inc. Analog duty cycle correction loop for clocks
US8324949B2 (en) * 2010-10-08 2012-12-04 Texas Instruments Incorporated Adaptive quadrature correction for quadrature clock path deskew
US8515380B2 (en) * 2011-06-16 2013-08-20 Texas Instruments Incorporated Current mode blixer with noise cancellation
EP2798739A4 (en) 2011-12-29 2016-08-17 Intel Corp DEVICE AND METHOD FOR A DIGITAL CLOCK MOTOR WITH A KEY RATIO CORRECTION AND QUADRATURE PLACEMENT
TWI448081B (zh) * 2012-01-20 2014-08-01 Nat Univ Chung Cheng All-digital clock correction circuit and method thereof
US8750818B2 (en) 2012-04-13 2014-06-10 Mediatek Inc. Signal processing circuit with circuit induced noise cancellation
KR20140069978A (ko) * 2012-11-30 2014-06-10 에스케이하이닉스 주식회사 반도체 장치 및 이의 듀티비 보정 방법
KR101982492B1 (ko) 2013-01-25 2019-05-27 삼성전자 주식회사 듀티 코드를 주기 코드에 정규화하여 클락 신호 생성 방법과 장치들
US8917132B2 (en) 2013-03-11 2014-12-23 Micron Technology, Inc. Apparatuses, methods, and circuits including a delay circuit
US8947144B2 (en) * 2013-06-18 2015-02-03 Micron Technology, Inc. Apparatuses and methods for duty cycle adjustment
US9503066B2 (en) 2013-07-08 2016-11-22 Micron Technology, Inc. Apparatuses and methods for phase interpolating clock signals and for providing duty cycle corrected clock signals
CN105337609B (zh) * 2015-12-02 2018-07-20 上海兆芯集成电路有限公司 延迟锁定回路
CN105337608B (zh) * 2015-12-02 2018-09-14 上海兆芯集成电路有限公司 延迟锁定回路
TWI754303B (zh) * 2020-06-17 2022-02-01 群聯電子股份有限公司 等化器電路、記憶體儲存裝置及訊號調整方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100291004B1 (ko) * 1998-12-30 2001-06-01 윤종용 입력 기준신호의 주파수 오프셋 검출장치
KR100345074B1 (ko) * 1999-12-16 2002-07-20 주식회사 하이닉스반도체 딜레이 록 루프의 듀티 사이클 보정 회로
KR100321755B1 (ko) * 1999-12-24 2002-02-02 박종섭 록킹 시간이 빠른 지연고정루프
KR100575864B1 (ko) * 1999-12-30 2006-05-03 주식회사 하이닉스반도체 램버스 디램
KR100393206B1 (ko) * 2000-10-23 2003-07-31 삼성전자주식회사 고주파 특성과 수율 향상을 위한 지연동기회로
JP4609808B2 (ja) * 2001-09-19 2011-01-12 エルピーダメモリ株式会社 半導体集積回路装置及び遅延ロックループ装置
KR100424180B1 (ko) * 2001-12-21 2004-03-24 주식회사 하이닉스반도체 듀티 사이클 보상 기능을 갖는 지연 고정 루프 회로
KR100477808B1 (ko) * 2002-05-21 2005-03-21 주식회사 하이닉스반도체 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법
KR100507875B1 (ko) * 2002-06-28 2005-08-18 주식회사 하이닉스반도체 지연고정루프에서의 클럭분주기 및 클럭분주방법
KR100486268B1 (ko) * 2002-10-05 2005-05-03 삼성전자주식회사 내부에서 자체적으로 듀티싸이클 보정을 수행하는지연동기루프 회로 및 이의 듀티싸이클 보정방법
KR100490655B1 (ko) * 2002-10-30 2005-05-24 주식회사 하이닉스반도체 듀티 사이클 보정 회로 및 그를 구비한 지연고정루프
KR100507873B1 (ko) * 2003-01-10 2005-08-17 주식회사 하이닉스반도체 듀티 보정 회로를 구비한 아날로그 지연고정루프
KR100520657B1 (ko) * 2003-03-19 2005-10-13 주식회사 하이닉스반도체 지연 고정 루프 회로에 적용되는 위상 비교기
JP2005039636A (ja) * 2003-07-16 2005-02-10 Matsushita Electric Ind Co Ltd デューティ補正回路
JP3859624B2 (ja) * 2003-07-31 2006-12-20 エルピーダメモリ株式会社 遅延回路と遅延同期ループ装置
KR100605604B1 (ko) * 2003-10-29 2006-07-28 주식회사 하이닉스반도체 지연 고정 루프 및 그 제어 방법
KR100578232B1 (ko) * 2003-10-30 2006-05-12 주식회사 하이닉스반도체 지연 고정 루프
KR100554981B1 (ko) * 2003-11-20 2006-03-03 주식회사 하이닉스반도체 지연 고정 루프
KR100696957B1 (ko) * 2005-03-31 2007-03-20 주식회사 하이닉스반도체 클럭 듀티 조정 회로, 이를 이용한 지연 고정 루프 회로 및그 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100911195B1 (ko) * 2007-12-07 2009-08-06 주식회사 하이닉스반도체 듀티비 보정 회로

Also Published As

Publication number Publication date
US20080204099A1 (en) 2008-08-28
TW200636754A (en) 2006-10-16
US7605626B2 (en) 2009-10-20
US20060220714A1 (en) 2006-10-05
JP4542032B2 (ja) 2010-09-08
US7368966B2 (en) 2008-05-06
TWI313468B (en) 2009-08-11
JP2006285950A (ja) 2006-10-19
KR100696957B1 (ko) 2007-03-20

Similar Documents

Publication Publication Date Title
KR100696957B1 (ko) 클럭 듀티 조정 회로, 이를 이용한 지연 고정 루프 회로 및그 방법
KR100810070B1 (ko) 지연고정루프
KR100713082B1 (ko) 클럭의 듀티 비율을 조정할 수 있는 지연 고정 루프
KR100399941B1 (ko) 디디알 에스디램의 레지스터 제어 지연고정루프
KR100477808B1 (ko) 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법
KR100811263B1 (ko) 듀티사이클 보정회로 및 이를 이용한 지연고정루프 회로
KR100605588B1 (ko) 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법
KR100477809B1 (ko) 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법
KR100834400B1 (ko) Ｄｒａｍ의 동작 주파수를 높이기 위한 지연고정루프 및 그의 출력드라이버
US7778095B2 (en) Semiconductor memory device and method for driving the same
US7535270B2 (en) Semiconductor memory device
JP5149076B2 (ja) 遅延固定ループ
KR100868015B1 (ko) 지연 장치, 이를 이용한 지연 고정 루프 회로 및 반도체메모리 장치
KR102001692B1 (ko) 멀티 채널 지연 고정 루프
US7109774B2 (en) Delay locked loop (DLL) circuit and method for locking clock delay by using the same
US7902899B2 (en) Apparatus and method of generating reference clock for DLL circuit
KR20090020410A (ko) 클럭 펄스 발생 회로
KR20040023838A (ko) 레지스터 제어 지연고정루프
KR20080001124A (ko) 반도체 메모리 장치
KR100605605B1 (ko) 지연고정루프를 갖는 반도체메모리소자
KR20080035367A (ko) 반도체 메모리 장치의 지연고정루프
KR101347283B1 (ko) 카스 레이턴시 회로 및 이를 구비하는 반도체 메모리 장치
KR20060114234A (ko) 지연고정클럭을 생성하는 회로 및 그 생성방법
KR20090043943A (ko) 지연고정루프 회로의 지연 회로 및 지연 방법
JP2008022466A (ja) クロック生成回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120222

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee