KR100808591B1 - 클럭 트리 회로 및 그를 이용한 듀티 보정 테스트 방법과그를 포함하는 반도체 메모리 장치 - Google Patents

클럭 트리 회로 및 그를 이용한 듀티 보정 테스트 방법과그를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 클럭의 듀티를 보정하기 위한 클럭 트리 회로를 포함하는 반도체 메모리 장치를 개시한다. 이 장치는, 테스트 모드시 듀티가 일정한 기준 클럭 REF_CLK을 이용하여 일정한 듀티를 갖도록 베타 비를 설정한 뒤, 지연 고정 루프(100)에서 출력되는 DLL 클럭 DLL_CLK에 설정된 베타 비를 적용하고, 베타 비가 적용된 DLL 클럭 DLL_CLK의 듀티가 일정하지 않은 경우 지연 고정 루프(100)에서 DLL 클럭 DLL_CLK의 듀티를 보정하도록 한다.

Description

클럭 트리 회로 및 그를 이용한 듀티 보정 테스트 방법과 그를 포함하는 반도체 메모리 장치{CLOCK TREE CIRCUIT AND DUTY CORRECTION TEST METHOD USING THE SAME AND SEMICONDUCTOR MEMORY DEVICE COMPRISING SAME}
도 1은 종래 기술에 따른 지연 고정 루프(10)와 클럭 트리 회로(20)를 나타내는 도면.
도 2는 본 발명의 실시 예를 나타내는 블럭도.
도 3은 도 2의 선택부(300)의 일 예를 나타내는 회로도.
도 4는 도 2의 제어부(400)의 일 예를 나타내는 회로도.
도 5는 도 2의 클럭 트리부(500)의 일 예를 나타내는 회로도.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 클럭의 듀티를 보정하기 위한 클럭 트리 회로를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 외부 클럭과 데이터 또는 외부 클럭과 내부 클럭 간의 스큐(skew)를 보상하기 위해 지연 고정 루프(delay locked loop)를 사용한다.
그리고, 이러한 지연 고정 루프에서 지연 고정된 클럭의 듀티를 보정하기 위해, 종래에는 지연 고정 루프와 래치 및 출력 버퍼 등을 포함하는 리드 데이터 경로(read data path) 사이에 도 1과 같은 클럭 트리(clock tree) 회로가 연결된다.
도 1의 클럭 트리 회로(20)는 직렬 연결된 다수의 인버터(INV1)를 포함하며, 각 인버터(INV1) 사이에는 클럭의 듀티를 보정하기 위한 풀 업 및 풀 다운 소자(PM1,NM1)가 메탈 옵션(metal option)(21)을 통해 연결된다.
이러한 구성을 갖는 도 1의 클럭 트리 회로(20)는 최초 설정된 베타 비(beta ratio)에 따라 메탈 옵션을 커팅(cutting)하여 풀 업 및 풀 다운 소자(PM1,NM1)를 선택적으로 연결함으로써, 지연 고정 루프(10)에서 지연 고정된 DLL 클럭 DLL_CLK의 듀티를 보정하여 출력 클럭 CLK_OUT으로 출력하고, 출력 클럭 CLK_OUT을 측정하여 듀티가 설계자가 원하는 비로 보정되지 않은 경우에 다시 베타 비를 조절하는 동작을 반복함으로써, 출력 클럭 CLK_OUT의 듀티를 완전하게 보정한다.
하지만, 이러한 클럭 트리 회로를 이용하여 듀티를 보정하는 작업을 반복할 때, 종래에는 측정된 출력 클럭 CLK_OUT의 듀티 왜곡이 지연 고정 루프에 의한 것인지 클럭 트리 회로에 의한 것인지 알 수 없는 문제점이 있다.
즉, 클럭 트리 회로에서 출력되는 클럭 CLK_OUT의 듀티 왜곡이 지연 고정 루프에 의한 듀티 왜곡일 수 있고, 클럭 트리 회로에서 설정된 베타 비에 의한 듀티 왜곡일 수도 있다. 클럭 트리 회로에 의한 듀티 왜곡은 종래의 클럭 트리 회로를 이용하여 배타 비를 조정하는 방법으로 보정할 수 있으나, 지연 고정 루프에 의한 듀티 왜곡인 경우 듀티를 완벽하게 보정하기 힘들 수 있으며, 듀티를 보정하기까지 많은 시행착오를 겪어야 하므로 시간 소모와 자원 낭비가 발생할 수 있는 문제점이 있다.
또한, 종래의 클럭 트리 회로는 메탈 옵션을 사용하여 듀티를 조정하는 경우, 듀티를 정확하게 보정하기까지 소모되는 시간이 많아져서 개발 일정이 길어질 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 테스트 모드를 사용하여 듀티가 일정한 클럭과 지연 고정 루프에서 출력되는 DLL 클럭 중 어느 하나를 선택하여 클럭 트리 회로로 제공함으로써, 클럭 트리 회로에서 출력되는 클럭의 듀티 왜곡이 지연 고정 루프에 의한 것인지 클럭 트리 회로에 의한 것인지 판별하고자 함에 있다.
또한, 본 발명의 다른 목적은 메탈 옵션을 사용하지 않고 테스트 모드를 이용하여 듀티를 조정함으로써, 듀티 보정 시간을 단축하고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 반도체 메모리 장치는, 외부 클럭과 내부 클럭 간의 스큐를 보상하여 DLL 클럭으로 출력하는 지연 고정 루프; 일정한 듀티를 갖는 기준 클럭을 제공하는 발진부; 상기 지연 고정 루프에서 출력된 DLL 클럭과 상기 발진부에서 출력된 기준 클럭을 입력받아서, 테스트 모드시 인에이블되는 선택 신호에 따라 상기 DLL 클럭과 상기 기준 클럭 중 어느 하나를 선택하여 입력 클럭으로 제공하는 선택부; 및 상기 입력 클럭의 듀티비를 조정하는 클럭 트리 회로;를 포함함을 특징으로 한다.
상기 구성에서, 상기 클럭 트리 회로는 상기 입력 클럭으로서 상기 기준 클럭이 입력될 때 일정한 듀티를 갖도록 듀티 조절에 이용되는 풀 업 및 풀 다운 소자의 베타 비를 조정하고, 상기 입력 클럭으로서 상기 DLL 클럭이 입력될 때 상기 조정된 베타 비를 상기 입력 클럭에 적용하여 출력함이 바람직하다.
상기 구성에서, 상기 클럭 트리 회로는, 상기 테스트 모드시 테스트 신호를 입력받아서 스위칭 제어 신호를 출력하는 제어부; 및 상기 입력 클럭을 입력받아서 상기 스위칭 제어 신호에 따라 듀티를 조정하는 클럭 트리부;를 포함함이 바람직하다.
상기 구성에서, 상기 제어부는, 상기 테스트 신호를 입력받아서 상기 클럭 트리부의 듀티 보정을 위한 풀 업 동작을 제어하는 풀 업 스위칭 제어 신호를 출력하는 풀 업 스위칭 제어부; 및 상기 테스트 신호를 입력받아서 상기 클럭 트리부의 듀티 보정을 위한 풀 다운 동작을 제어하는 풀 다운 스위칭 제어 신호를 출력하는 풀 다운 스위칭 제어부;를 포함함이 바람직하다.
상기 구성에서, 상기 풀 업 스위칭 제어부는, 상기 테스트 신호를 입력받아서 제 1 플립플롭 입력용 펄스, 제 1 플립플롭 클럭용 펄스, 제 1 셋/리셋용 펄스, 및 제 1 쉬프트 레지스터 클럭용 펄스를 생성하는 제 1 펄스 발생부; 상기 제 1 셋/리셋용 펄스에 의해 셋 상태로 되며, 상기 제 1 쉬프트 레지스터 클럭용 펄스가 발생할 때 제 1 출력 신호를 쉬프트시키는 제 1 쉬프트 레지스터부; 및 상기 제 1 셋/리셋용 펄스에 의해 셋 상태로 되며, 상기 제 1 플립플롭 클럭용 펄스가 발생하는 동시에 상기 제 1 출력 신호가 순차적으로 들어오면, 상기 제 1 플립플롭 입력용 펄스를 입력받아서 상기 풀 업 스위칭 제어 신호를 순차적으로 인에이블시키는 제 1 플립플롭부;를 포함함이 바람직하다.
상기 구성에서, 상기 제 1 쉬프트 레지스터부는, 상기 제 1 셋/리셋용 펄스를 입력받는 셋 단자, 상기 제 1 쉬프트 레지스터 클럭용 펄스를 입력받는 클럭 단자, 최종단의 D 플립플롭의 출력 단자와 연결되는 입력 단자, 및 다음단의 D 플립플롭의 입력 단자와 연결되는 출력 단자를 갖는 제 1 D 플립플롭; 및 상기 제 1 셋/리셋용 펄스를 입력받는 리셋 단자, 상기 제 1 쉬프트 레지스터 클럭용 펄스를 입력받는 클럭 단자, 전단의 D 플립플롭의 출력 단자와 연결되는 입력 단자, 및 다음단의 D 플립플롭의 입력 단자와 연결되는 출력 단자를 갖는 다수의 제 2 D 플립플롭;로 구성됨이 바람직하다.
상기 구성에서, 상기 제 1 플립플롭부는 상기 제 1 셋/리셋용 펄스를 입력받는 셋 단자, 상기 제 1 출력 신호와 상기 제 1 플립플롭 클럭용 펄스를 앤드 조합한 신호를 입력받는 클럭 단자, 상기 제 1 플립플롭 입력용 펄스를 입력받는 입력 단자, 및 상기 풀 업 스위칭 제어 신호를 출력하는 출력 단자를 갖는 다수의 제 3 D 플립플롭으로 구성됨이 바람직하다.
상기 구성에서, 상기 풀 다운 스위칭 제어부는, 상기 테스트 신호를 입력받아서 제 2 플립플롭 입력용 펄스, 제 2 플립플롭 클럭용 펄스, 제 2 셋/리셋용 펄스, 및 제 2 쉬프트 레지스터 클럭용 펄스를 생성하는 제 2 펄스 발생부; 상기 제 2 셋/리셋용 펄스에 의해 셋 상태로 되며, 상기 제 2 쉬프트 레지스터 클럭용 펄스가 발생할 때 제 2 출력 신호를 쉬프트시키는 제 2 쉬프트 레지스터부; 및 상기 제 2 셋/리셋용 펄스에 의해 리셋 상태로 되며, 상기 제 2 플립플롭 클럭용 펄스가 발생하는 동시에 상기 제 2 출력 신호가 순차적으로 들어오면, 상기 제 2 플립플롭 입력용 펄스를 입력받아서 상기 풀 다운 스위칭 제어 신호를 순차적으로 인에이블시키는 제 2 플립플롭부;를 포함함이 바람직하다.
상기 구성에서, 상기 제 2 쉬프트 레지스터부는, 상기 제 2 셋/리셋용 펄스를 입력받는 셋 단자, 상기 제 2 쉬프트 레지스터 클럭용 펄스를 입력받는 클럭 단자, 최종단의 D 플립플롭의 출력 단자와 연결되는 입력 단자, 및 다음단의 D 플립플롭의 입력 단자와 연결되는 출력 단자를 갖는 제 4 D 플립플롭; 및 상기 제 2 셋/리셋용 펄스를 입력받는 리셋 단자, 상기 제 2 쉬프트 레지스터 클럭용 펄스를 입력받는 클럭 단자, 전단의 D 플립플롭의 출력 단자와 연결되는 입력 단자, 및 다음단의 D 플립플롭의 입력 단자와 연결되는 출력 단자를 갖는 다수의 제 5 D 플립플롭;로 구성됨이 바람직하다.
상기 구성에서, 상기 제 2 플립플롭부는 상기 제 2 셋/리셋용 펄스를 입력받는 리셋 단자, 상기 제 2 출력 신호와 상기 제 2 플립플롭 클럭용 펄스를 앤드 조합한 신호를 입력받는 클럭 단자, 상기 제 2 플립플롭 입력용 펄스를 입력받는 입력 단자, 및 상기 풀 다운 스위칭 제어 신호를 출력하는 출력 단자를 갖는 다수의 제 6 D 플립플롭으로 구성됨이 바람직하다.
상기 구성에서, 상기 클럭 트리부는, 상기 스위칭 제어 신호에 따라 스위칭하는 스위칭 수단; 상기 스위칭 수단의 상태에 따라 상기 입력 클럭의 전위를 상승시키는 풀 업 수단; 및 상기 스위칭 수단의 상태에 따라 상기 입력 클럭의 전위를 하강시키는 풀 다운 수단;을 포함함이 바람직하다.
상기 구성에서, 상기 스위칭 수단은 상기 각 스위칭 제어 신호에 따라 스위 칭하여 상기 풀 업 수단의 풀 업 동작을 제어하는 PMOS 트랜지스터형 스위칭 소자와, 상기 스위칭 제어 신호에 따라 스위칭하여 상기 풀 다운 수단의 풀 다운 동작을 제어하는 NMOS 트랜지스터형 스위칭 소자로 구성됨이 바람직하다.
상기 구성에서, 상기 풀 업 수단은 상기 입력 클럭의 상태에 따라 턴 온되어 상기 입력 클럭의 전위를 상승시키는 PMOS 트랜지스터형 풀 업 소자로 구성되고, 상기 풀 다운 수단은 상기 입력 클럭의 상태에 따라 턴 온되어 상기 입력 클럭의 전위를 하강시키는 NMOS 트랜지스터형 풀 다운 소자로 구성됨이 바람직하다.
상기 구성에서, 상기 발진부는 링 오실레이터 구조를 가짐이 바람직하다.
상기 구성에서, 상기 선택부는 상기 선택 신호가 인에이블될 때 상기 기준 클럭을 상기 입력 클럭으로 제공하고, 상기 선택 신호가 디스에이블될 때 상기 DLL 클럭을 상기 입력 클럭으로 제공함이 바람직하다.
상기 구성에서, 상기 선택부는, 상기 DLL 클럭과 상기 선택 신호를 낸드 조합하는 제 1 낸드 게이트; 상기 선택 신호를 반전하는 인버터; 상기 인버터에 의해 반전된 신호와 상기 기준 클럭을 낸드 조합하는 제 2 낸드 게이트; 및 상기 제 1 낸드 게이트에 의해 낸드 조합된 신호와 상기 제 2 낸드 게이트에 의해 낸드 조합된 신호를 낸드 조합하는 제 3 낸드 게이트;로 구성됨이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 소정 클럭의 듀티를 보상하기 위한 클럭 트리 회로는, 테스트 모드시 설정된 테스트 신호에 따라 듀티를 보상하기 위한 스위칭 제어 신호를 출력하는 제어부; 및 상기 소정 클럭을 입력받아서 상기 스위칭 제어 신호에 따라 듀티를 조절하는 클럭 트리부;를 포함함를 포함함을 특징으 로 한다.
상기 구성에서, 상기 제어부는 상기 기준 클럭에 대응되게 설정된 상기 테스트 신호에 따라 듀티를 보상하기 위한 풀 업 및 풀 다운 소자의 베타 비를 설정하여 상기 스위칭 제어 신호로 출력함이 바람직하다.
상기 구성에서, 상기 제어부는, 상기 테스트 신호를 입력받아서 상기 클럭 트리부의 듀티 보정을 위한 풀 업 동작을 제어하는 풀 업 스위칭 제어 신호를 출력하는 풀 업 스위칭 제어부; 및 상기 테스트 신호를 입력받아서 상기 클럭 트리부의 듀티 보정을 위한 풀 다운 동작을 제어하는 풀 다운 스위칭 제어 신호를 출력하는 풀 다운 스위칭 제어부;를 포함함이 바람직하다.
상기 구성에서, 상기 풀 업 스위칭 제어부는, 상기 테스트 신호를 입력받아서 제 1 플립플롭 입력용 펄스, 제 1 플립플롭 클럭용 펄스, 제 1 셋/리셋용 펄스, 및 제 1 쉬프트 레지스터 클럭용 펄스를 생성하는 제 1 펄스 발생부; 상기 제 1 셋/리셋용 펄스에 셋 상태로 되며, 상기 제 1 쉬프트 레지스터 클럭용 펄스가 발생할 때 제 1 출력 신호를 쉬프트시키는 제 1 쉬프트 레지스터부; 및 상기 제 1 셋/리셋용 펄스에 의해 셋 상태로 되며, 상기 제 1 플립플롭 클럭용 펄스가 발생하는 동시에 상기 제 1 출력 신호가 순차적으로 들어오면, 상기 제 1 플립플롭 입력용 펄스를 입력받아서 상기 풀 업 스위칭 제어 신호를 순차적으로 인에이블시키는 제 1 플립플롭부;를 포함함이 바람직하다.
상기 구성에서, 상기 풀 다운 스위칭 제어부는, 상기 테스트 신호를 입력받아서 제 2 플립플롭 입력용 펄스, 제 2 플립플롭 클럭용 펄스, 제 2 셋/리셋용 펄 스, 및 제 2 쉬프트 레지스터 클럭용 펄스를 생성하는 제 2 펄스 발생부; 상기 제 2 셋/리셋용 펄스에 의해 셋 상태로 되며, 상기 제 2 쉬프트 레지스터 클럭용 펄스가 발생할 때 제 2 출력 신호를 쉬프트시키는 제 2 쉬프트 레지스터부; 및 상기 제 2 셋/리셋용 펄스에 의해 리셋 상태로 되며, 상기 제 2 플립플롭 클럭용 펄스가 발생하는 동시에 상기 제 2 출력 신호가 순차적으로 들어오면, 상기 제 2 플립플롭 입력용 펄스를 입력받아서 상기 풀 다운 스위칭 제어 신호를 순차적으로 인에이블시키는 제 2 플립플롭부;를 포함함이 바람직하다.
상기 구성에서, 상기 클럭 트리부는, 상기 스위칭 제어 신호에 따라 스위칭하는 다수의 스위칭 수단; 상기 스위칭 수단의 상태에 따라 상기 입력 클럭의 전위를 상승시키는 다수의 풀 업 수단; 및 상기 스위칭 수단의 상태에 따라 상기 입력 클럭의 전위를 하강시키는 다수의 풀 다운 수단;을 포함함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 듀티 보정 테스트 방법은, 외부 클럭을 내부 클럭의 라이징 에지에 고정시켜 DLL 클럭으로 제공하는 제 1 단계; 상기 DLL 클럭의 듀티를 보정하는 제 2 단계; 듀티가 일정한 기준 클럭을 생성하는 제 3 단계; 테스트 모드시 상기 기준 클럭을 이용하여 듀티를 조절하기 위한 풀 업 및 풀 다운 소자의 베타 비를 설정하는 제 4 단계; 상기 설정된 베타 비를 상기 DLL 클럭에 적용하여 출력 클럭으로 제공하는 제 5 단계; 및 상기 출력 클럭에 따라 상기 DLL 클럭의 듀티를 다시 보정하는 제 6 단계;를 포함함을 특징으로 한다.
상기 방법에서, 상기 제 6 단계는 상기 출력 클럭의 듀티가 일정하기 않을 때 지연 고정 루프를 이용하여 상기 DLL 클럭의 듀티를 보정함이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명의 실시 예로서 도 2의 블럭도가 개시되며, 본 발명의 실시 예는 테스트 모드시 듀티가 일정한 기준 클럭 REF_CLK을 이용하여 일정한 듀티를 갖도록 베타 비를 설정한 뒤, 지연 고정 루프(100)에서 출력되는 DLL 클럭 DLL_CLK에 설정된 베타 비를 적용하고, 베타 비가 적용된 DLL 클럭 DLL_CLK의 듀티가 일정하지 않은 경우 지연 고정 루프(100)에서 DLL 클럭 DLL_CLK의 듀티를 보정하도록 한다.
구체적으로, 도 2의 실시 예는 외부 클럭을 내부 클럭의 위상에 맞도록 지연 고정하여 DLL 클럭 DLL_CLK으로 출력하는 지연 고정 루프(100), 일정한 듀티를 갖는 기준 클럭 REF_CLK을 생성하는 발진부(200), 테스트 모드시 인에이블되는 선택 신호 SEL에 따라 DLL 클럭 DLL_CLK과 기준 클럭 REF_CLK 중 어느 하나를 선택하여 입력 클럭 CLK_IN으로 제공하는 선택부(300), 테스트 모드시 제공되는 다수의 테스트 신호 TM<0:6>를 입력받아 베타 비에 대응되는 다수의 스위칭 제어 신호 P<0:n> 및 N<0:n>를 출력하는 제어부(400), 및 다수의 스위칭 제어 신호 P<0:n> 및 N<0:n>에 따라 입력 클럭 CLK_IN의 듀티를 조정하여 출력 클럭 CLK_OUT으로 출력하는 클럭 트리부(500)를 포함한다.
지연 고정 루프(100)는 외부 클럭과 데이터, 또는 외부 클럭과 내부 클럭 간의 스큐를 보상하기 위해 외부 클럭을 내부 클럭의 라이징 에지에 정렬시켜 DLL 클럭 DLL_CLK으로 출력한다. 이때, 지연 고정 루프(100)는 듀티 사이클을 보정하는 듀티 사이클 보정(duty cycle correction) 회로를 포함할 수 있으며, 이러한 지연 고정 루프(100)는 당업계에 널리 알려진 회로이므로, 자세한 구조 및 동작은 생략하기로 한다.
발진부(200)는 일정한 듀티, 즉, 1:1의 듀티를 갖는 기준 클럭 REF_CLK을 생성한다. 여기서, 발진부(200)는 링 오실레이터(ring oscillator) 구조로 이루어질 수 있으며, 링 오실레이터 구조는 PVT, 즉, 공정(process), 전압(voltage), 및 온도(temperature)에 무관하게 항상 일정한 듀티를 갖는 클럭을 출력할 수 있다. 이러한 링 오실레이터 구조는 마찬가지로 당업계에 널리 알려진 회로이므로, 자세한 구조 및 동작은 생략하기로 한다.
선택부(300)는 테스트 모드시 인에이블되는 선택 신호 SEL에 따라 DLL 클럭 DLL_CLK과 기준 클럭 REF_CLK 중 어느 하나를 선택하여 입력 클럭 CLK_IN으로 제공하며, 그 구조는 도 3과 같은 회로로 이루어질 수 있다.
즉, 도 3에 도시된 바와 같이, 선택부(300)는 DLL 클럭 DLL_CLK과 선택 신호 SEL를 낸드 조합하는 낸드 게이트(NA1), 선택 신호 SEL를 반전하는 인버터(INV2), 인버터(INV2)에 의해 반전된 신호와 기준 클럭 REF_CLK을 낸드 조합하는 낸드 게이트(NA2), 및 낸드 게이트(NA1)에 의해 낸드 조합된 신호와 낸드 게이트(NA2)에 의해 낸드 조합된 신호를 낸드 조합하여 입력 클럭 CLK_IN으로 출력하는 낸드 게이트(NA3)로 구성될 수 있다.
도 3와 같은 구성을 갖는 선택부(300)는 선택 신호 SEL가 인에이블될 때 기준 클럭 REF_CLK을 입력 클럭 CLK_IN으로 출력하고, 선택 신호 SEL가 디스에이블될 때 DLL 클럭 DLL_CLK을 입력 클럭 CLK_IN으로 출력한다.
제어부(400)는 테스트 모드시 입력되는 다수의 테스트 신호 TM<0:6>에 따라 베타 비를 설정하여 베타 비에 대응되는 다수의 스위칭 제어 신호 P<0:n> 및 N<0:n>를 출력한다. 여기서, 제어부(400)는 도 4와 같이 다수의 펄스 생성부(410~470), 풀 업 스위칭 제어부(480), 및 풀 다운 스위칭 제어부(490)로 구성될 수 있으며, 이를 상세히 살펴보면 아래와 같다.
다수의 펄스 생성부(410~470)는 각 테스트 신호 TM<0:6>를 입력받아서 후술할 D 플립플롭들(FF1~FF4)의 각 단자로 입력되는 펄스 PULSE1~PULSE7를 각각 생성한다.
풀 업 스위칭 제어부(480)는 펄스 PULSE3에 의해 셋(set) 상태로 되어 펄스 PULSE4가 발생할 때 출력 신호 DOUT1를 쉬프트(shift)시키는 쉬프트 레지스터부(481)와, 펄스 PULSE3에 의해 셋 상태로 되어 펄스 PULSE2가 발생하는 동시에 출력 신호 DOUT1가 순차적으로 들어오면, 펄스 PULSE1를 입력받아서 다수의 스위칭 제어 신호 P<0:n>를 순차적으로 인에이블시키는 플립플롭부(482)를 포함한다.
여기서, 쉬프트 레지스터부(481)는 다수의 D 플립플롭(FF1)으로 구성될 수 있으며, 각 D 플립플롭(FF1)의 클럭 단자(CLK)는 펄스 PULSE4를 공통으로 입력받는다. 그리고, 각 D 플립플롭(FF1)의 입력 단자(D)는 전단의 D 플립플롭(FF1)의 출력 단자(Q)와 연결되고, 첫단의 D 플립플롭(FF1)의 입력 단자(D)는 최종단의 D 플립플롭(FF1)의 출력 단자(Q)와 연결된다. 아울러, 첫단의 D 플립플롭(FF1)는 셋 단자(S)를 통해 펄스 PULSE3를 입력받고, 나머지 D 플립플롭(FF1)는 리셋 단자(R)를 통해 펄스 PULSE3를 입력받는다.
이러한 구성을 갖는 쉬프트 레지스터부(481)는 펄스 PULSE3에 의해 첫단의 D 플립플롭(FF1)은 하이 레벨로 초기화되고, 나머지 D 플립플롭(FF1)은 로우로 초기화된다.
그 후, 다음단의 D 플립플롭들(FF1)은 펄스 PULSE4가 발생할 때마다 첫단의 D 플립플롭(FF1)의 출력 신호 DOUT1을 쉬프트시킨다.
플립플롭부(482)는 다수의 D 플립플롭(FF2)과 다수의 앤드 게이트(AN1)로 구성될 수 있다. 구체적으로, 각 앤드 게이트(AN1)는 펄스 PULSE2와 쉬프트 레지스터부(481)의 출력 신호들을 앤드 조합하여 각 D 플립플롭(FF2)의 클럭 단자(CLK)로 제공한다. 그리고, 각 D 플립플롭(FF2)의 입력 단자(D)는 펄스 PULSE1를 입력받고, 각 D 플립플롭(FF2)의 셋 단자(S)는 펄스 PULSE3을 입력받는다.
이러한 구성을 갖는 플립플롭부(482)는 펄스 PULSE3가 발생할 때 셋 상태로 되며, 각 앤드 게이트(AN1)의 출력 신호가 인에이블되는 동안 펄스 PULSE1의 상태에 따라 각 스위칭 제어 신호 P<0:n>의 인에이블 여부를 결정한다.
풀 다운 스위칭 제어부(490)는 펄스 PULSE3에 의해 셋 상태로 되어 펄스 PULSE7가 발생할 때 출력 신호 DOUT2를 쉬프트시키는 쉬프트 레지스터부(491)와, 펄스 PULSE3에 의해 리셋(reset) 상태로 되어 펄스 PULSE6가 발생하는 동시에 출력 신호 DOUT2가 순차적으로 들어오면, 펄스 PULSE6를 입력받아서 다수의 스위칭 제어 신호 N<0:n>를 순차적으로 인에이블시키는 플립플롭부(492)를 포함한다.
여기서, 쉬프트 레지스터부(491)는 다수의 D 플립플롭(FF3)으로 구성될 수 있으며, 각 D 플립플롭(FF3)의 클럭 단자(CLK)로 펄스 PULSE7가 입력되는 것을 제 외하고 풀 업 스위칭 제어부(480)의 쉬프트 레지스터부(481)와 동일한 구성을 가지므로 자세한 구성 및 동작 설명은 생략하기로 한다.
그리고, 플립플롭부(492)는 다수의 D 플립플롭(FF4)와 다수의 앤드 게이트(AN2)로 구성될 수 있으며, 각 앤드 게이트 AN1는 펄스 PULSE5와 각 D 플립플롭(FF3)의 출력 신호 DOUT2을 앤드 조합하여 각 D 플립플롭(FF4)의 클럭 단자(CLK)로 제공한다. 그리고, 각 D 플립플롭(FF4)의 입력 단자(D)는 펄스 PULSE5를 입력받고, 각 D 플립플롭(FF4)의 리셋 단자(R)는 펄스 PULSE3을 입력받는다.
이러한 구성을 갖는 플립플롭부(492)는 펄스 PULSE3가 발생할 때 리셋 상태로 되며, 각 앤드 게이트(AN2)의 출력 신호가 인에이블되는 동안 펄스 PULSE5의 상태에 따라 각 스위칭 제어 신호 N<0:n>의 인에이블 여부를 결정한다.
이와 같이, 제어부(400)는 테스트 모드시 베타 비를 조정하기 위해 다양하게 설정되는 다수의 테스트 신호 TM<0:6>를 입력받아서 후술할 클럭 트리부(500)의 PMOS 및 NMOS 트랜지스터형 스위칭 소자(PM3,NM2)를 각각 제어하는 다수의 스위칭 제어 신호 P<0:n> 및 N<0:n>를 출력한다.
클럭 트리부(500)는 다수의 스위칭 제어 신호 P<0:n> 및 N<0:n>에 따라 입력 클럭 CLK_IN의 듀티를 조정하여 출력 클럭 CLK_OUT으로 출력하며, 도 5와 같은 회로로 구성될 수 있다.
즉, 도 5의 클럭 트리부(500)는 직렬 연결된 다수의 인버터(INV3), 인버터(INV3)와 인버터(INV3) 사이를 연결하는 노드와 전원 노드(VDD) 사이에 직렬 연결된 PMOS 트랜지스터형 풀 업 소자(PM2)와 PMOS 트랜지스터형 스위칭 소자(PM3), 및 인버터(INV3)와 인버터(INV3) 사이를 연결하는 노드와 접지 노드(VSS) 사이에 직렬 연결된 NMOS 트랜지스터형 스위칭 소자(NM2)와 NMOS 트랜지스터형 풀 다운 소자(NM3)로 구성될 수 있다.
여기서, 첫단의 PMOS 트랜지스터형 풀 업 소자(PM2)와 NMOS 트랜지스터형 풀 다운 소자(NM3)의 게이트는 입력 클럭 CLK_IN을 입력받으며, 나머지 PMOS 트랜지스터형 풀 업 소자(PM2)와 NMOS 트랜지스터형 풀 다운 소자(NM3)의 게이트는 인버터(INV3)와 인버터(INV3) 사이를 연결하는 노드에 연결된다. 그리고, PMOS 트랜지스터형 스위칭 소자(PM3)와 MOS 트랜지스터형 스위칭 소자(NM2)의 게이트는 각각 스위칭 제어 신호 P<0:n> 및 N<0:n>를 입력받는다.
이러한 구성을 갖는 클럭 트리부(500)는 입력 클럭 CLK_IN의 상태에 따라 각 PMOS 트랜지스터형 풀 업 소자(PM2)와 NMOS 트랜지스터형 풀 다운 소자(NM3)가 선택적으로 턴 온되어 풀 업 및 풀 다운 동작을 수행한다.
그리고, 이러한 풀 업 및 풀 다운 동작은 스위칭 제어 신호 P<0:n> 및 N<0:n>에 의해 제어되는 각 PMOS 트랜지스터형 스위칭 소자(PM3)와 MOS 트랜지스터형 스위칭 소자(NM2)에 턴 온 상태에 따라 수행 여부가 결정된다.
즉, 클럭 트리부(500)는 스위칭 제어 신호 P<0:n> 및 N<0:n>에 의해 각 PMOS 트랜지스터형 풀 업 소자(PM2)와 NMOS 트랜지스터형 풀 다운 소자(NM3)의 풀 업 및 풀 다운 동작을 선택적으로 수행함으로써, 입력 클럭 CLK_IN의 듀티를 조절한다.
이하, 본 발명의 실시 예의 동작을 도 2 내지 도 5를 참조하여 상세히 살펴보면 아래와 같다.
우선, 테스트 모드로 진입하면, 선택 신호 SEL가 인에이블되어 지연 고정 루프(100)에서 출력되는 DLL 클럭 DLL_CLK과 발진부(200)에서 생성되는 기준 클럭 REF_CLK 중 기준 클럭 REF_CLK이 선택되어 클럭 트리부(500)로 제공된다.
그리고, 클럭 트리부(500)는 미리 설정된 베타 비에 따라 기준 클럭 REF_CLK의 듀티를 조정하여 출력 클럭 CLK_OUT으로 출력하고, 클럭 트리부(500)의 출력 클럭 CLK_OUT을 측정하여 듀티가 1:1이 아닌 경우, 출력 클럭 CLK_OUT의 듀티가 1:1이 되도록 베타 비를 조절한다. 이때, 베타 비는 제어부(400)에 입력되는 다수의 테스트 신호 TM<0:6>를 통하여 조절할 수 있다.
출력 클럭 CLK_OUT의 듀티가 1:1이 되도록 베타 비를 조절한 후, 선택 신호 SEL가 디스에이블되어 지연 고정 루프(100)에서 출력되는 DLL 클럭이 선택되어 클럭 트리부(500)로 제공된다. 그리고, 클럭 트리부(500)는 앞서 설정된 베타 비에 따라 기준 클럭 REF_CLK의 듀티를 조정하여 출력 클럭 CLK_OUT으로 출력한다.
이때, 출력 클럭 CLK_OUT의 듀티가 1:1이 아닌 경우, 출력 클럭 CLK_OUT의 듀티 왜곡이 지연 고정 루프(100)에서 발생한 것이므로, 본 발명의 실시 예는 지연 고정 루프(100)에서 DLL 클럭 DLL_CLK의 듀티를 조정하여 클럭 트리부(500)로 제공함으로써, 클럭 트리부(500)에서 따로 듀티를 조정하지 않고 DLL 클럭 DLL_CLK을 리드 경로로 제공할 수 있다.
즉, 본 발명의 실시 예는 테스트 모드시 지연 고정 루프(100)에서 출력되는 기준 클럭 REF_CLK과 발진부(200)에서 생성되는 듀티가 일정한 기준 클럭 REF_CLK 중 어느 하나를 선택하여 클럭 트리부(500)로 제공하므로, 베타 비를 일정하게 설 정해 놓음으로써 클럭 트리부(500)의 출력 클럭 CLK_OUT의 듀티 왜곡이 지연 고정 루프(100)에서 발생하는 것인지 클럭 트리부(500)에서 발생하는 것인지 판별할 수 있다.
그에 따라, 본 발명의 실시 예는 클럭 듀티의 왜곡이 지연 고정 루프(100)에서 발생하는 것으로 판명되면, 지연 고정 루프(100)에서 DLL 클럭 DLL_CLK의 듀티를 조정하고, 클럭 듀티의 왜곡이 클럭 트리부(500)에서 발생하는 것으로 판명되면, 클럭 트리부(500)에서 입력 클럭 CLK_IN의 듀티를 조정함으로써, 여러번의 시행 착오를 거치지 않고 입력 클럭 CLK_IN의 듀티를 보정할 수 있는 효과가 있다.
아울러, 본 발명의 실시 예는 테스트 모드로 진입하여 제어부(400)에서 설정된 베타 비에 따라 입력 클럭 CLK_IN의 듀티를 보정함으로써, 듀티 보정 시간을 단축할 수 있는 효과가 있다.
이와 같이, 본 발명은 테스트 모드시 듀티가 일정한 클럭을 이용하여 클럭 트리부(500)에서 출력되는 클럭의 듀티 왜곡이 지연 고정 루프(100)에서 발생하는 것인지 클럭 트리부(500)에서 발생하는 것인지 판별한 후, 해당 회로에서 클럭의 듀티를 조정함으로써, 여러 번의 시행 착오를 거치지 않고 DLL 클럭의 듀티를 보정하여 리드 경로로 제공할 수 있는 효과가 있다.
또한, 본 발명은 메탈 옵션을 사용하지 않고 테스트 모드로 진입하여 입력되는 클럭을 듀티를 조정함으로써, 듀티 보정 시간이 단축되어 제품 개발 기간이 줄어들 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (24)

  1. 외부 클럭과 내부 클럭 간의 스큐를 보상하여 DLL 클럭으로 출력하는 지연 고정 루프;
    일정한 듀티를 갖는 기준 클럭을 제공하는 발진부;
    상기 지연 고정 루프에서 출력된 DLL 클럭과 상기 발진부에서 출력된 기준 클럭을 입력받아서, 테스트 모드시 인에이블되는 선택 신호에 따라 상기 DLL 클럭과 상기 기준 클럭 중 어느 하나를 선택하여 입력 클럭으로 제공하는 선택부; 및
    상기 입력 클럭의 듀티비를 조정하는 클럭 트리 회로;를 포함함을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 클럭 트리 회로는 상기 입력 클럭으로서 상기 기준 클럭이 입력될 때 일정한 듀티를 갖도록 듀티 조절에 이용되는 풀 업 및 풀 다운 소자의 베타 비를 조정하고, 상기 입력 클럭으로서 상기 DLL 클럭이 입력될 때 상기 조정된 베타 비를 상기 입력 클럭에 적용하여 출력함을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 클럭 트리 회로는,
    상기 테스트 모드시 테스트 신호를 입력받아서 스위칭 제어 신호를 출력하는 제어부; 및
    상기 입력 클럭을 입력받아서 상기 스위칭 제어 신호에 따라 듀티를 조정하는 클럭 트리부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제어부는,
    상기 테스트 신호를 입력받아서 상기 클럭 트리부의 듀티 보정을 위한 풀 업 동작을 제어하는 풀 업 스위칭 제어 신호를 출력하는 풀 업 스위칭 제어부; 및
    상기 테스트 신호를 입력받아서 상기 클럭 트리부의 듀티 보정을 위한 풀 다운 동작을 제어하는 풀 다운 스위칭 제어 신호를 출력하는 풀 다운 스위칭 제어부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 풀 업 스위칭 제어부는,
    상기 테스트 신호를 입력받아서 제 1 플립플롭 입력용 펄스, 제 1 플립플롭 클럭용 펄스, 제 1 셋/리셋용 펄스, 및 제 1 쉬프트 레지스터 클럭용 펄스를 생성하는 제 1 펄스 발생부;
    상기 제 1 셋/리셋용 펄스에 의해 셋 상태로 되며, 상기 제 1 쉬프트 레지스터 클럭용 펄스가 발생할 때 제 1 출력 신호를 쉬프트시키는 제 1 쉬프트 레지스터부; 및
    상기 제 1 셋/리셋용 펄스에 의해 셋 상태로 되며, 상기 제 1 플립플롭 클럭 용 펄스가 발생하는 동시에 상기 제 1 출력 신호가 순차적으로 들어오면, 상기 제 1 플립플롭 입력용 펄스를 입력받아서 상기 풀 업 스위칭 제어 신호를 순차적으로 인에이블시키는 제 1 플립플롭부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 쉬프트 레지스터부는,
    상기 제 1 셋/리셋용 펄스를 입력받는 셋 단자, 상기 제 1 쉬프트 레지스터 클럭용 펄스를 입력받는 클럭 단자, 최종단의 D 플립플롭의 출력 단자와 연결되는 입력 단자, 및 다음단의 D 플립플롭의 입력 단자와 연결되는 출력 단자를 갖는 제 1 D 플립플롭; 및
    상기 제 1 셋/리셋용 펄스를 입력받는 리셋 단자, 상기 제 1 쉬프트 레지스터 클럭용 펄스를 입력받는 클럭 단자, 전단의 D 플립플롭의 출력 단자와 연결되는 입력 단자, 및 다음단의 D 플립플롭의 입력 단자와 연결되는 출력 단자를 갖는 다수의 제 2 D 플립플롭;로 구성됨을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 제 1 플립플롭부는 상기 제 1 셋/리셋용 펄스를 입력받는 셋 단자, 상기 제 1 출력 신호와 상기 제 1 플립플롭 클럭용 펄스를 앤드 조합한 신호를 입력받는 클럭 단자, 상기 제 1 플립플롭 입력용 펄스를 입력받는 입력 단자, 및 상기 풀 업 스위칭 제어 신호를 출력하는 출력 단자를 갖는 다수의 제 3 D 플립플롭으로 구성됨을 특징으로 하는 반도체 메모리 장치.
  8. 제 4 항에 있어서,
    상기 풀 다운 스위칭 제어부는,
    상기 테스트 신호를 입력받아서 제 2 플립플롭 입력용 펄스, 제 2 플립플롭 클럭용 펄스, 제 2 셋/리셋용 펄스, 및 제 2 쉬프트 레지스터 클럭용 펄스를 생성하는 제 2 펄스 발생부;
    상기 제 2 셋/리셋용 펄스에 의해 셋 상태로 되며, 상기 제 2 쉬프트 레지스터 클럭용 펄스가 발생할 때 제 2 출력 신호를 쉬프트시키는 제 2 쉬프트 레지스터부; 및
    상기 제 2 셋/리셋용 펄스에 의해 리셋 상태로 되며, 상기 제 2 플립플롭 클럭용 펄스가 발생하는 동시에 상기 제 2 출력 신호가 순차적으로 들어오면, 상기 제 2 플립플롭 입력용 펄스를 입력받아서 상기 풀 다운 스위칭 제어 신호를 순차적으로 인에이블시키는 제 2 플립플롭부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 2 쉬프트 레지스터부는,
    상기 제 2 셋/리셋용 펄스를 입력받는 셋 단자, 상기 제 2 쉬프트 레지스터 클럭용 펄스를 입력받는 클럭 단자, 최종단의 D 플립플롭의 출력 단자와 연결되는 입력 단자, 및 다음단의 D 플립플롭의 입력 단자와 연결되는 출력 단자를 갖는 제 4 D 플립플롭; 및
    상기 제 2 셋/리셋용 펄스를 입력받는 리셋 단자, 상기 제 2 쉬프트 레지스터 클럭용 펄스를 입력받는 클럭 단자, 전단의 D 플립플롭의 출력 단자와 연결되는 입력 단자, 및 다음단의 D 플립플롭의 입력 단자와 연결되는 출력 단자를 갖는 다수의 제 5 D 플립플롭;로 구성됨을 특징으로 하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제 2 플립플롭부는 상기 제 2 셋/리셋용 펄스를 입력받는 리셋 단자, 상기 제 2 출력 신호와 상기 제 2 플립플롭 클럭용 펄스를 앤드 조합한 신호를 입력받는 클럭 단자, 상기 제 2 플립플롭 입력용 펄스를 입력받는 입력 단자, 및 상기 풀 다운 스위칭 제어 신호를 출력하는 출력 단자를 갖는 다수의 제 6 D 플립플롭으로 구성됨을 특징으로 하는 반도체 메모리 장치.
  11. 제 3 항에 있어서,
    상기 클럭 트리부는,
    상기 스위칭 제어 신호에 따라 스위칭하는 스위칭 수단;
    상기 스위칭 수단의 상태에 따라 상기 입력 클럭의 전위를 상승시키는 풀 업 수단; 및
    상기 스위칭 수단의 상태에 따라 상기 입력 클럭의 전위를 하강시키는 풀 다 운 수단;을 포함함을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 스위칭 수단은 상기 각 스위칭 제어 신호에 따라 스위칭하여 상기 풀 업 수단의 풀 업 동작을 제어하는 PMOS 트랜지스터형 스위칭 소자와, 상기 스위칭 제어 신호에 따라 스위칭하여 상기 풀 다운 수단의 풀 다운 동작을 제어하는 NMOS 트랜지스터형 스위칭 소자로 구성됨을 특징으로 하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 풀 업 수단은 상기 입력 클럭의 상태에 따라 턴 온되어 상기 입력 클럭의 전위를 상승시키는 PMOS 트랜지스터형 풀 업 소자로 구성되고, 상기 풀 다운 수단은 상기 입력 클럭의 상태에 따라 턴 온되어 상기 입력 클럭의 전위를 하강시키는 NMOS 트랜지스터형 풀 다운 소자로 구성됨을 특징으로 하는 반도체 메모리 장치.
  14. 제 1 항에 있어서,
    상기 발진부는 링 오실레이터 구조를 가짐을 특징으로 하는 반도체 메모리 장치.
  15. 제 1 항에 있어서,
    상기 선택부는 상기 선택 신호가 인에이블될 때 상기 기준 클럭을 상기 입력 클럭으로 제공하고, 상기 선택 신호가 디스에이블될 때 상기 DLL 클럭을 상기 입력 클럭으로 제공함을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 선택부는,
    상기 DLL 클럭과 상기 선택 신호를 낸드 조합하는 제 1 낸드 게이트;
    상기 선택 신호를 반전하는 인버터;
    상기 인버터에 의해 반전된 신호와 상기 기준 클럭을 낸드 조합하는 제 2 낸드 게이트; 및
    상기 제 1 낸드 게이트에 의해 낸드 조합된 신호와 상기 제 2 낸드 게이트에 의해 낸드 조합된 신호를 낸드 조합하는 제 3 낸드 게이트;로 구성됨을 특징으로 하는 반도체 메모리 장치.
  17. 소정 클럭의 듀티를 보상하기 위한 클럭 트리 회로에 있어서,
    테스트 모드시 설정된 테스트 신호에 따라 듀티를 보상하기 위한 스위칭 제어 신호를 출력하는 제어부; 및
    상기 소정 클럭을 입력받아서 상기 스위칭 제어 신호에 따라 듀티를 조절하는 클럭 트리부;를 포함함을 특징으로 하는 클럭 트리 회로.
  18. 제 17 항에 있어서,
    상기 제어부는 상기 기준 클럭에 대응되게 설정된 상기 테스트 신호에 따라 듀티를 보상하기 위한 풀 업 및 풀 다운 소자의 베타 비를 설정하여 상기 스위칭 제어 신호로 출력함을 특징으로 하는 클럭 트리 회로.
  19. 제 17 항에 있어서,
    상기 제어부는,
    상기 테스트 신호를 입력받아서 상기 클럭 트리부의 듀티 보정을 위한 풀 업 동작을 제어하는 풀 업 스위칭 제어 신호를 출력하는 풀 업 스위칭 제어부; 및
    상기 테스트 신호를 입력받아서 상기 클럭 트리부의 듀티 보정을 위한 풀 다운 동작을 제어하는 풀 다운 스위칭 제어 신호를 출력하는 풀 다운 스위칭 제어부;를 포함함을 특징으로 하는 클럭 트리 회로.
  20. 제 19 항에 있어서,
    상기 풀 업 스위칭 제어부는,
    상기 테스트 신호를 입력받아서 제 1 플립플롭 입력용 펄스, 제 1 플립플롭 클럭용 펄스, 제 1 셋/리셋용 펄스, 및 제 1 쉬프트 레지스터 클럭용 펄스를 생성하는 제 1 펄스 발생부;
    상기 제 1 셋/리셋용 펄스에 셋 상태로 되며, 상기 제 1 쉬프트 레지스터 클럭용 펄스가 발생할 때 제 1 출력 신호를 쉬프트시키는 제 1 쉬프트 레지스터부; 및
    상기 제 1 셋/리셋용 펄스에 의해 셋 상태로 되며, 상기 제 1 플립플롭 클럭용 펄스가 발생하는 동시에 상기 제 1 출력 신호가 순차적으로 들어오면, 상기 제 1 플립플롭 입력용 펄스를 입력받아서 상기 풀 업 스위칭 제어 신호를 순차적으로 인에이블시키는 제 1 플립플롭부;를 포함함을 특징으로 하는 클럭 트리 회로.
  21. 제 19 항에 있어서,
    상기 풀 다운 스위칭 제어부는,
    상기 테스트 신호를 입력받아서 제 2 플립플롭 입력용 펄스, 제 2 플립플롭 클럭용 펄스, 제 2 셋/리셋용 펄스, 및 제 2 쉬프트 레지스터 클럭용 펄스를 생성하는 제 2 펄스 발생부;
    상기 제 2 셋/리셋용 펄스에 의해 셋 상태로 되며, 상기 제 2 쉬프트 레지스터 클럭용 펄스가 발생할 때 제 2 출력 신호를 쉬프트시키는 제 2 쉬프트 레지스터부; 및
    상기 제 2 셋/리셋용 펄스에 의해 리셋 상태로 되며, 상기 제 2 플립플롭 클럭용 펄스가 발생하는 동시에 상기 제 2 출력 신호가 순차적으로 들어오면, 상기 제 2 플립플롭 입력용 펄스를 입력받아서 상기 풀 다운 스위칭 제어 신호를 순차적으로 인에이블시키는 제 2 플립플롭부;를 포함함을 특징으로 하는 클럭 트리 회로.
  22. 제 17 항에 있어서,
    상기 클럭 트리부는,
    상기 스위칭 제어 신호에 따라 스위칭하는 다수의 스위칭 수단;
    상기 스위칭 수단의 상태에 따라 상기 입력 클럭의 전위를 상승시키는 다수의 풀 업 수단; 및
    상기 스위칭 수단의 상태에 따라 상기 입력 클럭의 전위를 하강시키는 다수의 풀 다운 수단;을 포함함을 특징으로 하는 클럭 트리 회로.
  23. 외부 클럭을 내부 클럭의 라이징 에지에 고정시켜 DLL 클럭으로 제공하는 제 1 단계;
    상기 DLL 클럭의 듀티를 보정하는 제 2 단계;
    듀티가 일정한 기준 클럭을 생성하는 제 3 단계;
    테스트 모드시 상기 기준 클럭을 이용하여 듀티를 조절하기 위한 풀 업 및 풀 다운 소자의 베타 비를 설정하는 제 4 단계;
    상기 설정된 베타 비를 상기 DLL 클럭에 적용하여 출력 클럭으로 제공하는 제 5 단계; 및
    상기 출력 클럭에 따라 상기 DLL 클럭의 듀티를 다시 보정하는 제 6 단계;를 포함함을 특징으로 하는 듀티 보정 테스트 방법.
  24. 제 23 항에 있어서,
    상기 제 6 단계는 상기 출력 클럭의 듀티가 일정하기 않을 때 지연 고정 루프를 이용하여 상기 DLL 클럭의 듀티를 보정함을 특징으로 하는 듀티 보정 테스트 방법.
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