TWI313468B - Clock generator and clock duty cycle correction method - Google Patents

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1313468 九、發明說明： 【發明所屬之技術領域】 本發明之—實施例係關於—種時脈產生器’·且更特定古 ^係關於-種用於減小-時脈卫作週期變化之時脈產生 【先前技術】 一時間延遲得以產生同時_於 輸入至—同步半導體記憶體 :之外。卩時脈訊號用作同步半導體記憶體設備之-内部 1號…延遲敎迴路饥L)用於藉由在内部時脈訊號 與外部時脈訊號之間補償一時 " 號與外部時脈訊號同步。 間滞後而使内部時脈訊 同時，隨著動態隨機存取記憶體（DRAM)之運作速产择 加，DLL之效率影響DRAM之效能。為增加服之效率，= =脈工作週期必須加以緊密控制，由於良好控制之時 作週期減少抖動（否則其將❹LL之運作速度降級）。 塊^為描述包括-時脈工作週期修正器之習知咖的方 如所示，習知DLL包括__緩衝㈣、第— 變延遲線路取30、一前時脈工作週期修正器4〇、^脈 修！器I複本延遲模型6°、-相位谓測器7。、 杲式產生器80及一輸出驅動器9〇。 時脈緩衝器M0、緩衝一外部時脈以藉此輸出第一 部時脈仙in !及clkin2與—參考時脈。在本文中，^一 及第二内部時脈eikinl及dkin2具有相同相位。 I07823.doc 1313468 第—可變延遲線路20回應於一第一精細延遲控制訊號 FINE、一第一粗略延遲控制訊號c〇arse及一第一鎖定狀 態讯號Iock_state而延遲第一内部時脈cljdnl以藉此輸出一 第一内部延遲訊號miX0lU_r。在本文中，第一精細延遲控制 汛唬fine及第一粗略延遲控制訊號c〇ARSE係自相位偵測 器70輪出，且第一鎖定狀態訊號1〇ck一513化係自模式產生器 8 〇輸出。 第二可變延遲線路30回應於一第二精細延遲控制訊號 FINEf、一第二粗略延遲控制訊號c〇ARSEf^ 一第二鎖定狀 態訊號lock—statef而延遲第二内部時脈clkin2以藉此輸出一 第二内部延遲訊號mixout_f。在本文中，第二精細延遲控制 Λ號FINEf及第二粗略延遲控制訊號c〇ARSEf係自相位偵 測器70輸出，且第二鎖定狀態訊號1〇以—係自模式產生 益8 0輸出。 刖時脈工作週期修正器40緩衝第一及第二内部延遲時脈 mix〇d mixomJ以藉此分別輸出一上升時脈讀及—下 降時脈fclk。在本文中，上升時脈rclk及下降時脈⑽具有 相反相位。 ^ 時脈工作週期修正器5〇將—時脈工作週期修正運作執行 至上升時脈rclk及下降時脈fclk以藉此輸出一上升反饋^ 脈1fbdkr及一下降反饋時脈ifbclkf。 ’ 複本延遲模型60模仿延遲元素以藉由為外部時脈與上升 及:降反饋時脈ifbclkr^ ifbclkf之間之時脈時間滞後分別 補償上升反饋時脈ifbclkr及下降反饋時脈咖听而產生補 107823.doc 1313468 償上升反饋時脈ifbclkr及一補償下降反饋時脈ifbclkf。在本 文中’一延遲元素對應於在自外部輸入之後且在自第一及 第二可變延遲線路2〇及30輸出之後直至自輸出緩衝器90輸 出之外部時脈輸入至第一及第二可變延遲線路20及3 〇之前 發生的延遲。 相位谓測器70比較補償上升及下降訊號fbclkr及fbclkf與 參考時脈refclk以藉此輸出延遲控制訊號FINe、COARSE、 FlNEf及 COARSEf。 模式產生器80基於第一精細延遲控制訊號FINE&第一粗 略延遲控制訊號C0ARSE產生第一鎖定狀態訊號1〇ck_state 並基於第二精細延遲控制訊號FINEf及第二粗略延遲控制 矾號COARSEf產生第二鎖定狀態訊號1〇ck—似时。在本文 中，第一及第二鎖定狀態訊號1〇呔-8仏以及1〇ck—向時 脈工作週期修正器5〇指示上升及下降時脈在—鎖定狀態 輸出驅動器90緩衝並輸出自時脈工作週期修正器％輸出 之上升反饋時脈ifbclkr及下降反饋時脈版时。 換圖2為展示圖1中所示之習知時脈工作週期修正器50的方 塊圖。 如所示，習知時脈工作週 為50包括一相位比較器 52、一 DCC控制器 54、一 dCc、.日入 合器58。 ^匕合裔56,及一 DCC虛設混 相位比較器52比較上升時脈“仏之― 降時脈紐之-下降沿之相位、，下降之相位與下 Ρ，當上升時脈rclk之下降 i07823.doc 1313468 沿之相位引導下降時脈fclk的下降沿之相位時，相位比較器 52輸出一邏輯位準Ή1之相位比較訊號PC。相反，當下降時 脈fclk之下降沿之相位引導上升時脈rclk的下降沿之相位 時，相位比較訊號PC變為一邏輯位準'L’。
DCC控制器54接收自相位比較器52輸出之相位比較訊號 PC以藉此回應於第一及第二鎖定狀態訊號lock_state及 lock_statef輸出一用於賦能時脈工作週期修整運作之DCC 賦能訊號DCC_enb及一用於確定上升時脈rclk及下降時脈 fclk之權重的權重選擇訊號weight_sel。具體而言，當上升 時脈rclk及下降時脈fclk在一鎖定狀態下時，意即第一及第 二鎖定狀態訊號l〇ck_state及lock—statef經啟動，DCC賦能 訊號DCC_enb得以啟動為一邏輯位準'L’。 DCC混合器5 6為用於藉由摻合上升時脈rclk與下降時脈 fclk而實際執行時脈工作週期校正運作的區塊。DCC混合器 56基於DCC賦能訊號DCC_enb及權重選擇訊號weight_sel 摻合上升時脈rclk與下降時脈fclk。在本文中，當DCC賦能 訊號DCC_enb為一邏輯位準Ή·時，DCC混合器56輸出上升 時脈rclk作為上升反饋時脈ifdclkr。同時，當DCC賦能訊號 DCC_enb為一邏輯位準'L'時，DCC混合器56摻合上升時脈 rclk與下降時脈fclk。 圖3為描述圖2中所示之習知DCC混合器56的示意性電路 圖。 如所示，習知DCC混合器56具備兩個NAND閘、一 NOR 閘、三個反相器及相互串連的複數個三態反相器。如上所 107823.doc 1313468 述，習知DCC混合器56藉由基於權重選擇訊號weight__sel #合上升時脈rclk與下降時脈fcik而執行時脈工作週期修 正運作。 虽外邛呀脈之咼脈衝寬度相對大時，.口-亞― 56藉由使用將處於一邏輯位準，L，之權重選擇訊號而修正時 脈工作週期。相反，當外部時脈之高脈衝寬度相對小時， D C C混合器5 6藉由使用將指示一邏輯位準ή，之權重選擇訊 號而修正時脈工作週期。 圖4為展示圖2中所示之習知DCC虛設混合器％的示意性 電路圖。 §1)(：(^賦月1：16礼號1)〇：(：_61113處於邏輯位準，1^，時，習知]^(^ 虛設混合器、58輸出下降時脈錄作為下降反饋時脈 , 另方面，當0(：(：:賦能訊號DCC_enb處於邏輯位準 ,L,時’習知DCC虛設混合器58產生邏輯位準ή，作為下降反 饋時脈ifbclkf。 圓5為證明圖】中所示之習知肌之運作的波形。 當：：時脈之高脈衝寬度相對大(圖5中寬高脈衝狀況) 二二間滞後較慢㈣時’耻之時脈工作週期為約 快（吻Γ Γ係典型（ττ)時，約5G%;且當時間滞後較 知技衔之/47/°°因此，#外科脈之高脈衝較大時，習 知技術之時脈工作週期變 3 高脈衝寬度相對小（圖5中之時Ο卜部時脈之 較慢㈣時，DL二 況)時，當時間滯後 T DLL之時脈工作週期為約 典型（丁 丁)時，約4 4 % “寺間滞後係 田時間滞後較慢（SS)時，約41%。 J07823.doc 1313468 工作:期卜變::之尚脈衝寬度相對小時，習知技術之時脈 度之二約11%。如所示，在外部時脈之小高脈衝寬 【發明内容】_卫作週期修正器5G之效能並非有效的。 用於在一窄高脈衝狀況下（例 小時脈工作週期變化的時脈產 於在其它情況下減小時脈工作 本發明之一實施例為一 如，如上所述之窄高脈衝）減 生器。該時脈產生器亦可用 週期變化。 很龈本發明之一態樣， 车道挪“ 種用於修正在具有DLL·之 +導體C憶體設備中使用的 卜卩時脈之時脈工作週期的裝 ，/、匕括：一相位比較器，政 位盥一下咚, /、用於比較一上升時脈之相 你、田β 棺匕翰出一比較訊號；一時脈工 作週期修正（DCc)# f丨丨，：a： # ^八用於回應於比較訊號與第一及 弟—鎖定狀態訊號而輸出一 Ε)ΓΓ 84、&〜咕 . 賦此讯號及一權重選擇訊 现，一 DCC混合區塊，豆用於门由 、2徑 ，、用於回應於DCC賦能訊號及權重 ^擇訊號摻合上升時脈與下降 ^ 服以藉此產生上升及下降 月丨J 3寸脈訊號；及一時脈選擇器， 伴益其用於回應於權重選擇訊 號而選擇性輸出上升及下降前時脈訊號。 根據本發明之另-態樣，提供—種用於修正在具有一 肌之半導體記憶體設備中使用的外部時脈之時脈工作週 期的方法’其包括：比較一上升時脈之相位與一下降時脈 :相位以藉此輸出一比較訊號；回應於比較訊號與第一及 弟一鎖定狀態訊號而輸出一時脈工作週期修正⑴CC)賦能 訊號及-權重選擇訊號；回應於Dcc賦能訊號及權重選擇 ]07823.doc -10- 1313468 訊就摻合上升時脈與 ,丨千叮狐μ猎此產生上升及下卬别岈 脈訊號，·及回應於權重選擇訊號而選擇性輸出上升及 前時脈訊號。 根據本發明之又一態樣’提供一種用於修正一外部時脈 之時脈工作週期的時脈工作週期修 —相位比較器，其用於比較-上升時脈之相位與:下匕降括時 脈之相位以猎此輸出一比較訊號；一Dcc控制器，直用於 回應於比較訊號與第一及第二鎖定狀態訊號而輪出， 賦能訊號及-權重選擇訊號；一Dcc混合區塊，其用於回 應於DCC賦能訊號及權重潠摟 汉躍罜選擇訊號而摻合上升時脈與下降 時脈以藉此產生上弁；士 千 升及下降别時脈訊號；及-時脈選擇 〃用於回應於權重選擇訊號而選擇性輸出上升及 前時脈訊號。 牛 【實施方式】 划Ϊ下文中’包括根據本發明之不同實施例之時脈工作週 …正器的時脈產生器將參看隨附圖式加以詳細描述。 圖6為描述根據本發 — 器的方塊圖。 月之實施例之時脈工作週期修正 時脈工作週期修正器包括—相位比較器1〇〇、 器2〇〇、一DCC、、曰人π w UCC控制 此口态300、— Dcc虛設混合器4〇〇 一 脈選擇器500。 及一時 /位比較器1〇0與習知相位比_相似。即，本發明之 相位比較器i 〇〇比較— 之 升時脈㈣之下降沿之相位與-下 相位。根據本發明之-實施例，當上升時脈之下降 107823.doc 1313468 沿引導下降時脈之下降沿時，相位比較器100輸出一邏輯位 準Ή’之相位比較訊號PC。另一方面，當下降時脈之下降沿 引導上升時脈之下降沿時，相位比較訊號PC變為邏輯位準 X'。
DCC控制器200輸出一 DCC賦能訊號、一權重選擇訊號及 一反相權重選擇訊號（weight_selb)。具體而言，DCC控制器 2〇〇回應於第一及第二鎖定狀態訊號1〇ck—state及 lock—statef之啟動而啟動DCC賦能訊號DCC_enb作為邏輯 位準'L’。此外’權重選擇訊號weight_sel及反相權重選擇訊 號weight一selb用於基於相位比較訊號PC確定上升時脈rclk 及下降時脈fclk的權重。 在本文宁，權重選擇訊號 weight一sel之邏輯位準係藉由外 部時脈之高脈衝寬度來確定。即，當高脈衝寬度相對小時， 權重選擇訊號weight_sel變為邏輯位準Ή'。此外，當高脈衝 寬度相對大時，權重選擇訊號weight_sel變為邏輯位準，l，。 本發明之DCC混合器300及DCC虛設混合器400分別與習 知技術之DCC混合器及DCC虚設混合器相似。 本發明之一實施例之DCC混合器300基於DCC賦能訊號 DCC_enb及權重選擇訊號weight—sel摻合上升時脈rcik與下 降時脈fclk以藉此輸出一上升前時脈訊號ifbclkr_pre。具體 而言，當DCC賦能訊號DCC_enb為邏輯位準Ή’時，DCC混 合器300輸出上升時脈rclk作為上升前時脈訊號 ifbclkr_pre。當DCC_enb為'L'時’ DCC混合器300基於權重 選擇訊號weight_sel摻合上升時脈rclk與下降時脈fclk以藉 107823.doc -12- 1313468 此調整ifbclkr一pre中的時脈工作週期。 DCC虛δ又犯合器4〇〇基於反相權重選擇訊號weight_selb 及DCC賦能訊號DCC_enb摻合上升時脈rcik與下降時脈fclk 以藉此輸出一下降前時脈訊號ifbclkf_pre。具體而言，當 DCC賦能訊號DCC_enb為邏輯位準·Η，時，DCC虛設混合器 400輸出下降時脈fcik作為下降前時脈訊號ifbdkf_pre，且 當DCC_enb為1L1時’基於權重選擇訊號^丨帥1^113摻合上 升時脈rclk與下降時脈fcik以藉此調整ifbclkf_pre*的時脈 工作週期。因此，DCC虛設混合器4〇〇以與DCC混合器3〇〇 相反的方式執行一時脈工作週期修正運作。 同時，在另一實施例中，DCC控制器2〇〇可用習知技術之 相似、、Ό構ffij實施，且DC(：虛設混合器彻使權重選擇訊號 welght_Sel反相，以藉此執行與上述實施例之運作相同的運 作0 圖7為描述圖6中所示之時脈選擇器5〇〇的示意性電路圖。 當DCC賦能訊號DCC一enb處於邏輯位準ή，時，時脈選擇 器500分別輸出上升及下降前時脈訊號池咖,及 ifbclkf_pre作為上升及下降反饋時脈ifbc〗kr及ifbcikf~。 其後，當DCC賦能訊號0(：(：—enb變為邏輯位準時，下 降反饋時脈ifbc朗呆持為邏輯位置Ή,;時脈選擇器5〇〇回應 於權重選擇訊號—而選擇性輸出上升及下降時脈 訊號沿clkr_pre及ifbclkf—pre作為上升反饋時脈咖如。當 權重選擇訊號Weight_sel處於邏輯位準Ή 田 u f 、下降刖時脈訊 唬〗fbclkf—pre經輸出為上升反饋時脈ifbcikr · ，乃一方面，當 I07823.doc 1313468 權重選擇訊號weight_sel處於邏輯位準，l，時，上升前時脈 ifbclkr 一 pre經輸出為上升反饋時脈ifbclkr。 又 圖8展示證明當外部時脈之高脈衝寬度較小時時脈工作 週期修正器之運作的實例波形。 當一時間滞後較快（FF)時，DLL之時脈工作週期為約 當時間滞後係典型（ττ)時，約，·且當時間滞後較 it (SS)時，約4?〇/。。因此，當外部時脈之高脈衝較小時，在 本發明之此實施例中的時脈工作週期變化為約。 即使外部時脈之高脈衝較小，本發明之不同實施例之時 =產生器亦減小時脈4週期變化。此外，藉由使用本發 日，紙之抖㈣素亦可減小以藉此獲得高資料處理速度。 j申請案含有與2〇05年3月31曰在韓國專利局申請的韓 國專利申請案第2〇〇5-27354ft Μ β ± π — /354旒相關之主題，該案之全部内 谷以引用的方式併入本文中。 雖然本發明已相對於 、·疋只施例加以描述，但是孰習此 項技術者將易瞭解各 疋‘，，、白此 下由吐“ & 文兌及修正可加以進行而不脫離以 下申，專利範圍中界定之本發明的精神及範嗨。 【圖式簡單說明】 圖1為描述包括—拉 塊圖； "括時脈工作週期修正器之習知DLL的方 圖2為展示圖1中所 圖； ，、白知時脈工作週期修正器的方塊 圖3為描述圖2中所- 圖； 不白知Dcc混合器的示意性電路 107823.doc 1313468 圖4為展示圖2中张- 固z甲所不之習知DCC虛設混合器的示意性雷 路圖； 國1〒所示之習知DLL之運作的波形； 圖6為描述根據本 ^ ^ 月之一貫施例之時脈工作週期佟正 态的方塊圖，· b正 圖7為描述圖6中你+ 固〒所不之時脈選擇器的示意性電 圖8展讀明#外部時脈之高脈衝寬度較小 週期修正H之運作的實例波形。 ―工作 【主要元件符號說明】 10 20 30 40 時脈緩衝器 第一可變延遲線路 第二可變延遲線路 前時脈工作週期修正器 50 時脈工作週期修正器 52 相位比較器 54 DCC控制器 56 DCC混合器 58 DCC虛設混合器 60 複本延遲模型 70 相位偵測器 80 模式產生器 90 輸出驅動器 100 相位比較器 200 DCC控制器 107823.doc -15- 1313468 300 DCC混合器 400 DCC虛設混合器 500 時脈選擇器
107823.doc -16-

Claims (1)

1313¾¾^7402號專利申請案 中文辛^專利範圍替換本(98年4月)十、申請專利範圍：
一種用於修正時脈工作週期的裝置，其包含“: -相位比較器，其用於比較—上升時脈之—相位與一 下降時脈之一相位以輸出一比較訊號； 一時脈工作週期修正（DCC)控制器，其用於回應於該比 較訊號而輸出-DCC賦能訊號及—權重選擇訊號； - DCC混合區塊，其詩喊於該Dcc賦能訊號及該權 重選擇訊號而摻合該上升時脈與該下降時脈以藉此產生 上升及下降前時脈訊號；及 -時脈選擇器，其用於回應於該權重選擇訊號而選擇 性輸出該上升及該下降前時脈訊號，其中當該dcc賦能 訊號未啟動時’該時脈選擇器輸出該上升前時脈訊號作 為一上升反饋時脈且輸出該下降前時脈訊號作為一下降 反饋時脈。 =π求項1之裝置，其中該DCC控制器輸出該權重選擇訊 號及一反相權重選擇訊號。 3·如請求項2之裝置，其中該Dcc混合區塊包括： 一 DCC混合器，其用於基於該DCC賦能訊號及該權重選 擇訊號掺合該上升時脈與該下降時脈以藉此產生該上升 前時脈訊號；及 一 DCC虛設混合器，其用於基於該Dcc賦能訊號及該反 相權重選擇訊號摻合該上升時脈與該下降時脈以藉此產 生該下降前時脈訊號。 4·如請求項丨之裝置，其中當該權重選擇訊號未啟動且該 107823-980410.doc 1313468 DCC賦能訊號啟動時，該時脈選擇器輸出該下降前時脈 訊號作為該上升反饋時脈，且當該權重選擇訊號及該 DCC賦能訊號啟動時，輸出該上升前時脈訊號作為該上 升反饋時脈。 5. 如請求項4之裝置，其中該時脈選擇器包括： 一第一反相器，其用於使該權重選擇訊號反相； 第nor閘，其用於接收該第一反相器之一輸出及 該DCC賦能訊號； 鲁 一第二反相器，其用於使該第一 N〇R閘之一輸出反相； 一第二反相器，其用於使該DCC賦能訊號反相； 一第一傳輸閘，其用於回應於該第一 N〇R閘之該輸出 而傳輸該上升前時脈訊號； 一第二傳輸閘，其用於回應於該第二反相器之一輸出 而傳輸該下降前時脈訊號； 一第三傳輸閘，其用於回應於該DCC賦能訊號而傳輸 該上升前時脈訊號；及 一第四傳輸閘，其用於回應於該第三反相器之一輸出 而傳輸該下降前時脈訊號。 6. 如凊求項5之裝置，其與一延遲鎖定迴路（DLL)組合以用 於在一施加於該DLL之外部時脈與該DLL產生之一内部 時脈之間補償一時脈時間滯後。 7· —種用於修正時脈工作週期的方法，其包含： 比較一上升時脈之一相位與一下降時脈之一相位以藉 此輸出一比較訊號； 107823-980410.doc 1313468 回應於該比較訊號與一第一及一第二鎖定狀態訊號而 輸出一時脈工作週期修正（DCC)賦能訊號及一權重選擇 訊號； 回應於該DCC賦能訊號及該權重選擇訊號而摻合該上 升時脈與該下降時脈以藉此產生上升及下降前時脈訊 號；及 回應於該權重選擇訊號而選擇性輸出該上升及該下降 前時脈訊號， 其中該選擇性輸出該上升及該下降前時脈訊號包括輸 出該上升前時脈訊號作為一上升反饋時脈且輸出該下降 前時脈訊號作為-下降反饋時脈直至該DCC賦能訊號經 啟動為止。 8·如》月求項7之方法，其中該摻合該上升時脈與該下降時脈 包括： 基於該DCC賦能訊號及該權重選擇訊號播合該上升 # 脈與該下降時脈以藉此產生該上升前時脈訊號；及、 基於該DCC賦能訊號及該權重選擇訊號摻合該上升時 脈與該下降時脈以藉此產生該下降前時脈訊號^ 、 9· 1請求項7之方法’其中該選擇性輸出該上升及該 時=訊號包括在該DCC賦能訊號經停用之後，當外部時 脈衝寬度相對小時輸出該下降前時脈訊號作為 =反賴時脈且當該外部時脈之該高： 時^該上升前時脈訊號作為該上升反料脈。μ 晴求項9之方法’其中該方法應料-肌以用於在 107823-9804l0.doc 1313468 施加於一半導體記憶體設 两之外。卩時脈與該DLL產生的 該設備之一内部時脈之間補栲 補仏一時脈時間滯後。 11 ·—種用於修正時脈工作^ _ 朋的時脈工作週期修正（DCC) 電路，其包含： 一相位比較器，其用於比較一 双上升時脈之一相位與一 下降時脈之一相位以輸出一比較訊號； 、 一 DCC控制器，其用於回庙於 叫口應於該比較訊號與一第一及 第一鎖定狀態訊號而輸出一 D Γ1 Γ1 询® Uic賦能訊號及一權重選 擇訊號； - DCC混合區塊，其用於回應於該Dcc賦能訊號及該權 重選擇訊號而摻合該上升時脈與該下降時脈以藉此產生 上升及下降前時脈訊號；及 一時脈選擇器，其用於回應於該權重選擇訊號而選擇 性輸出該上升及該下降前時脈訊號， 其中該選擇性輸出該上升及該下降前時脈訊號包括輸 出該上升前時脈訊號作為一上升反饋時脈且輸出該下降 前時脈訊號作為一下降反饋時脈直至該DCC賦能訊號經 啟動為止。 107823-98041〇.doc -4-
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