KR100575864B1 - 램버스 디램 - Google Patents

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Abstract

본 발명은 램버스 디램에 관한 것으로, 파워 세이브 모드에서 정상 동작 모드로 천이시 유실된 캐패시터 값을 미리 규정된 값을 갖도록 강제적으로 보상해 줌으로써 사용시간의 제한을 받지 않고 세팅 시간이 빠른 파워 세이브 기능을 갖는 효과가 있다.
이를 구현하기 위한, 본 발명의 램버스 디램은, 파워 세이브 모드 기능을 구비한 램버스 디램에 있어서, 적어도, 리프레시 카운터를 내장한 메모리 코어와, 외부 채널로부터 인가되는 패킷 콘트롤 신호를 분석하여 파워 모드를 제어하는 OP 코드 신호 및 제 1 콘트롤 신호를 생성하는 패킷 콘트롤 수단과, 상기 제 1 콘트롤 신호에 의해 파워 세이브 모드를 선택하는 냅 모드 신호, 파워 다운 모드 신호, 도즈 모드 신호와 상기 리프레시 카운터의 동작을 제어하는 셀프 리프레쉬 인에이블 신호를 생성하는 파워 모드 콘트롤 수단과, 상기 냅 모드 신호, 파워 모드 신호, 도즈 모드 신호와 외부 채널로부터 제 1 클럭 신호를 입력으로 하여 메모리 소자 내부에서 사용되는 제 2 클럭 신호와 상기 파워 세이브 모드시 캐패시터에 누설된 전류값을 보상해 주고 보상후 이를 알리는 신호를 상기 파워 모드 콘트롤 수단으로 인가하는 딜레이 록 루프 수단을 구비하여 이루어진 것을 특징으로 한다.
램버스 디램, 메모리 코어, 패킷 콘트롤러, 파워 모드 콘트롤러, 딜레이 록 루프

Description

램버스 디램{RAMBUS DRAM}
도 1은 종래기술에 따른 램버스 디램의 파워 세이브 모드 기능과 관련된 회로의 블록구성도
도 2는 본 발명에 의한 램버스 디램의 파워 세이브 모드 기능과 관련된 회로의 블록구성도
도 3은 도 2에 도시한 딜레이 록 루프(DLL)의 블록구성도
* 도면의 주요부분에 대한 부호의 설명 *
100 : 메모리 코어 200 : 패킷 콘트롤러
300 : 파워 모드 콘트롤러 400, 500 : 딜레이 록 루프
510 : 콘트롤러부 520 : 바이어스 발생부
530 : 듀티 사이클 보상 회로부 540 : 위상 검출부 및 혼합부
550 : 클럭 증폭부 560 : 클럭 버퍼부
본 발명은 램버스(Rambus) 디램(DRAM)에 관한 것으로, 특히 파워 세이브 모드(power save mode)에서 정상 동작 모드로 천이시 유실된 캐패시터 값을 미리 규 정된 값을 갖도록 강제적으로 보상해 줌으로써 사용시간의 제한을 받지 않고 세팅 시간이 빠른 파워 세이브 기능을 갖는 램버스 디램에 관한 것이다.
도 1은 종래기술에 따른 램버스 디램의 파워 세이브 모드(power save mode) 기능과 관련된 회로의 구성을 블록으로 나타낸 것이다.
상기 도면에서, 파워 세이브 모드 기능을 갖는 종래의 램버스 디램은, 외부 채널로부터 인가되는 패킷(packet)을 분석하여 파워 모드를 제어하는 제어 신호(op_code 신호 및 cntrl 신호)를 생성하는 패킷 콘트롤러(200)와, 상기 패킷 콘트롤러(200)로 부터의 제어 신호에 의해 각 파워 모드 신호{냅(Nap) 모드 신호 및 파워 다운(PDN) 모드 신호)와 셀프 리프레스 인에이블 신호(self_refresh_en)를 생성하는 파워 모드 콘트롤러(300)와, 상기 파워 모드 신호로부터 제어되는 딜레이 록 루프(DLL)와, 그리고 셀프 리프레시 인에이블 신호(self_refresh_en)로부터 제어되는 내부 혹은 외부에 리프레시 카운터를 구비한 메모리 코어(core)로 구성되어 있다.
그러나, 이와 같이 구성된 종래의 램버스 디램에 있어서는, 파워 세이브 모드시 메모리 셀(cell)의 캐패시터(capacitor)에 저장 되어있는 값이 시간이 오래 경과할 경우 누설(leakage)로 인하여 소실되므로, 그 값을 세팅(setting)하기 위해서는 수백 나노세크(㎱)에서 수 마이크로세크(㎲)의 세팅 시간이 필요하다. 따라서, 냅(Nap) 모드와 파워 다운 모드 2가지를 사용하는 종래의 램버스 디램의 파워 세이브 모드에서는, 캐패시터에 저장된 데이타 값을 그대로 사용해야하는 냅(NAP) 모드의 경우 탈출 시간(exit time)은 약 100ns정도이지만 허용시간이 수 ㎲로 매우 짧고 4㎃의 전력 소모가 있으며, 파워 다운 모드의 경우 허용시간의 제한이 없고 1㎃의 전력 소모를 하는 대신에 탈출 시간(exit time)이 수 ㎲로 매우 긴 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 파워 세이브 모드에서 정상 동작 모드로 천이시 유실된 캐패시터 값을 미리 규정된 값을 갖도록 강제적으로 보상해 줌으로써 사용시간의 제한을 받지 않고 세팅 시간이 빠른 파워 세이브 기능을 갖는 램버스 디램을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 램버스 디램은,
파워 세이브 모드 기능을 구비한 램버스 디램에 있어서,
적어도, 리프레시 카운터를 내장한 메모리 코어와,
외부 채널로부터 인가되는 패킷 콘트롤 신호를 분석하여 파워 모드를 제어하는 OP 코드 신호 및 제 1 콘트롤 신호를 생성하는 패킷 콘트롤 수단과,
상기 제 1 콘트롤 신호에 의해 파워 세이브 모드를 선택하는 냅 모드 신호, 파워 다운 모드 신호, 도즈 모드 신호와 상기 리프레시 카운터의 동작을 제어하는 셀프 리프레스 인에이블 신호를 생성하는 파워 모드 콘트롤 수단과,
상기 냅 모드 신호, 파워 모드 신호, 도즈 모드 신호와 외부 채널로부터 제 1 클럭 신호를 입력으로 하여 메모리 소자 내부에서 사용되는 제 2 클럭 신호와 상기 파워 세이브 모드시 캐패시터에 누설된 전류값을 보상해 주고 보상후 이를 알리 는 신호를 상기 파워 모드 콘트롤 수단으로 인가하는 딜레이 록 루프 수단을 구비하여 이루어진 것을 특징으로 한다.
상기 구성에 더하여, 상기 딜레이 록 루프 수단은, 상기 냅 모드 신호, 도즈 모드 신호, 파워 다운 모드 신호에 의해 상기 각 회로들의 동작을 제어하는 콘트롤러부와, 최종적으로 생성된 펄스 신호를 완충하여 상기 제 2 클럭 신호로 인가하는 클럭 버퍼부와, 상기 콘트롤러부에서 출력되는 모드 신호에 의해 파워 세이브 모드시 누설된 캐패시터의 전류값을 보상해주는 기능이 포함된 듀티 사이클 보상부와, 상기 콘트롤러부에서 출력되는 모드 신호에 의해 상기 듀티 사이클 보상부 및 상기 클럭 버퍼부로 바이어스 신호를 공급하는 바이어스 발생부를 포함하여 이루어지는 것이 바람직하다.
그리고, 상기 전류 보상 회로는 상기 파워 다운 모드와 도즈 모드시에만 동작하며, 상기 바이어스 발생부는 정상 모드, 냅 모드, 도즈 모드, 그리고 파워 세이브 모드 천이불가 시에만 동작하는 것이 바람직하다.
또한, 상기 OP 코드 신호는 2비트로 구성된다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 램버스 디램의 파워 세이브 모드 기능과 관련된 회로의 블록구성도이다.
본 발명의 램버스 디램은 도시한 바와 같이, 외부 채널로부터 인가되는 패킷(packet)을 분석하여 파워 모드를 제어하는 제어 신호(op_code 신호 및 cntrl 신호)를 생성하는 패킷 콘트롤러(200)와, 상기 패킷 콘트롤러(200)로 부터의 제어 신호에 의해 각 파워 모드 신호(Nap 모드 신호, PDN 모드 신호, Doze 모드 신호)와 셀프 리프레스 인에이블 신호(self_refresh_en)를 생성하는 파워 모드 콘트롤러(300)와, 상기 파워 모드 신호(Nap 모드 신호, PDN 모드 신호, Doze 모드 신호)와 외부 채널로부터 클럭 신호(clk_in)를 입력으로 하여 반도체 메모리 내부에서 사용되는 클럭(clk_out) 신호와 딜레이 록 루프 회로의 로킹(locking)이 완료되어 정상 동작 상태로 천이 가능함을 나타내는 록(locked) 신호를 생성하고 이 록 신호를 상기 파워 모드 콘트롤러(300)로 인가시키는 딜레이 록 루프(DLL)(500)와, 그리고 상기 파워 모드 콘트롤러(300)에서 생성된 셀프 리프레시 인에이블 신호(self_refresh_en)에 의해 제어되는 리프레시 카운터(도시하지 않음)를 구비한 메모리 코어(core)(100)로 구성된다.
상기 구성에 의한 본 발명의 동작을 살펴보면, 먼저 메모리 외부의 채널로부터 인가된 콘트롤 패킷(ctrl_PKT)을 패킷 콘트롤러(200)에서 받아들여 파워 모드 콘트롤(300)에 필요한 신호(cntrl) 및 OP 코드(OP_code)를 생성하여 파워 모드 콘트롤러(300)에 인가한다. 이때, 콘트롤(cntrl) 신호는 파워 모드 가능여부를 제어하는 신호이고, OP 코드는 2비트로 구성되어 각 동작 모드를 규정하는 역할을 한다.
예를 들면, OP 코드의 2비트 구성이 "00"일 경우 파워 세이브 모드로 변경되는 것을 하지 못하게 하고, "01"일 경우 파워 다운 모드로 변환시키고, "10"일 경 우 냅(NAP) 모드로 변환시키고, "11"일 경우 도즈(Doze) 모드로 변환시키게 된다.
상기 패킷 콘트롤러(200)로부터 인가된 OP 코드(OP_code)와 콘트롤 신호(cntrl)을 입력으로 하여 이들 신호를 조합하는 파워 모드 콘트롤러(300)에서는 메모리 코어(100)에 내장된 리프레시 카운터(도시하지 않음)를 제어하기 위한 셀프 리프레시 인에이블 신호(self_refresh_en)와 파워 모드 신호(Nap 모드 신호, PDN 모드 신호, Doze 모드 신호)를 각각 발생시킨다. 이때, 파워 모드 신호(Nap 모드 신호, PDN 모드 신호, Doze 모드 신호)는 아래 표 1과 같다.
Cntrl OP<1> OP<0> 모드 종류
0 X X 정상 동작 모드
1 0 0 정상 동작 모드
1 0 1 파워 다운 모드
1 1 0 냅 모드
1 1 1 도즈 모드
파워 모드 콘트롤러(300)로부터 생성된 셀프 리프레시 인에이블(self_refresh_en) 신호는 메모리 코어 블록(100)에 전달되어 메모리 코어 내부 혹은 외부에 구비된 리프레시 카운터를 동작시켜 셀프 리프레시 동작을 수행한다.
한편, 냅(Nap) 모드 신호, 도즈(Doze) 모드 신호, 그리고 파워 다운(PDN) 모드 신호는 딜레이 록 루프(500)로 전달되어 각각의 파워 상태에 따라 딜레이 록 루프(500)를 콘트롤하게 된다.
상기 딜레이 록 루프(DLL) 회로(500)를 도 3에 블록도로 나타내었다.
본 발명의 딜레이 록 루프(DLL) 회로(500)는 도시한 바와 같이, 콘트롤러부(510), 바이어스 발생부(520), 듀티 사이클 보상 회로부(530), 위상검출부 및 혼합부(540), 클럭 증폭부(550), 클럭 버퍼부(560)로 구성된다.
상기 콘트롤러부(510)는 파워 모드 콘트롤러(300)로부터 입력되는 각 모드 신호(Nap 모드 신호, Dose 모드 신호, PDN 모드 신호)에 의해 상기 각 회로들의 동작을 제어하는 역할을 한다.
상기 듀티 사이클 보상 회로부(530)는 상기 콘트롤러부(510)에서 출력되는 모드 신호에 의해 메모리 코어(100)의 셀 캐패시터로 전류을 공급하여 누설된 전류값을 보상해주는 역할을 한다. 즉, 듀티 사이클 보상 회로부(530)는 캐패시턴스 값 보상회로를 구비한다.
그리고, 상기 바이어스 발생부(520)는 상기 콘트롤러부(510)에서 출력되는 모드 신호에 의해 상기 듀티 사이클 보상 회로부(530) 및 클럭 버퍼부(560)로 바이어스 신호를 공급하게 되며, 상기 클럭 버퍼부(560)는 최종 생성된 클럭을 출력한다.
상기 구성을 갖는 본 발명의 딜레이 록 루프(DLL) 회로의 동작을 살펴보기로 한다.
먼저, 상기 파워 모드 콘트롤러(300)로부터 Nap 모드 신호가 인가되면 상기 듀티 사이클 보상 회로부(530)는 동작하지 않고 바이어스 발생부(520)만 동작하며, 파워 다운(PDN) 모드 신호가 인가되면 반대로 바이어스 발생부(520)는 동작하지 않고 듀티 사이클 보상 회로부(530)만 동작하게 된다. 그리고, 도즈(Doze) 신호가 인가되면 상기 바이어스 발생부(520)와 듀티 사이클 보상 회로부(530)가 모두 동작 하게 된다.
즉, 캐패시터로 누설된 전류값을 보상해 주는 상기 듀티 사이클 보상 회로부(530)는 Doze 모드와 파워 다운 모드(PDN)에서만 동작하고, 상기 바이어스 발생부(520)는 NAP 모드와 Doze 모드에서만 동작하게 된다.
파워 세이브 모드에서 정상 모드로 천이할때, Nap 모드에서 천이할 경우에는 듀티 사이클 보상 회로부(530)가 동작되지 않기 때문에 캐패시턴스 값은 진입시에 저장된 값이 사용되고, Dose 모드와 파워 다운 모드로부터 천이할 경우 듀티 사이클 보상 회로부(530)가 동작되므로 보상된 캐패시턴스 값이 사용된다. 그에 따라서 파워 세이브 모드에서 유실된 캐패시터 값이 듀티 사이클 보상 회로부(530)에 의하여 강제로 보상된다.
그리고, 딜레이 록 루프(500)는 DLL 록(lock)이 완료되어 클럭이 사용 가능할 때는 이를 알리는 "Locked" 신호를 상기 파워 모드 콘트롤러(300)로 발생시켜 정상 모드 동작이 가능함을 나타내게 된다.
이상에서 설명한 바와 같이, 본 발명의 램버스 디램에 의하면, 파워 세이브 모드에서 정상 동작 모드로 천이시 유실된 캐패시터 값을 미리 규정된 값을 갖도록 강제적으로 보상해 줌으로써 사용시간의 제한을 받지 않고 세팅 시간이 빠른 파워 세이브 기능을 갖는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 파워 세이브 모드 기능을 구비한 램버스 디램에 있어서,
    리프레시 카운터를 내장한 메모리 코어와,
    외부 채널로부터 인가되는 패킷 콘트롤 신호를 분석하여 파워 모드를 제어하는 OP 코드 신호 및 제 1 콘트롤 신호를 생성하는 패킷 콘트롤 수단과,
    상기 제 1 콘트롤 신호에 의해 파워 세이브 모드를 선택하는 냅 모드 신호, 파워 다운 모드 신호, 도즈 모드 신호와 상기 리프레시 카운터의 동작을 제어하는 셀프 리프레스 인에이블 신호를 생성하는 파워 모드 콘트롤 수단과,
    상기 냅 모드 신호, 파워 모드 신호, 도즈 모드 신호와 외부 채널로부터 제 1 클럭 신호를 입력으로 하여 메모리 소자 내부에서 사용되는 제 2 클럭 신호와 상기 파워 세이브 모드시 캐패시터에 누설된 전류값을 보상해 주고 보상후 이를 알리는 신호를 상기 파워 모드 콘트롤 수단으로 인가하는 딜레이 록 루프 수단을 구비하여 이루어진 것을 특징으로 하는 램버스 디램.
  2. 제 1항에 있어서, 상기 딜레이 록 루프 수단은,
    상기 냅 모드 신호, 도즈 모드 신호, 파워 다운 모드 신호에 의해 상기 각 회로들의 동작을 제어하는 콘트롤러부와,
    최종적으로 생성된 펄스 신호를 완충하여 상기 제 2 클럭 신호로 인가하는 클럭 버퍼부와,
    상기 콘트롤러부에서 출력되는 모드 신호에 의해 파워 세이브 모드시 누설된 캐패시터의 전류값을 보상해주는 듀티 사이클 보상부와,
    상기 콘트롤러부에서 출력되는 모드 신호에 의해 상기 듀티 사이클 보상부 및 상기 클럭 버퍼부로 바이어스 신호를 공급하는 바이어스 발생부를 포함하여 이루어지는 것을 특징으로 하는 램버스 디램.
  3. 제 2항에 있어서, 상기 바이어스 발생부는 정상 모드, 냅 모드, 도즈 모드, 그리고 파워 세이브 모드 천이불가 시에만 동작하는 것을 특징으로 하는 램버스 디램.
  4. 제 1항에 있어서, 상기 OP 코드 신호는 2비트로 구성된 것을 특징으로 하는 램버스 디램.
KR1019990065706A 1999-12-30 1999-12-30 램버스 디램 KR100575864B1 (ko)

Priority Applications (4)

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