JP2001195883A - ランバスｄｒａｍ - Google Patents
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Abstract
(57)【要約】
【課題】 使用時間の制限を受けなくてセッティング時
間の早いパワーセーブ機能を有するランバスＤＲＡＭを
提供する。 【解決手段】 メモリセルとリフレッシュカウンタを内
蔵したメモリコア部１００と、外部チャンネルからのパ
ケットコントロール信号を分析しパワーモード制御信号
を生成するパケット制御手段２００と、制御信号により
各パワーモード信号とリフレッシュカウンタの動作を制
御するセルフリフレッシュイネーブル信号を生成するパ
ワーモードコントロール手段３００と、パワーモード信
号により制御され、外部チャンネルからのクロック信号
と半導体メモリ内部でのクロック信号との位相差を調整
し、パワーモードコントロール手段に正常動作状態への
遷移が可能なことを知らせる信号を生成、メモリセルの
キャパシタに漏洩された電流値を補償するディレイロッ
クループ手段４００とを含んでなる。
間の早いパワーセーブ機能を有するランバスＤＲＡＭを
提供する。 【解決手段】 メモリセルとリフレッシュカウンタを内
蔵したメモリコア部１００と、外部チャンネルからのパ
ケットコントロール信号を分析しパワーモード制御信号
を生成するパケット制御手段２００と、制御信号により
各パワーモード信号とリフレッシュカウンタの動作を制
御するセルフリフレッシュイネーブル信号を生成するパ
ワーモードコントロール手段３００と、パワーモード信
号により制御され、外部チャンネルからのクロック信号
と半導体メモリ内部でのクロック信号との位相差を調整
し、パワーモードコントロール手段に正常動作状態への
遷移が可能なことを知らせる信号を生成、メモリセルの
キャパシタに漏洩された電流値を補償するディレイロッ
クループ手段４００とを含んでなる。
Description
【０００１】
【発明の属する技術分野】本発明はランバス（Ｒａｍｂ
ｕｓ）ＤＲＡＭに関するもので、特にパワーセーブモー
ド（ｐｏｗｅｒ ｓａｖｅ ｍｏｄｅ）から正常動作モ
ードに遷移する際に、メモリセルのキャパシタに流失さ
れたキャパシタ値を、予定値となるように、強制的に補
償することにより、使用時間の制限を受けなく、セッテ
ィング時間が早いパワーセーブ機能を有するランバスＤ
ＲＡＭに関するものである。
ｕｓ）ＤＲＡＭに関するもので、特にパワーセーブモー
ド（ｐｏｗｅｒ ｓａｖｅ ｍｏｄｅ）から正常動作モ
ードに遷移する際に、メモリセルのキャパシタに流失さ
れたキャパシタ値を、予定値となるように、強制的に補
償することにより、使用時間の制限を受けなく、セッテ
ィング時間が早いパワーセーブ機能を有するランバスＤ
ＲＡＭに関するものである。
【０００２】
【従来の技術】一般に、ランバスＤＲＡＭは、低電力シ
ステム動作を可能にするため、つぎのいくつかの動作モ
ードを持っている。すなわち、アクティブモード（ａｃ
ｔｉｖｅ ｍｏｄｅ）、待機モード（ｓｔａｎｄｂｙ
ｍｏｄｅ）、ナップモード（ｎａｐ ｍｏｄｅ）、及び
パワーダウンモード（ｐｏｗｅｒｄｏｗｎ ｍｏｄｅ）
である。前記４モードは、電力減少と、ランバスＤＲＡ
Ｍが伝送動作を行うにかかる時間との２要素に分けられ
る。
ステム動作を可能にするため、つぎのいくつかの動作モ
ードを持っている。すなわち、アクティブモード（ａｃ
ｔｉｖｅ ｍｏｄｅ）、待機モード（ｓｔａｎｄｂｙ
ｍｏｄｅ）、ナップモード（ｎａｐ ｍｏｄｅ）、及び
パワーダウンモード（ｐｏｗｅｒｄｏｗｎ ｍｏｄｅ）
である。前記４モードは、電力減少と、ランバスＤＲＡ
Ｍが伝送動作を行うにかかる時間との２要素に分けられ
る。
【０００３】アクティブモードにおいては、ランバスＤ
ＲＡＭはいつでもデータを伝送する用意になっており、
ほかの３モードより電力消耗が高い。それぞれのデバイ
スの全てのメモリバンクが全般的なアクセス命令により
読取り／書込み電力を消耗する一般のＤＲＡＭメモリシ
ステムとは異なり、ランバスＤＲＡＭメモリシステム
は、ほかのデバイスはみんな低電力状態に反転させた
後、ただ一つのデバイスを通じて読取り／書込みの伝送
を行う。
ＲＡＭはいつでもデータを伝送する用意になっており、
ほかの３モードより電力消耗が高い。それぞれのデバイ
スの全てのメモリバンクが全般的なアクセス命令により
読取り／書込み電力を消耗する一般のＤＲＡＭメモリシ
ステムとは異なり、ランバスＤＲＡＭメモリシステム
は、ほかのデバイスはみんな低電力状態に反転させた
後、ただ一つのデバイスを通じて読取り／書込みの伝送
を行う。
【０００４】ランバスＤＲＡＭは、自動的に伝送の最終
段階から待機モードに変換される。リクエストパケット
（ｒｅｑｕｅｓｔ ｐａｃｋｅｔ）による１のデバイス
の住所がデコードされると、リクエストに相応する１の
デバイスを除き、全てのランバスＤＲＡＭは待機モード
に戻る。そして、そのデバイスも読取り又は書込み動作
が終了されると、再び待機モードに戻る。
段階から待機モードに変換される。リクエストパケット
（ｒｅｑｕｅｓｔ ｐａｃｋｅｔ）による１のデバイス
の住所がデコードされると、リクエストに相応する１の
デバイスを除き、全てのランバスＤＲＡＭは待機モード
に戻る。そして、そのデバイスも読取り又は書込み動作
が終了されると、再び待機モードに戻る。
【０００５】言い換えれば、ランバスＤＲＡＭは待機モ
ードに復帰しようとする特性を持っている。このような
現象のため、ほかのランバスＤＲＡＭは待機状態に留ま
り、ただ選択されたランバスＤＲＡＭのみがアクティブ
モードに変わって、電力消耗を防止することになる。
ードに復帰しようとする特性を持っている。このような
現象のため、ほかのランバスＤＲＡＭは待機状態に留ま
り、ただ選択されたランバスＤＲＡＭのみがアクティブ
モードに変わって、電力消耗を防止することになる。
【０００６】電力消耗量は、一つ又は多数のランバスＤ
ＲＡＭをスナップ（ｓｎａｐ）モードに変換させること
で減らすことができる。ナップモードは、待機モードよ
り電力を低く、パワーダウンモードよりはアクティブモ
ードに変換される時間が短い。システムが読取り又は書
込み動作を行っていない都度、ランバスＤＲＡＭをナッ
プモードに変換させることで、消費電力を大幅減らすこ
とができる。また、一つ又はそれ以上のランバスＤＲＡ
Ｍを電源遮断モードで代替してより大きい電力減少効果
を得ることができる。
ＲＡＭをスナップ（ｓｎａｐ）モードに変換させること
で減らすことができる。ナップモードは、待機モードよ
り電力を低く、パワーダウンモードよりはアクティブモ
ードに変換される時間が短い。システムが読取り又は書
込み動作を行っていない都度、ランバスＤＲＡＭをナッ
プモードに変換させることで、消費電力を大幅減らすこ
とができる。また、一つ又はそれ以上のランバスＤＲＡ
Ｍを電源遮断モードで代替してより大きい電力減少効果
を得ることができる。
【０００７】このような動作モードの適用例として携帯
用コンピュータが挙げられる。スリープ（Ｓｌｅｅｐ）
モードはフレームバッファを内蔵しているランバスＤＲ
ＡＭがナップモードに変換する間、ランバスＤＲＡＭの
大多数を電源遮断状態に変換するものである。
用コンピュータが挙げられる。スリープ（Ｓｌｅｅｐ）
モードはフレームバッファを内蔵しているランバスＤＲ
ＡＭがナップモードに変換する間、ランバスＤＲＡＭの
大多数を電源遮断状態に変換するものである。
【０００８】図１は、従来技術によるランバスＤＲＡＭ
のパワーセーブモード機能と関連した回路の構成をブロ
ックで示したものである。従来のランバスＤＲＡＭは、
図示のように、外部チャンネルから印加されるパケット
（ｃｔｒｌ＿ＰＫＴ）を分析して動作モードを制御する
制御信号（ｏｐ＿ｃｏｄｅ信号及びｃｎｔｒｌ信号）を
生成するパケットコントローラ２０と、パケットコント
ローラ２０からの制御信号（ｏｐ＿ｃｏｄｅ信号及びｃ
ｎｔｒｌ信号）により、各動作モード信号｛ナップモー
ド信号（Ｎａｐ）及びパワーダウン信号（ＰＤＮ）｝と
セルフリフレッシュイネーブル信号（ｓｅｌｆ＿ｒｅｆ
ｒｅｓｈ＿ｅｎ）を生成するパワーモードコントローラ
３０と、動作モード信号により制御され、外部チャンネ
ルからクロック信号（ｃｌｋ＿ｉｎ）を受信して、半導
体メモリ内部で使用されるクロック（ｃｌｋ＿ｏｕｔ）
信号との位相差を検出した後、位相が一致するように調
整した後、パワーモードコントローラ３０に正常動作状
態に遷移可能なことを示すロック（ｌｏｃｋｅｄ）信号
を生成するディレイロックループ（ＤＬＬ）４０と、セ
ルフリフレッシュイネーブル信号（ｓｅｌｆ＿ｒｅｆｒ
ｅｓｈ＿ｅｎ）により制御されるリフレッシュカウンタ
ーを備えたメモリコア１０とから構成される。
のパワーセーブモード機能と関連した回路の構成をブロ
ックで示したものである。従来のランバスＤＲＡＭは、
図示のように、外部チャンネルから印加されるパケット
（ｃｔｒｌ＿ＰＫＴ）を分析して動作モードを制御する
制御信号（ｏｐ＿ｃｏｄｅ信号及びｃｎｔｒｌ信号）を
生成するパケットコントローラ２０と、パケットコント
ローラ２０からの制御信号（ｏｐ＿ｃｏｄｅ信号及びｃ
ｎｔｒｌ信号）により、各動作モード信号｛ナップモー
ド信号（Ｎａｐ）及びパワーダウン信号（ＰＤＮ）｝と
セルフリフレッシュイネーブル信号（ｓｅｌｆ＿ｒｅｆ
ｒｅｓｈ＿ｅｎ）を生成するパワーモードコントローラ
３０と、動作モード信号により制御され、外部チャンネ
ルからクロック信号（ｃｌｋ＿ｉｎ）を受信して、半導
体メモリ内部で使用されるクロック（ｃｌｋ＿ｏｕｔ）
信号との位相差を検出した後、位相が一致するように調
整した後、パワーモードコントローラ３０に正常動作状
態に遷移可能なことを示すロック（ｌｏｃｋｅｄ）信号
を生成するディレイロックループ（ＤＬＬ）４０と、セ
ルフリフレッシュイネーブル信号（ｓｅｌｆ＿ｒｅｆｒ
ｅｓｈ＿ｅｎ）により制御されるリフレッシュカウンタ
ーを備えたメモリコア１０とから構成される。
【０００９】上記構成を有する従来のランバスＤＲＡＭ
においては、パワーセーブモード時、メモリセル（ｃｅ
ｌｌ）のキャパシタに貯蔵されている値が長く経過する
場合、漏洩により消失されるので、その値をセッティン
グするためには、数百ｎｓ〜数μｓのセッティング時間
が必要である。メモリセルのキャパシタに貯蔵されたデ
ータ値をそのまま使用すべきであるナップモードの場合
には、脱出時間（ｅｘｉｔ ｔｉｍｅ）が約１００ｎｓ
程度であり、許容時間が数μｓと大変短いが、４ｍＡの
大電力消耗があり、パワーダウンモードの場合には、許
容時間の制限がなくて１ｍＡの電力消耗が少ない反面、
脱出時間（ｅｘｉｔ ｔｉｍｅ）が数μｓと大変長いと
いう問題点があった。
においては、パワーセーブモード時、メモリセル（ｃｅ
ｌｌ）のキャパシタに貯蔵されている値が長く経過する
場合、漏洩により消失されるので、その値をセッティン
グするためには、数百ｎｓ〜数μｓのセッティング時間
が必要である。メモリセルのキャパシタに貯蔵されたデ
ータ値をそのまま使用すべきであるナップモードの場合
には、脱出時間（ｅｘｉｔ ｔｉｍｅ）が約１００ｎｓ
程度であり、許容時間が数μｓと大変短いが、４ｍＡの
大電力消耗があり、パワーダウンモードの場合には、許
容時間の制限がなくて１ｍＡの電力消耗が少ない反面、
脱出時間（ｅｘｉｔ ｔｉｍｅ）が数μｓと大変長いと
いう問題点があった。
【００１０】したがって、ナップモード及びパワーダウ
ンモードを使用する従来のランバスＤＲＡＭは、パワー
セーブモード時、漏洩電流により消失されたメモリセル
のキャパシタ値をセッティングさせるためには長いセッ
ティング時間が必要であり、かつ使用時間の制限ととも
に電力消耗問題を引き起こすという問題点があった。
ンモードを使用する従来のランバスＤＲＡＭは、パワー
セーブモード時、漏洩電流により消失されたメモリセル
のキャパシタ値をセッティングさせるためには長いセッ
ティング時間が必要であり、かつ使用時間の制限ととも
に電力消耗問題を引き起こすという問題点があった。
【００１１】
【発明が解決しようとする課題】そこで、本発明は上記
従来のラムバスＤＲＡＭにおける問題点に鑑みてなされ
たものであって、パワーセーブモードから正常動作モー
ドへの遷移時、流失されたメモリセルのキャパシタ値
を、予定値となるように、強制的に補償することによ
り、使用時間の制限を受けなくてセッティング時間の早
いパワーセーブ機能を有するランバスＤＲＡＭを提供す
ることにその目的がある。
従来のラムバスＤＲＡＭにおける問題点に鑑みてなされ
たものであって、パワーセーブモードから正常動作モー
ドへの遷移時、流失されたメモリセルのキャパシタ値
を、予定値となるように、強制的に補償することによ
り、使用時間の制限を受けなくてセッティング時間の早
いパワーセーブ機能を有するランバスＤＲＡＭを提供す
ることにその目的がある。
【００１２】
【課題を解決するための手段】上記のような目的を達成
するためになされた本発明によるランバスＤＲＡＭは、
多数のメモリセルとリフレッシュカウンタを内蔵したメ
モリコア部と、外部チャンネルから印加されるパケット
コントロール信号を分析してパワーモードを制御する制
御信号を生成するパケット制御手段と、前記制御信号に
より、パワーモード信号と、前記リフレッシュカウンタ
の動作を制御するセルフリフレッシュイネーブル信号と
を各々生成するパワーモードコントロール手段と、前記
パワーモード信号により動作が制御され、外部チャンネ
ルから入力されたクロック信号と半導体メモリ内部で使
用されるクロック信号との位相差を調整し、前記パワー
モードコントロール手段に正常動作状態への遷移が可能
であることを知らせる信号を生成し、前記メモリセルの
キャパシタに漏洩された電流値を補償するディレイロッ
クループ手段とを含んでなることを特徴とする。
するためになされた本発明によるランバスＤＲＡＭは、
多数のメモリセルとリフレッシュカウンタを内蔵したメ
モリコア部と、外部チャンネルから印加されるパケット
コントロール信号を分析してパワーモードを制御する制
御信号を生成するパケット制御手段と、前記制御信号に
より、パワーモード信号と、前記リフレッシュカウンタ
の動作を制御するセルフリフレッシュイネーブル信号と
を各々生成するパワーモードコントロール手段と、前記
パワーモード信号により動作が制御され、外部チャンネ
ルから入力されたクロック信号と半導体メモリ内部で使
用されるクロック信号との位相差を調整し、前記パワー
モードコントロール手段に正常動作状態への遷移が可能
であることを知らせる信号を生成し、前記メモリセルの
キャパシタに漏洩された電流値を補償するディレイロッ
クループ手段とを含んでなることを特徴とする。
【００１３】また、前記制御信号は、動作モードを規定
するＯＰコード信号とパワーモードの可否を制御する信
号とから構成されることを特徴とする。
するＯＰコード信号とパワーモードの可否を制御する信
号とから構成されることを特徴とする。
【００１４】また、前記ＯＰコード信号は２ビットから
構成され、前記２ビットの構成が“００”である場合は
パワーセーブモードに遷移不可モード、“０１”である
場合はパワーダウンモード、“１０”である場合はナッ
プモード、“１１”である場合はドーズモードに遷移す
ることを特徴とする。
構成され、前記２ビットの構成が“００”である場合は
パワーセーブモードに遷移不可モード、“０１”である
場合はパワーダウンモード、“１０”である場合はナッ
プモード、“１１”である場合はドーズモードに遷移す
ることを特徴とする。
【００１５】また、前記パワーモード信号はナップモー
ド信号、パワーダウンモード信号、ドーズモード動作信
号から構成されることを特徴とする。
ド信号、パワーダウンモード信号、ドーズモード動作信
号から構成されることを特徴とする。
【００１６】さらに、前記ディレイロックループ手段
は、前記外部チャンネルからクロック信号を受信して、
半導体メモリ内部で使用されるクロック信号との位相差
を検出し、クロック信号を混合する位相検出及び混合部
と、前記位相検出及び混合部から出力された信号を増幅
するクロック増幅部と、前記クロック増幅部の出力信号
を緩衝して出力するクロックバッファ部と、前記パワー
モードコントロール手段から出力されたパワーモード信
号を受信して各回路の動作を制御するコントローラ部
と、前記コントローラ部から出力されるパワーモード信
号により、バイアス信号を前記位相検出及び混合部、前
記クロック増幅部、及び前記クロックバッファ部のそれ
ぞれに発生させるバイアス発生部と、前記外部チャンネ
ルからのクロック信号と半導体メモリ内部で使用される
クロック信号との位相差を補償するために前記位相検出
及び混合部、前記クロック増幅部、及び前記クロックバ
ッファ部の動作を制御し、前記コントローラ部から出力
されるパワーモード信号により、前記メモリコアのセル
キャパシタに漏洩された電流値を補償するデューティサ
イクル補償部とを含んでなることを特徴とする。
は、前記外部チャンネルからクロック信号を受信して、
半導体メモリ内部で使用されるクロック信号との位相差
を検出し、クロック信号を混合する位相検出及び混合部
と、前記位相検出及び混合部から出力された信号を増幅
するクロック増幅部と、前記クロック増幅部の出力信号
を緩衝して出力するクロックバッファ部と、前記パワー
モードコントロール手段から出力されたパワーモード信
号を受信して各回路の動作を制御するコントローラ部
と、前記コントローラ部から出力されるパワーモード信
号により、バイアス信号を前記位相検出及び混合部、前
記クロック増幅部、及び前記クロックバッファ部のそれ
ぞれに発生させるバイアス発生部と、前記外部チャンネ
ルからのクロック信号と半導体メモリ内部で使用される
クロック信号との位相差を補償するために前記位相検出
及び混合部、前記クロック増幅部、及び前記クロックバ
ッファ部の動作を制御し、前記コントローラ部から出力
されるパワーモード信号により、前記メモリコアのセル
キャパシタに漏洩された電流値を補償するデューティサ
イクル補償部とを含んでなることを特徴とする。
【００１７】また、前記バイアス発生部は、正常モー
ド、ナップモード、ドーズモードの場合、及びパワーセ
ーブモードに遷移不可モードの場合にだけ動作すること
を特徴とする。
ド、ナップモード、ドーズモードの場合、及びパワーセ
ーブモードに遷移不可モードの場合にだけ動作すること
を特徴とする。
【００１８】また、前記デューティサイクル補償部は、
前記メモリコアのセルキャパシタに漏洩された電流値を
補償するキャパシタンス補償回路を備えることを特徴と
する。
前記メモリコアのセルキャパシタに漏洩された電流値を
補償するキャパシタンス補償回路を備えることを特徴と
する。
【００１９】また、前記キャパシタンス補償回路は、パ
ワーダウンモード、及びドーズモードの場合にだけ動作
することを特徴とする。
ワーダウンモード、及びドーズモードの場合にだけ動作
することを特徴とする。
【００２０】また、前記セルフリフレッシュイネーブル
信号は、ナップモード、ドーズモード、及びパワーダウ
ンモードでイネーブルされることを特徴とする。
信号は、ナップモード、ドーズモード、及びパワーダウ
ンモードでイネーブルされることを特徴とする。
【００２１】
【発明の実施の形態】次に、本発明にかかるラムバスＤ
ＲＡＭの実施の形態の具体例を図面を参照しながら説明
する。本発明の実施例を説明する全図にわたって、同一
機能を有するものは同一符号を使用し、その反復説明は
省略する。
ＲＡＭの実施の形態の具体例を図面を参照しながら説明
する。本発明の実施例を説明する全図にわたって、同一
機能を有するものは同一符号を使用し、その反復説明は
省略する。
【００２２】図２は、本発明によるランバスＤＲＡＭの
パワーセーブモード機能と関連した回路のブロック構成
図である。本発明のランバスＤＲＡＭは、図示のよう
に、外部チャンネルから印加されるパケットを分析して
動作モードを制御する制御信号（ｏｐ＿ｃｏｄｅ信号及
びｃｎｔｒｌ信号）を生成するパケットコントローラ２
００と、パケットコントローラ２００からの制御信号
（ｏｐ＿ｃｏｄｅ信号及びｃｎｔｒｌ信号）を入力して
動作モード信号（Ｎａｐモード信号、ＰＤＮモード信
号、ＤＯｚｅモード信号）とセルフリフレッシュイネー
ブル信号（ｓｅｌｆ＿ｒｅｆｒｅｓｈ＿ｅｎ）を生成す
るパワーモードコントローラ３００と、パワーモード信
号（Ｎａｐモード信号、ＰＤＮモード信号、Ｄｏｚｅモ
ード信号）により動作が制御され、外部チャンネルから
クロック信号（ｃｌｋ＿ｉｎ）を受信して、半導体メモ
リ内部で使用されるクロック（ｃｌｋ＿ｏｕｔ）信号と
の位相差を検出した後、位相が一致するように調整した
後、パワーモードコントローラ３００に正常動作状態に
遷移可能であることを示すロック（ｌｏｃｋｅｄ）信号
を生成するディレイロックループ（ＤＬＬ）４００と、
パワーモードコントローラ３００で生成されたセルフリ
フレッシュイネーブル信号（ｓｅｌｆ＿ｒｅｆｒｅｓｈ
＿ｅｎ）により制御されるリフレッシュカウンタ（図示
せず）を有するメモリコア１００とから構成される。
パワーセーブモード機能と関連した回路のブロック構成
図である。本発明のランバスＤＲＡＭは、図示のよう
に、外部チャンネルから印加されるパケットを分析して
動作モードを制御する制御信号（ｏｐ＿ｃｏｄｅ信号及
びｃｎｔｒｌ信号）を生成するパケットコントローラ２
００と、パケットコントローラ２００からの制御信号
（ｏｐ＿ｃｏｄｅ信号及びｃｎｔｒｌ信号）を入力して
動作モード信号（Ｎａｐモード信号、ＰＤＮモード信
号、ＤＯｚｅモード信号）とセルフリフレッシュイネー
ブル信号（ｓｅｌｆ＿ｒｅｆｒｅｓｈ＿ｅｎ）を生成す
るパワーモードコントローラ３００と、パワーモード信
号（Ｎａｐモード信号、ＰＤＮモード信号、Ｄｏｚｅモ
ード信号）により動作が制御され、外部チャンネルから
クロック信号（ｃｌｋ＿ｉｎ）を受信して、半導体メモ
リ内部で使用されるクロック（ｃｌｋ＿ｏｕｔ）信号と
の位相差を検出した後、位相が一致するように調整した
後、パワーモードコントローラ３００に正常動作状態に
遷移可能であることを示すロック（ｌｏｃｋｅｄ）信号
を生成するディレイロックループ（ＤＬＬ）４００と、
パワーモードコントローラ３００で生成されたセルフリ
フレッシュイネーブル信号（ｓｅｌｆ＿ｒｅｆｒｅｓｈ
＿ｅｎ）により制御されるリフレッシュカウンタ（図示
せず）を有するメモリコア１００とから構成される。
【００２３】上記構成による本発明の動作を説明する
と、まずパケットコントローラ２００はメモリ外部のチ
ャンネルから印加されたコントロールパケット（ｃｔｒ
ｌ＿ＰＫＴ）を受け、パワーモードコントローラ３００
に必要なコントロール信号（ｃｎｔｒｌ）及び２ビット
ＯＰコード（ＯＰ＿ｃｏｄｅ）を生成してパワーモード
コントローラ３００に印加する。
と、まずパケットコントローラ２００はメモリ外部のチ
ャンネルから印加されたコントロールパケット（ｃｔｒ
ｌ＿ＰＫＴ）を受け、パワーモードコントローラ３００
に必要なコントロール信号（ｃｎｔｒｌ）及び２ビット
ＯＰコード（ＯＰ＿ｃｏｄｅ）を生成してパワーモード
コントローラ３００に印加する。
【００２４】この際に、コントロール（ｃｎｔｒｌ）信
号はパワーモードの可否を制御する信号であり、ＯＰコ
ードは２ビットから構成されて、各動作モードを規定す
る役割をする。例えば、ＯＰコードの２ビット構成が
“００”である場合、パワーセーブモードに変更される
ことを防止し、“０１”である場合、パワーダウンモー
ドに変換させ、“１０”である場合、ナップ（ＮＡＰ）
モードに変換させ、“１１”である場合、ドーズ（Ｄｏ
ｚｅ）モードに変換させることになる。
号はパワーモードの可否を制御する信号であり、ＯＰコ
ードは２ビットから構成されて、各動作モードを規定す
る役割をする。例えば、ＯＰコードの２ビット構成が
“００”である場合、パワーセーブモードに変更される
ことを防止し、“０１”である場合、パワーダウンモー
ドに変換させ、“１０”である場合、ナップ（ＮＡＰ）
モードに変換させ、“１１”である場合、ドーズ（Ｄｏ
ｚｅ）モードに変換させることになる。
【００２５】パワーモードコントローラ３００は、パケ
ットコントローラ２００から印加された２ビットＯＰコ
ード（ＯＰ＿ｃｏｄｅ）とコントロール信号（ｃｎｔｒ
ｌ）を組み合わせて、メモリコア１００に内蔵されたリ
フレッシュカウンタ（図示せず）の動作を制御するため
のセルフリフレッシュイネーブル信号（ｓｅｌｆ＿ｒｅ
ｆｒｅｓｈ＿ｅｎ）とナップモード信号（Ｎａｐ）、パ
ワーダウンモード信号（ＰＤＮ）、ドーズモード信号
（ＤＯｚｅ）などを発生させる。この際に、２ビットＯ
Ｐコード（ＯＰ＿ｃｏｄｅ）とコントロール信号（ｃｎ
ｔｒｌ）によるモードの動作はつぎの表１のようにな
る。
ットコントローラ２００から印加された２ビットＯＰコ
ード（ＯＰ＿ｃｏｄｅ）とコントロール信号（ｃｎｔｒ
ｌ）を組み合わせて、メモリコア１００に内蔵されたリ
フレッシュカウンタ（図示せず）の動作を制御するため
のセルフリフレッシュイネーブル信号（ｓｅｌｆ＿ｒｅ
ｆｒｅｓｈ＿ｅｎ）とナップモード信号（Ｎａｐ）、パ
ワーダウンモード信号（ＰＤＮ）、ドーズモード信号
（ＤＯｚｅ）などを発生させる。この際に、２ビットＯ
Ｐコード（ＯＰ＿ｃｏｄｅ）とコントロール信号（ｃｎ
ｔｒｌ）によるモードの動作はつぎの表１のようにな
る。
【００２６】
【表１】
【００２７】パワーモードコントローラ３００で生成さ
れたセルフリフレッシュイネーブル信号（ｓｅｌｆ＿ｒ
ｅｆｒｅｓｈ＿ｅｎ）はメモリコア１００に伝達され
て、メモリコア１００の内部あるいは外部に設けられた
リフレッシュカウンタを動作させてセルフリフレッシュ
動作を遂行する。
れたセルフリフレッシュイネーブル信号（ｓｅｌｆ＿ｒ
ｅｆｒｅｓｈ＿ｅｎ）はメモリコア１００に伝達され
て、メモリコア１００の内部あるいは外部に設けられた
リフレッシュカウンタを動作させてセルフリフレッシュ
動作を遂行する。
【００２８】一方、パワーモードコントローラ３００で
生成されたナップモード信号（Ｎａｐ）、ドーズモード
信号（Ｄｏｚｅ）、及びパワーダウンモード信号（ＰＤ
Ｎ）はディレイロックループ４００に伝達されて、それ
ぞれのパワー状態によってディレイロックループ４００
の動作を制御することになる。
生成されたナップモード信号（Ｎａｐ）、ドーズモード
信号（Ｄｏｚｅ）、及びパワーダウンモード信号（ＰＤ
Ｎ）はディレイロックループ４００に伝達されて、それ
ぞれのパワー状態によってディレイロックループ４００
の動作を制御することになる。
【００２９】ディレイロックループ４００は、ナップモ
ード信号（Ｎａｐ）、パワーダウンモード信号（ＰＤ
Ｎ）、ドーズモード信号（Ｄｏｚｅ）により動作が制御
され、外部チャンネルからクロック信号（ｃｌｋ＿ｉ
ｎ）を受信して、半導体メモリ内部で使用されるクロッ
ク（ｃｌｋ＿ｏｕｔ）信号との位相差を検出した後、位
相が一致するように調整した後、パワーモードコントロ
ーラ３００に正常動作状態に遷移可能なことを示すロッ
ク（ｌｏｃｋｅｄ）信号を生成する。
ード信号（Ｎａｐ）、パワーダウンモード信号（ＰＤ
Ｎ）、ドーズモード信号（Ｄｏｚｅ）により動作が制御
され、外部チャンネルからクロック信号（ｃｌｋ＿ｉ
ｎ）を受信して、半導体メモリ内部で使用されるクロッ
ク（ｃｌｋ＿ｏｕｔ）信号との位相差を検出した後、位
相が一致するように調整した後、パワーモードコントロ
ーラ３００に正常動作状態に遷移可能なことを示すロッ
ク（ｌｏｃｋｅｄ）信号を生成する。
【００３０】図３は、ディレイロックループ（ＤＬＬ）
４００の回路の構成を示すものである。同図に示すよう
に、本発明のディレイロックループ（ＤＬＬ）４００の
回路は、コントローラ部４１０、バイアス発生部４２
０、デューティサイクル補償回路部４３０、位相検出部
及び混合部４４０、クロック増幅部４５０、及びクロッ
クバッファ部４６０から構成される。
４００の回路の構成を示すものである。同図に示すよう
に、本発明のディレイロックループ（ＤＬＬ）４００の
回路は、コントローラ部４１０、バイアス発生部４２
０、デューティサイクル補償回路部４３０、位相検出部
及び混合部４４０、クロック増幅部４５０、及びクロッ
クバッファ部４６０から構成される。
【００３１】位相検出部及び混合部４４０は、外部チャ
ンネルからクロック信号（ｃｌｋ＿ｉｎ）を受信して半
導体メモリ内部で使用されるクロック信号（ｃｌｋ＿ｏ
ｕｔ）との位相差を検出し、各々のクロック信号（ｃｌ
ｋ＿ｉｎ、ｃｌｋ＿ｏｕｔ）を混合して得られた信号を
出力する。
ンネルからクロック信号（ｃｌｋ＿ｉｎ）を受信して半
導体メモリ内部で使用されるクロック信号（ｃｌｋ＿ｏ
ｕｔ）との位相差を検出し、各々のクロック信号（ｃｌ
ｋ＿ｉｎ、ｃｌｋ＿ｏｕｔ）を混合して得られた信号を
出力する。
【００３２】クロック増幅部４５０は、位相検出部及び
混合部４４０から出力された信号を増幅した信号をクロ
ックバッファ部４６０に出力する。
混合部４４０から出力された信号を増幅した信号をクロ
ックバッファ部４６０に出力する。
【００３３】デューティサイクル補償回路部４３０は、
キャパシタンス補償回路をもっており、コントローラ部
４１０から出力されるパワーダウンモード（ＰＤＰ）と
ドーズ（Ｄｏｚｅ）モード信号によりメモリコア１００
のセルキャパシタに電流を供給して、漏洩された電流値
を補償する役割をする。そして、外部チャンネルからク
ロック信号（ｃｌｋ＿ｉｎ）と半導体メモリ内部で使用
されるクロック（ｃｌｋ＿ｏｕｔ）信号との位相差を補
償する役割をする。
キャパシタンス補償回路をもっており、コントローラ部
４１０から出力されるパワーダウンモード（ＰＤＰ）と
ドーズ（Ｄｏｚｅ）モード信号によりメモリコア１００
のセルキャパシタに電流を供給して、漏洩された電流値
を補償する役割をする。そして、外部チャンネルからク
ロック信号（ｃｌｋ＿ｉｎ）と半導体メモリ内部で使用
されるクロック（ｃｌｋ＿ｏｕｔ）信号との位相差を補
償する役割をする。
【００３４】バイアス発生部４２０は、コントローラ部
４１０から出力されるナップモード信号（Ｎａｐ）とド
ーズモード信号（Ｄｏｚｅ）により動作してバイアス信
号を発生する。
４１０から出力されるナップモード信号（Ｎａｐ）とド
ーズモード信号（Ｄｏｚｅ）により動作してバイアス信
号を発生する。
【００３５】コントローラ部４１０は、パワーモードコ
ントローラ３００から入力されるナップモード信号（Ｎ
ａｐ）、ドーズモード信号（Ｄｏｚｅ）、パワーダウン
モード信号（ＰＤＮ）により各回路の動作を制御する役
割をする。
ントローラ３００から入力されるナップモード信号（Ｎ
ａｐ）、ドーズモード信号（Ｄｏｚｅ）、パワーダウン
モード信号（ＰＤＮ）により各回路の動作を制御する役
割をする。
【００３６】つぎに、上記のような構成を有する本発明
のディレイロックループ（ＤＬＬ）４００の回路の動作
について説明する。まず、パワーモードコントローラ３
００からナップモード信号（Ｎａｐ）が印加されると、
デューティサイクル補償回路部４３０に設けられたキャ
パシタンス補償回路は動作しなくバイアス発生部４２０
のみが動作し、パワーダウン（ＰＤＮ）モード信号が印
加されると、前記とは反対に、バイアス発生部４２０は
動作しなく、デューティサイクル補償回路部４３０に設
けられたキャパシタンス補償回路だけが動作することに
なる。そして、ドーズ（Ｄｏｚｅ）信号が印加される
と、バイアス発生部４２０とデューティサイクル補償回
路部４３０のキャパシタンス補償回路がともに動作する
ことになる。
のディレイロックループ（ＤＬＬ）４００の回路の動作
について説明する。まず、パワーモードコントローラ３
００からナップモード信号（Ｎａｐ）が印加されると、
デューティサイクル補償回路部４３０に設けられたキャ
パシタンス補償回路は動作しなくバイアス発生部４２０
のみが動作し、パワーダウン（ＰＤＮ）モード信号が印
加されると、前記とは反対に、バイアス発生部４２０は
動作しなく、デューティサイクル補償回路部４３０に設
けられたキャパシタンス補償回路だけが動作することに
なる。そして、ドーズ（Ｄｏｚｅ）信号が印加される
と、バイアス発生部４２０とデューティサイクル補償回
路部４３０のキャパシタンス補償回路がともに動作する
ことになる。
【００３７】すなわち、デューティサイクル補償回路部
４３０に設けられたキャパシタンス補償回路はドーズモ
ード（Ｄｏｚｅ）とパワーダウンモード（ＰＤＮ）でだ
け動作し、バイアス発生部４２０はナップモード（ＮＡ
Ｐ）とドーズモード（Ｄｏｚｅ）のみで動作することに
なる。
４３０に設けられたキャパシタンス補償回路はドーズモ
ード（Ｄｏｚｅ）とパワーダウンモード（ＰＤＮ）でだ
け動作し、バイアス発生部４２０はナップモード（ＮＡ
Ｐ）とドーズモード（Ｄｏｚｅ）のみで動作することに
なる。
【００３８】パワーセーブモードから正常モード（ｎｏ
ｒｍａｌ ｍｏｄｅ）に遷移するとき、ナップ（Ｎａ
ｐ）モードから遷移する場合は、デューティサイクル補
償回路部４３０のキャパシタンス値は進入時に貯蔵され
た値が使用され、ドーズモード（Ｄｏｚｅ）とパワーダ
ウンモード（ＰＤＮ）から遷移する場合には補償された
キャパシタンス値が使用され、ＤＬＬロック（ｌｏｃ
ｋ）が完了されてクロックが使用可能なときは、これを
知らせるロック（Ｌｏｃｋｅｄ）信号をパワーモードコ
ントローラ３００に発生させて、正常モード動作が可能
であることを示すことになる。
ｒｍａｌ ｍｏｄｅ）に遷移するとき、ナップ（Ｎａ
ｐ）モードから遷移する場合は、デューティサイクル補
償回路部４３０のキャパシタンス値は進入時に貯蔵され
た値が使用され、ドーズモード（Ｄｏｚｅ）とパワーダ
ウンモード（ＰＤＮ）から遷移する場合には補償された
キャパシタンス値が使用され、ＤＬＬロック（ｌｏｃ
ｋ）が完了されてクロックが使用可能なときは、これを
知らせるロック（Ｌｏｃｋｅｄ）信号をパワーモードコ
ントローラ３００に発生させて、正常モード動作が可能
であることを示すことになる。
【００３９】このように、本発明においては、消費電力
と脱出時間はナップモード（Ｎａｐ）とほぼ同一である
が、許容時間の制限がないドーズモード（Ｄｏｚｅ）を
備えることにより、効率的なパワーセーブ（ｐｏｗｅｒ
ｓａｖｅ）を具現することができる。
と脱出時間はナップモード（Ｎａｐ）とほぼ同一である
が、許容時間の制限がないドーズモード（Ｄｏｚｅ）を
備えることにより、効率的なパワーセーブ（ｐｏｗｅｒ
ｓａｖｅ）を具現することができる。
【００４０】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００４１】
【発明の効果】以上説明したように、本発明のランバス
ＤＲＡＭによると、パワーセーブモードから正常動作モ
ードに遷移するとき、流失されたキャパシタ値を、予定
値となるように、強制的に補償することにより、使用時
間の制限を受けなく、セッティング時間の早いパワーセ
ーブ機能を有する効果がある。
ＤＲＡＭによると、パワーセーブモードから正常動作モ
ードに遷移するとき、流失されたキャパシタ値を、予定
値となるように、強制的に補償することにより、使用時
間の制限を受けなく、セッティング時間の早いパワーセ
ーブ機能を有する効果がある。
【図１】従来技術によるランバスＤＲＡＭのパワーセー
ブモード機能と関連した回路のブロック構成図である。
ブモード機能と関連した回路のブロック構成図である。
【図２】本発明によるランバスＤＲＡＭのパワーセーブ
モード機能と関連した回路のブロック構成図である。
モード機能と関連した回路のブロック構成図である。
【図３】図２に示すディレイロックループ（ＤＬＬ）の
ブロック構成図である。
ブロック構成図である。
１００ メモリコア ２００ パケットコントローラ ３００ パワーモードコントローラ ４００ ディレイロックループ ４１０ コントローラ部 ４２０ バイアス発生部 ４３０ デューティサイクル補償回路部 ４４０ 位相検出部及び混合部 ４５０ クロック増幅部 ４６０ クロックバッファ部
Claims (9)
- 【請求項１】 多数のメモリセルとリフレッシュカウン
タを内蔵したメモリコア部と、 外部チャンネルから印加されるパケットコントロール信
号を分析してパワーモードを制御する制御信号を生成す
るパケット制御手段と、 前記制御信号により、パワーモード信号と、前記リフレ
ッシュカウンタの動作を制御するセルフリフレッシュイ
ネーブル信号とを各々生成するパワーモードコントロー
ル手段と、 前記パワーモード信号により動作が制御され、外部チャ
ンネルから入力されたクロック信号と半導体メモリ内部
で使用されるクロック信号との位相差を調整し、前記パ
ワーモードコントロール手段に正常動作状態への遷移が
可能であることを知らせる信号を生成し、前記メモリセ
ルのキャパシタに漏洩された電流値を補償するディレイ
ロックループ手段とを含んでなることを特徴とするラン
バスＤＲＡＭ。 - 【請求項２】 前記制御信号は、動作モードを規定する
ＯＰコード信号とパワーモードの可否を制御する信号と
から構成されることを特徴とする請求項１記載のランバ
スＤＲＡＭ。 - 【請求項３】 前記ＯＰコード信号は２ビットから構成
され、前記２ビットの構成が“００”である場合はパワ
ーセーブモードに遷移不可モード、“０１”である場合
はパワーダウンモード、“１０”である場合はナップモ
ード、“１１”である場合はドーズモードに遷移するこ
とを特徴とする請求項２記載のランバスＤＲＡＭ。 - 【請求項４】 前記パワーモード信号はナップモード信
号、パワーダウンモード信号、ドーズモード動作信号か
ら構成されることを特徴とする請求項１記載のランバス
ＤＲＡＭ。 - 【請求項５】 前記ディレイロックループ手段は、 前記外部チャンネルからクロック信号を受信して、半導
体メモリ内部で使用されるクロック信号との位相差を検
出し、クロック信号を混合する位相検出及び混合部と、 前記位相検出及び混合部から出力された信号を増幅する
クロック増幅部と、 前記クロック増幅部の出力信号を緩衝して出力するクロ
ックバッファ部と、 前記パワーモードコントロール手段から出力されたパワ
ーモード信号を受信して各回路の動作を制御するコント
ローラ部と、 前記コントローラ部から出力されるパワーモード信号に
より、バイアス信号を前記位相検出及び混合部、前記ク
ロック増幅部、及び前記クロックバッファ部のそれぞれ
に発生させるバイアス発生部と、 前記外部チャンネルからのクロック信号と半導体メモリ
内部で使用されるクロック信号との位相差を補償するた
めに前記位相検出及び混合部、前記クロック増幅部、及
び前記クロックバッファ部の動作を制御し、前記コント
ローラ部から出力されるパワーモード信号により、前記
メモリコアのセルキャパシタに漏洩された電流値を補償
するデューティサイクル補償部とを含んでなることを特
徴とする請求項１記載のランバスＤＲＡＭ。 - 【請求項６】 前記バイアス発生部は、正常モード、ナ
ップモード、ドーズモードの場合、及びパワーセーブモ
ードに遷移不可モードの場合にだけ動作することを特徴
とする請求項５記載のランバスＤＲＡＭ。 - 【請求項７】 前記デューティサイクル補償部は、前記
メモリコアのセルキャパシタに漏洩された電流値を補償
するキャパシタンス補償回路を備えることを特徴とする
請求項５記載のランバスＤＲＡＭ。 - 【請求項８】 前記キャパシタンス補償回路は、パワー
ダウンモード、及びドーズモードの場合にだけ動作する
ことを特徴とする請求項７記載のランバスＤＲＡＭ。 - 【請求項９】 前記セルフリフレッシュイネーブル信号
は、ナップモード、ドーズモード、及びパワーダウンモ
ードでイネーブルされることを特徴とする請求項１記載
のランバスＤＲＡＭ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1999/P65706 | 1999-12-30 | ||
| KR1019990065706A KR100575864B1 (ko) | 1999-12-30 | 1999-12-30 | 램버스 디램 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001195883A true JP2001195883A (ja) | 2001-07-19 |
Family
ID=19632885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000402426A Pending JP2001195883A (ja) | 1999-12-30 | 2000-12-28 | ランバスｄｒａｍ |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP2001195883A (ja) |
| KR (1) | KR100575864B1 (ja) |
| TW (1) | TW505923B (ja) |
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| US6895522B2 (en) * | 2001-03-15 | 2005-05-17 | Micron Technology, Inc. | Method and apparatus for compensating duty cycle distortion in a data output signal from a memory device by delaying and distorting a reference clock |
| KR100674905B1 (ko) * | 2001-03-19 | 2007-01-26 | 삼성전자주식회사 | 램버스 디램 반도체 장치의 신호 검출기 |
| US7035965B2 (en) * | 2001-08-30 | 2006-04-25 | Micron Technology, Inc. | Flash memory with data decompression |
| US7035966B2 (en) * | 2001-08-30 | 2006-04-25 | Micron Technology, Inc. | Processing system with direct memory transfer |
| US7154978B2 (en) * | 2001-11-02 | 2006-12-26 | Motorola, Inc. | Cascaded delay locked loop circuit |
| KR100477809B1 (ko) | 2002-05-21 | 2005-03-21 | 주식회사 하이닉스반도체 | 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법 |
| KR100510522B1 (ko) | 2003-03-13 | 2005-08-26 | 삼성전자주식회사 | 지연동기루프의 듀티 사이클 보정회로 및 이를 구비하는지연동기루프 |
| KR100518575B1 (ko) * | 2003-05-22 | 2005-10-04 | 삼성전자주식회사 | 지연동기루프의 듀티 사이클 보정회로 및 이를 구비하는지연동기루프 |
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| KR100545148B1 (ko) * | 2003-12-09 | 2006-01-26 | 삼성전자주식회사 | 듀티 사이클 보정회로 및 그것을 사용한 지연동기루프회로 및듀티 사이클 보정방법 |
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| US7277988B2 (en) * | 2004-10-29 | 2007-10-02 | International Business Machines Corporation | System, method and storage medium for providing data caching and data compression in a memory subsystem |
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| US7305574B2 (en) * | 2004-10-29 | 2007-12-04 | International Business Machines Corporation | System, method and storage medium for bus calibration in a memory subsystem |
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| US7356737B2 (en) * | 2004-10-29 | 2008-04-08 | International Business Machines Corporation | System, method and storage medium for testing a memory module |
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| KR100696957B1 (ko) * | 2005-03-31 | 2007-03-20 | 주식회사 하이닉스반도체 | 클럭 듀티 조정 회로, 이를 이용한 지연 고정 루프 회로 및그 방법 |
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