TW505923B - Rambus dram - Google Patents

Description

505923 m. ύ. 案號 89128265 ；rj£- ;，，月·•一 曰 修正

^ fill A 五、發明說明（1) <發明之範圍> 本發明係關於RAMBUS動態隨機存取記憶體（DRAM)，尤 其關於一種自省電力模式（power save mode)遷移至正常 動作模式之際’將流失的記憶體格子的電容性電流強制補 償成預定值’因而不受使用時間的限制，而加速整定時間 的具有優異省電性能的RAMBUS DRAM者。 <發明之背景> 通常為了使RAMBUS DRAM可以在低電力系統動作，具 -有下列幾項通作模式。即主動模式（ac t i ve mode)、待機 、 模式（standby mode)、小憩模式（nap mode)、及減電模式 (power down mode)。上述四種模式可分為電力的減少與 RAMBUS DRAM執行傳達動作所需時間兩要素。 在主動模式時，RAMBUS DRAM隨時處於可傳送數據的 狀悲’較其他二核式的電力、消耗為南。與一般的聽命於全 般性存取命令而由個別元件所有記憶體組執行讀取/寫入 而消耗電力的DRAM記憶體系統不同，RAMBUS DRAM的記憶 體系統在其他元件皆反轉成低電力狀態後，經唯一的元件 執行讀取/寫入的傳送。 R A Μ B U S D R A Μ可在傳送的最後階段自動變換成待機模 式’記錄請求封包（rea ues t packe t )的一個元件地址後， 除相應於該請求的某一元件以外，所有rAMBUS DRAM均回 _ 歸於待機模式。而該元件完成讀取或寫入動作後，也再回 歸於待機模式。 ， 換言之，RAMBUS DRAM具有回歸於待機模式之特性。

第4頁 签 ff ; 89128265 ;年年 Ώ| 日 I 補无1 修正 5〇5923 -----案號 1、發明說明（2) 因為有此現象，其餘RAMBUS DRAM停留於待機狀態，只有 .選擇的RAMBUS DRAM變成主動模式，因此可防止電力的 消粍。 電力消耗量可因變換一個或多數的RAMBUS DRAM為小 慈模式而得於減少。小憩模式較待機模式的電力為低，而 車父減電模式，其變換為主動模式所需時間為短。每次系統 · 未執行讀取或寫入動作時，因變換RAMBUS DRAM為小憩模 式即可大幅減少消費電力。又，亦可以電源遮斷模式代替 · 〜個或以上的RAMBUS DRAM而得到更大的減少電力效果。 . 這樣的動作模式的運用例有攜帶用電腦。睡覺模式 (sleep mode)可使内藏有框架緩衝器的RAMBUS DRAM變換 為小憩模式之間，將RAMBUS DRAM的大多數變換成電源遮 斷狀態。 第1圖係以方塊圖表示的依照傳統技術之RAMBl]S DRAm 的省電模式機能有關連的回路構成。 如圖所示，傳統的RAMBUS DRAM係由自外部通道印加 ，il-包（C t r 1 -pKT )加以分析以產生控制動作模式的控制信 说C^)P-code信號及CntH信號）的封包控制器2〇，由封包控 制器而來的控制信號（〇p —c〇de信號及Cntr][信號）&各 動作拉式信號{小憩模式信號（Nap)及減電信號（PDN)}與可⑩ f動刷新仏號（s e 1 f — r e f resh一en )的電力模式控制器3 〇 ; 又動作拉式信號的控制接受來自外部通道的時鐘信號 (c 1 k 1 η )’檢出與半導體記憶體内部所使用時鐘 (clk〜〇ut)信號間的位相差並調整位相成一致後，產生能

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5電：5 ί ΐ制器30表示可遷移至正常動作狀態的閉鎖 1〇: ed)…延遲閉鎖環路⑽；及受可自動刷新信號 C s e 1 ί — r e ί r e s h — e η )控吿]夕新斗叙抑丄 ^ k制之刷新什數态之記憶體芯部丨〇所 構成。

具有上述構成的傳統RAMMS DRAM處於省電模式時， 在貯藏於記憶體格子（cell)内的電容經長時間後，會因洩 漏而消失 >，為了整定其值，須要數百ns〜數的整定時 間。在應該就那樣使用貯藏於記憶體格子内電容器的數據 之小憩模式的場合，脫出時間（exit tlme)約為1〇^3左 右，容許時間為數// S，甚為短促，却有4mA的大電力消 耗，在減電模式的場合，容許時間無限制，電力消耗小， 只有1 mA，但其反面，脫出時間長達數v s，亦成問題。 由疋，使用小憩模式與減電模式的傳統RAMBUS DRAM，在省電模式時，為了因漏洩電流而消失的記憶體格 子電容值予以整定時’即需長的整定時間，而且衍生須限 制使用時間，同時引起消耗電力的問題。 <發明之總論>

本發明因鑑於如上述傳統RAMBUS DRAM具有的問題， 遂以提供一種RAMBUS DRAM，其能在由省電模式遷移至正 常動作模式時，強制補償所流失的記憶體袼子的電容值成 為預定值，因而不受使用時間的限制，加速整定時間，並 具有省電機能者，為其目的。 為了達成上揭目的，本發明的RAMBUS DRAM，包含内 藏有多數記憶體格子與刷新計數器的記憶體芯部，分析

第6頁 ^05923 ^號891?.奶的 、發明說明（4) 外部通道印加的封包 L號的封包控制機構 號與控制該刷新計數 &制機構；及由該電 道輪入的時鐘信號與 間之位相差，產生通 動作狀態的信號，而 電流值之延遲閉鎖環 又’該控制信號 控制可否成電力模式 又，該0 P編碼信 成如屬、、〇〇"，即為 即為減電模式，、\ 1 〇 Dc)ze模式，為其等徵 又，該電力模式 L號、及D 〇 z e模式動 再者，該延遲閉 信號，而檢出與半導 位相差，並混合時鐘 位相檢出及混合部輪 放大部的輸出信號後 控制機構輸出的電力 部；藉該控制部所輸 匕合部，該時鐘放大

控制信 ，錯該 器動作 力模式 使用於 知該電 補償該 路機構 ，係由 之信號 號，係 不可遷 為小 0 信號， 作信號 鎖環路 體記憶 信號的 出之信 輪出之 模式信 出之電部，及 號來產生控制電力 控制信號分別產生 的可自動刷新信號 信號控制動作，調 半導體記憶體内部 力模式控制機構可 記憶體袼子電容器 ，為其特徵。 規定動作模式的0P 所構成，為其特徵 由2個位元所構成， 移成省電模式，如 憩模式，、\ 1 1々為 模式用 電力模 之電力 整自外 的時鐘 遷移至 以所洩 控制 式信 模式 部通 信號 正常 漏的 編碼信號與 此2位 屬、'01 可遷移 元構 至 係由小 所構成 機構， 體内部 位相檢 號的時 時鐘緩 號藉以 力模式 該時鐘 慈模式信號 ’為其特徵 係自外部通 所使用的時 出及混合部 鐘放大部； 衝部；接收 控制各回路 信號’使該 緩衝部分別 、減電模式 道接收 鐘信號 ;放大 緩衝該 該電力 動作的 位相檢 發生偏 時鐘 間之 由該 時鐘 模式 控制 出及 壓的

第7頁 505923 9ί· 7.

案號8912^ 五、發明說明（5) 偏壓發生部；及為了福# — 使用於半導體記憶體内：:：:卜部通道而來的時鐘信號與 位相檢出及混合部，兮日铲I釦信號間之位相差而控制該 作，藉該控制部輪出=I ==大部，及該時鐘緩衝部的動 之格電容器的洩漏電、、* ^主式彳§唬，補償該記憶體芯部 特徵。 "L值之貝務週期補償部所構成，為其 又，該偏壓發生邱，口〜

Doze模式、及不可遷蔣二2，正常模式、小憩模式、 其特徵。 ’電模式之模式的場合動作，為 又，該責務週期補償部， 電容器洩漏電流值之恭☆ $户有補饧遠屺憶體芯部之格 〈甩谷補償回路，為i 又，該電容補償回路，只 二了特徵。 的場合才動作，為其特徵。/、b減電模式，及D〇ze模式 又，該可自動刷新作获， 芬诂+措彳η士目井；么匕 ；u 了在小憩模式、Doze模式、 及減電核式μ賦予能力，為其特徽。 i' <較佳具體實施例之詳細描述> 下文中參照附圖詳細；κ I a 體實施例：所t附圖中具有同-機能者，使用同 以省略反覆說明。 第2圖為與本發明的RAMBUS卯賴的省電模 連的回路方塊構成圖。 Λ機；i有關 本發明的RAMBUS DRAM，如圖所示’係由分析 通道印加的教^而產生控制動作模式用控制信號（〇p_cje 信號及cntrl信號）的鼓土控制器2〇〇 ;輸入自封包控制哭 仏仏丨。说古似㈤丄1田迷本發明的RAMBUS DRAM的具 符號 m 505923 «Ι^_8912δ|65 五、發明說明（6)

=W的*控制信號（op-c〇de信號及cntri信號）而產生動作 =^，5虎（Nap模式信號、pDN模式信號、D〇ze模式信號）與 μπ ·力新仏號（Sel卜refresh —en)的電力模式控制器 r 二力核式信號（NaP模式信號、PDN模式信號、D〇Ze 杈式彳5 5虎）控制其動作，接收外部通道來的時鐘信號 (Clk-ln)，並檢出與使用於半導體記憶體内部的^時鐘 (Clk-out)信號之間的位相差，並調整其位相一致後，產 $通知電力模式控制器3 0 0可遷移至正常動作狀態的閉鎖 ( d)j§號之延遲閉鎖環路（DLL)400，及具有由產生於 電力模式控制器3〇〇的可自動刷新信號（self_refresh_e^ 控制的刷新計數器（未圖示）之記憶體怒部1〇〇所構成。 兹2兒具有上揭構成的本發明的動作。首先^控制 為2ϋϋ接文印加自記憶體外部通道的控制教 drl-^T)，產生電力模式控制器3〇〇所必I的控制信號 [。及2位元0P編碼（〇P-Code)並印加於電力模式控制 此時控制信號（cntr 1)係屬控制可否成 信號，而〇P code係由2位元所構成，且扮演規定各動'作的模 式的角色。例如OP code的2位元構成如為、、〇〇 ,,時， 止變更為省電模式m「，即變換為減電模式， 、、10"時即變換為NAP模式，Ί「時即變換成_模 式。 電力杈式控制器3 0 0組合自盤_皇控制器印加的2位元〇p 編碼（OP-code)與控制信號（cntrl)而產生内藏於記憶體怒

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五、發明說明（7) 部1 0 0的刷新計數器（未圖示）之動作控制用可自動刷新广 號（self-refresh-en)與小憩模式信號（Nap)、減電传號3 (PDN)、Doze模式信號（Doze)等。此際2位元〇p c〇de與^ 制信號（c n t r 1 )模式的動作如表1所示。 〔表1〕 模 式 控制 |0P<l>c〇de |〇p<〇>c〇de + - +-----+ —叫 ----

丨 x I x I正常動作模式I —+ — h —————叫· 0 I 0 丨正常動作模式丨 Η — -|_______|__—— L1丄 0 | 1 I減電模式 叫丨 1 1 ——— !_1 _! 1 | ° I小憩模式 丨 111 1 I , | n —--叫 I____I____——丄— I Doze模式 丨 ' — — -— —1 _ ___ 電力模式控制器3 〇 〇所產& & γ ώ ^ ———」 (self-refresh-en)傳逵於生的可自動刷新信號 體芯部⑽内部或外部的刷芯部1GG並作動設於記憶 另-方面，產生於電力2 (Nap)、Doze信號（D〇Ze) :^工丄制為3 0 0的小憩信號 閉鎖環路40 0，依各自的 /毛信號（PDN)則傳達至延犀 自的功率狀態來控制延遲閉鎖環二 第10頁 505923 五、發明說明（8) 的動作。 延遲閉鎖環路40 0係由小憩信號（N )、 (麵ϋ式信號（D〇ze)控制其動作Ρ)，號 通暹進來的時鐘信號（clk_in)，檢出與使用於半 體内部的時鐘信號（nk_out)間之位相差，並敕版圯隐 一致後，產生通知電力模式控制器3 0 〇可遷移至二二== 狀態的閉鎖（locked)信號。 7遷私至正常動作 第3圖係延遲閉鎖環路（DLL)4〇〇的回路構成圖。 圖所示，本發明的DLL 400回路，係由控制部41〇、偏壓發 生部420、責務週期補償回路部430、位相檢出部及混入; 440、時鐘放大部45〇、及時鐘緩衝部46〇所構成。。 位相檢出部及混合部440自外部通道接收時鐘俨號 (cik-ln)而檢出與使用於半導體記憶體内部的時鐘° 1 (clk-〇ut)之間之位相差，並混合各個時鐘信號（cik:^、 Clk-out)而將所得信號輸出。 時鐘放大部45 0將由位相檢出部及混合部44〇所輸出的 信號放大後，將此信號自時鐘緩衝部46〇輸出。 責務週期補償回路部43 0具有電容補償回路，藉控制 部41〇輸出的減電模式（？卯）與1)〇26模式信號供應電流於記 憶體芯，1〇0的格電容器’而扮演補償茂漏電流值的角 色。由疋亦扮决自外部通道進來的時鐘信號（clk—in)與使 用於半導體記憶體内部的時鐘信號（ak —〇ut)之間位相差 補償的角色。 偏壓發生部420係藉由控制部41〇輸出的小慈模式信號 第11頁 505923 五、發明說明（9) (Nap)與Doze模式“號動作而產生偏壓信號。 控制部4 1 0係藉由電力模式控制器3 〇 〇輸入的小憩模式 信號（Nap)、Doze模式信號（Doze)、減電模式信號（pDN)來 控制各回路的動作。 其次說明具有上揭構成的本發明DLL 4 〇 〇回路的動 作。 首先自電力模式控制器3 0 0印加小憩模式信號（Nap) 時，設於責務週期補償回路部43 0的電容補償回路並不動 作而只有偏壓發生部4 2 0動作。印加減電模式（p d n )信號時 則與前述情形相反，偏壓發生部42 0不動作而只有設於責 務週期補彳員回路部4 3 0的電容補償回路動作。於是印加 Doze信號時，則偏壓發生部42 0與責務週期補償回路部43〇 的電容補償回路同時動作。 亦即設於責務週期補償回路部4 3 0的電容補償回路只 藉Doze與減電模式（PDN)信號動作，而偏壓發生部42〇，則 只藉小憩模式（Nap)與Doze信號動作。 自減電模式遷移至正常模式（normal mode)時，如係 從小憩模式（Nap)遷移的場合，責務週期補償回路部43〇的 電谷值係使用進入時之貯藏值，自D 〇 z e模式與減電模式 (PDN)遷移的場合，則使用經補償的電容值，俟DLL閃鎖 (1 ock)完成時鐘可以使用時，使電力模式控制器3 〇 〇產生 通路此事的閂鎖（1 0 c k e d)信號，表示可以以正常模式動 作。 如此，在本發明中，消費電力與脫出時間係與小憩模

五、發明說明（10) 式（Nap)略同，但因具備有無容許時間限制的])0Ze模式， 文可貫現有效率的省電（p〇wer save) ° 又，本發明的内容並不限定於本實施例而已。可在不 脫離本發明意旨的範圍内多樣的變更實施。 如以上的說明，依照本發明的RAMBUS DRAM，當自省 電模式遷移至正常動作模式時，強制補償流失的電容值恢 復預定值’因此可得免使用時間限制’而且整定時間快速 的優異機能之RAMBUS DRAM。 _ 505923 圖式簡單說明 __ 第1圖為與依照傳統技術的RAMBUS DRAM的省& 能有關連的回路方塊構成圖。 笔模式機 第2圖為與本發明的RAMMS dram的省電模 連的回路方塊構成圖。 成能有關 第3圖為第2圖戶斤+ „、厅0日 口所不延遲閉鎖環路（DLL)的方塊構成 圖。 <圖式中兀件名稱與符號對照表〉 100 記 憶 體 芯 部 200 小 包 控 制 器 300 電 力 模 式 控 制 器 400 延 遲 閉 鎖 環 路 410 控 制 部 420 偏 壓 發 生 部 430 責 務 週 期 補 償 回 路部 440 位 相 檢 出 部 及 混 合部 450 時 鐘 放 大 部 460 時 鐘 緩 衝 部

Claims (1)

1. 505923 曰 申請專利範圍 l— 1 ·—種RAMBUS動態隨機^取記憶體“^们，包括： 7藏有多數記憶體袼子與刷新計數器的記憶體芯部； “、刀析自外部通這印加的封—立控制信號來產生控制電力 換式用控制信號的封包控制機構； 2該控制信號分別產生電力模式信號與控制該刷新計 *為動作的可自動刷新信號之電力模式控制機構，·及 士立=該電力模式信號控制動作，調整自外部通道輸入的 =鐘=號與使用於半導體記憶體内部的時鐘信號間之位相 i生通知該電力模式控制機構可遷移至正常動作狀態 遲^ γ而補償該記憶體格子電容器以所洩漏電流值之延 遲閉鎖％路機構為其特徵者。 制作^如申請專利範圍第1項之RAMBUS DRAM，其中所述控 I =，係由規定動作模式的〇p編碼信號與控制可否成電 杈式之信號所構成。 編碼3作ΐ申請專利範圍第2項之RAMMS DRAM，其中所述 即A^，係由2位元所構成，該2位元構成如屬、、〇 〇，/ ， 、、ί ο" 1遷移成省電模式，如屬、、0 1 "即為減電模式， 4 ;小憩模式，、、1厂為可遷移至D〇ze模式。 子模式=申請專利範圍第1項之RAMBUS DRAM，其中所述電 模式動^ ^ 1係由小憩模式信號、減電模式信號、及Doze 、勒作k號所構成。 遲閉鎖璋111利範圍第1項之rambus dram，其中所述延 1、么岭钱構，包含·· 外部通道接收時鐘信號，而檢出與半導體記憶體内

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