KR100674905B1 - 램버스 디램 반도체 장치의 신호 검출기 - Google Patents

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Abstract

본 발명은 램버스 디램 반도체 장치의 신호 검출기에 관한 것으로서, 램버스 디램 반도체 장치의 신호 검출기에 있어서, 클럭 신호를 입력하고 위상이 다른 복수개의 클럭 신호들을 발생하는 위상 분할기; 상기 위상 분할기로부터 출력되는 클럭 신호들과 외부에서 입력되는 제어 신호의 위상을 비교하여 소정 신호를 출력하는 입력 수신기; 및 상기 위상 분할기의 입력단에 연결되며, 상기 신호 검출기의 대기 모드 동안 상기 클럭 신호를 비활성화시켜서 상기 위상 분할기로 입력시키는 신호 전송 제어부를 구비함으로써 상기 입력 수신기에 구비되는 모든 증폭기들을 비활성화시켜서 상기 입력 수신기로 하여금 전류 소모를 하지 않게 한다.

Description

램버스 디램 반도체 장치의 신호 검출기{Signal detector for Rambus DRAM semiconductor}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 램버스 디램 반도체 장치의 신호 검출기의 블록도이다.
도 2는 본 발명에 따른 램버스 디램 반도체 장치의 신호 검출기의 회로도이다.
도 3은 상기 도 2에 도시된 제1 전송 제어부와 위상 분할기(Phase Splitter)의 회로도이다.
도 4는 상기 도 2에 도시된 전송 제어 신호를 발생하는 전송 제어 신호 발생기의 회로도
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 램버스 디램 반도체 장치의 신호 검출기에 관한 것이다.
램버스 디램 반도체 장치는 소정 신호, 즉 tTR을 검출하기 위한 회로를 구비 한다.
도 1은 종래의 램버스 디램 반도체 장치의 tTR 검출기의 블록도이다. 도 1을 참조하면, 종래의 tTR 검출기는 위상 분할기, 파워다운 제어기, 위상 지연기들 및 입력 수신기들을 구비한다.
위상 분할기(111)는 클럭 신호(mclk)를 입력하고 클럭 신호(mclk)를 분할하여 클럭 신호들(mclki_sk, mclkib_sk, mclki_ska)을 발생한다.
파워다운 제어기(121)는 신호(pwrdn_skip)를 입력하고 신호(rpdbias) 신호를 출력한다.
입력 수신기(141)는 신호들(ctmn,ctm), 클럭 신호들(mclki_sk, mclkib_sk) 및 파워다운 제어기의 출력 신호(rpdbias)를 입력하고 신호들(eq, eqb)을 출력한다.
입력 수신기(142)는 신호들(ctmn,ctm), 클럭 신호들(mclki_sk, mclkib_sk) 및 파워다운 제어기의 출력 신호(rpdbias)를 입력하고 신호들(oq, oqb)을 출력한다.
위상 지연기들(131∼133)은 각각 입력되는 신호들의 위상을 소정 시간 지연시킨다.
입력 수신기(143)는 위상 지연기(133)으로부터 출력되는 신호들(ctmndly3, ctmdly3)과 위상 분할기의 출력 신호(mclki_ska)와 파워다운 제어기의 출력 신호(rpdbias)를 입력하고 신호들(seleven, selodd)을 출력한다.
tTR 검출기는 신호들(ctm/ctmn)과 클럭 신호(mclk)의 위상을 비교해서 tTR을 결정하는데 사용되는 회로이다. tTR 검출기는 파워다운 모드(Power-down mode) 동안，즉 파워다운 신호(pwrdn_skip)가 액티브(active)되면 동작하지 않는 특성을 가지고 있다. 즉, 파워다운 모드동안에 파워다운 신호(pwrdn_skip)는 입력 수신기들(141,142)과 신호들(ctm,ctmn)들의 위상을 90도 지연시키기 위해 사용되는 입력 수신기(143)의 차동 증폭기(미도시)의 전류원(current source)의 바이어스(bias)를 오프(off)시킴으로써 tTR 검출기는 동작을 하지 않게 된다. 또한, 파워다운 모드동안 신호들(ctm,ctmn)과 클럭 신호(mclk)는 모두 비활성화(inactive)되기 때문에 tTR 검출기에서 전류 소모는 일어나지 않는다. 하지만, tTR 검출기는 대기 모드(standby mode) 동안에는 소정 크기의 전류, 예컨대 1.5[㎃] 정도의 전류를 소모한다.
대기 모드동안 tTR 검출기가 전류를 소모하는 이유는 다음과 같다. 파워다운 모드동안 파워다운 신호(pwrdn_skip)가 액티브되어 입력 수신기들(141∼143)의 첫 번재단 차동 증폭기는 오프되어 전류 소모는 일어나지 않는다. 그런, 대기 모드동안에는 클럭 신호(mclk)가 액티브되기 때문에 클럭 신호(mclk)를 입력하는 입력 수신기들(141∼143)의 두 번째 증폭기들은 동작을 하게 되어 전류 소모가 발생한다. 즉, 클럭 신호(mclk)가 액티브되면 위상 분할기(111)의 출력 신호들(mclki_sk, mclkib_sk, mclki_ska)은 토글링(toggling)을 계속하므로, 신호들(mclki_sk, mclkib_sk, mclki_ska)을 입력하는 입력 수신기들(141∼143)의 두 번째 증폭기들은 전류를 소모하게 된다.
본 발명이 이루고자하는 기술적 과제는 대기 모드동안 전류를 소모하지 않는 램버스 디램 반도체 장치의 신호 검출기를 제공하는 것이다.
상기 기술적 과제를 이루기 위하여 본 발명은,
램버스 디램 반도체 장치의 신호 검출기에 있어서, 클럭 신호를 입력하고 위상이 다른 복수개의 클럭 신호들을 발생하는 위상 분할기; 상기 위상 분할기로부터 출력되는 클럭 신호들과 외부에서 입력되는 제어 신호의 위상을 비교하여 소정 신호를 출력하는 입력 수신기; 및 상기 위상 분할기의 입력단에 연결되며, 상기 신호 검출기의 대기 모드 동안 상기 클럭 신호를 비활성화시켜서 상기 위상 분할기로 입력시키는 신호 전송 제어부를 구비함으로써 상기 입력 수신기에 구비되는 모든 증폭기들을 비활성화시켜서 상기 입력 수신기로 하여금 전류 소모를 하지 않게 하는 램버스 디램 반도체 장치의 신호 검출기를 제공한다.
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상기 기술적 과제를 이루기 위하여 본 발명은 또한,
램버스 디램 반도체 장치의 신호 검출기에 있어서, 클럭 신호를 입력하고 위상이 다른 복수개의 클럭 신호들을 발생하는 위상 분할기; 상기 위상 분할기로부터 출력되는 클럭 신호들과 외부에서 입력되는 제어 신호들의 위상을 비교하여 소정 신호를 출력하는 입력 수신기; 상기 위상 분할기의 입력단에 연결되며, 상기 신호 검출기의 대기 모드 동안 상기 클럭 신호를 비활성화시켜서 상기 위상 분할기로 입력시킴으로써 상기 입력 수신기에 구비되는 모든 증폭기들을 비활성화시켜서 상기 신호 검출기의 대기 모드동안 상기 입력 수신기로 하여금 전류 소모를 하지 않게 하는 제1 신호 전송 제어부; 및 상기 입력 수신기의 입력단에 연결되며, 상기 제어 신호들을 제어하여 상기 입력 수신기로 전송하며, 상기 제1 신호 전송 제어부가 상기 클럭 신호를 지연시키는 소정 시간만큼 상기 제어 신호를 소정 시간 지연시키는 제2 신호 전송 제어부를 구비하는 램버스 디램 반도체 장치의 신호 검출기를 제공한다.
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상기 본 발명에 의하여 신호 검출기의 대기 모드 동안 입력 수신기들은 전류를 소모하지 않는다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명에 따른 램버스 디램 반도체 장치의 신호 검출기(201)의 회로도이다. 도 2를 참조하면, 본 발명의 신호 검출기(201)는 제1 및 제2 신호 전송 제어부들(251,252), 위상 분할기(211), 파워다운 제어기(221), 위상 지연기들(231∼233) 및 입력 수신기들(241∼243)을 구비한다. 신호 검출기(201)는 램버스 디램 반도체 장치의 tTR을 검출하는 회로로서, 램버스 디램 반도체 장치에 구비된다. tTR은 CTM(Clock To Master)과 CFM(Clock From Master)의 위상차를 나타낸다. CTM은 상기 램버스 디램 반도체 장치로부터 상기 램버스 디램 반도체 장치를 제어하는 램버스 메모리 콘트롤러로 전송되는 클럭 신호이고, CFM은 상기 램버스 메모리 콘트롤러로부터 상기 램버스 디램 반도체 장치로 전송되는 클럭 신호이다. CTM에 해당하는 클럭 신호는 도 2에 도시된 신호들(ctm,ctmn)이고, CFM에 해당하는 클럭 신호는 도 2에 도시된 신호(mclk)이다. 따라서, tTR은 신호들(ctm,ctmn)과 신호(mclk)의 위상차를 나타낸다.
제1 신호 전송 제어부(251)는 클럭 신호(mclk)를 입력하고 전송 제어 신호들(en,enb)에 응답하여 클럭 신호(mclk)를 위상 분할기(211)로 전달한다. 즉, 전송 제어 신호(en)가 논리 로우(logic low)이고 전송 제어 신호(enb)가 논리 하이(high)이면 제1 신호 전송 제어부(251)는 활성화되어 입력되는 클럭 신호(mclk)를 위상 분할기(211)로 전송하고, 반대로 전송 제어 신호(en)가 논리 하이이고 전송 제어 신호(enb)가 논리 로우이면 제1 신호 전송 제어부(251)는 비활성화되어 입력되는 클럭 신호(mclk)를 위상 분할기(211)로 전송하지 않는다. 제1 신호 전송 제어부(251)에 대해서는 도 3을 통하여 보다 상세히 설명하기로 한다.
제2 신호 전송 제어부(252)는 제어 신호들(ctm,ctmn)을 입력하고 전송 제어 신호들(en,enb)에 응답하여 제어 신호들(ctm,ctmn)을 위상 분할기(211)로 전달한다. 제2 신호 전송 제어부(252)는 전송 게이트들(261,262)과 NMOS 트랜지스터들(265,266)을 구비한다.
전송 게이트(261)는 제어 신호(ctmn)를 입력하고 전송 제어 신호들(en,enb)에 응답하여 제어 신호(ctmn)를 출력한다. 즉, 전송 제어 신호(en)가 논리 로우이고 전송 제어 신호(enb)가 논리 하이이면 전송 게이트(261)는 온되고 NMOS 트랜지스터(265)는 오프(off)되므로 전송 게이트(261)는 입력된 제어 신호(ctmn)를 입력 수신기들(241,242)로 전송한다. 전송 제어 신호(en)가 논리 하이이고 전송 제어 신 호(enb)가 논리 로우이면 전송 게이트(261)는 오프(off)되고 NMOS 트랜지스터(265)는 온되어 전송 게이트(261)는 입력된 제어 신호(ctmn)를 출력하지 않는다. NMOS 트랜지스터(265)가 있음으로 인하여 전송 게이트(261)가 오동작하거나 전송 게이트(261)의 출력단에 노이즈가 발생하더라도 입력 수신기들(241,242)에는 아무런 신호도 전달되지 않는다.
전송 게이트(262)는 제어 신호(ctm)를 입력하고 전송 제어 신호들(en,enb)에 응답하여 제어 신호(ctm)를 출력한다. 즉, 전송 제어 신호(en)가 논리 로우이고 전송 제어 신호(enb)가 논리 하이이면 전송 게이트(262)는 온되어 입력된 제어 신호(ctm)를 입력 수신기들(241,242)로 전송하고, 전송 제어 신호(en)가 논리 하이이고 전송 제어 신호(enb)가 논리 로우이면 전송 게이트(262)는 오프되고 NMOS 트랜지스터(266)는 온되어 전송 게이트(262)는 입력된 제어 신호(ctmn)를 출력하지 않는다. NMOS 트랜지스터(266)가 있음으로 인하여 전송 게이트(262)가 오동작하거나 전송 게이트(262)의 출력단에 노이즈가 발생하더라도 입력 수신기들(241,242)에는 아무런 신호도 전달되지 않는다.
위상 분할기(211)는 제1 신호 전송 제어부(251)로부터 출력되는 클럭 신호(mclk)를 입력하고 위상이 다른 복수개의 클럭 신호들(mclki_sk, mclkib_sk, mclki_ska)을 발생한다. 위상 분할기(211)에 대해서는 도 3을 통해서 보다 상세히 상세히 설명하기로 한다.
파워다운 제어기(221)는 파워다운 신호(pwrdn_skip)를 입력하고 바이어스 신호(rpdbias)를 발생하여 입력 수신기들(241∼243)로 공급한다. 파워다운 신호(pwrdn_skip)는 신호 검출기(201)가 파워다운 모드로 진입할 때 액티브(active)되며, 파워다운 신호(pwrdn_skip)가 액티브되면 바이어스 신호(rpdbias)는 인액티브(inactive)되어 입력 수신기들(241∼243)을 비활성화시킨다.
제1 입력 수신기(241)는 위상 분할기(211)로부터 출력되는 클럭 신호(mclki_sk)와 제2 신호 전송 제어부(252)로부터 출력되는 제어 신호들(ctmn,ctm)을 입력하고, 클럭 신호(mclki_sk)와 제어 신호들(ctmn,ctm)의 위상을 비교하여 그 결과에 따라 신호들(eq,eqb)을 출력한다.
제2 입력 수신기(242)는 위상 분할기(211)로부터 출력되는 클럭 신호(mclkib_sk)와 제2 신호 전송 제어부(252)로부터 출력되는 제어 신호들(ctmn,ctm)을 입력하고, 클럭 신호(mclkib_sk)와 제어 신호들(ctmn,ctm)의 위상을 비교하여 그 결과에 따라 신호들(oq,oqb)을 출력한다.
제1 위상 지연기(231)는 제어 신호들(ctmn,ctm)의 위상을 제1 소정 레벨 지연시켜서 신호들(ctmndly1,ctmdly1)을 발생한다.
제2 위상 지연기(232)는 신호들(ctmndly1,ctmdly1)의 위상을 제2 소정 레벨 지연시켜서 신호들(ctmndly2,ctmdly2)을 발생한다.
제3 위상 지연기(233)는 신호들(ctmndly2,ctmdly2)의 위상을 제3 소정 레벨 지연시켜서 신호들(ctmndly3,ctmdly3)을 발생한다. 신호들(ctmndly3,ctmdly3)은 제어 신호(ctmn,ctm)에 비해 그 위상이 90도 지연된다.
제1 내지 제3 위상 지연기들(231∼233)은 바이어스 신호(rpdbias)를 입력하며, 바이어스 신호(rpdbias)가 인액티브되면 즉, 신호 검출기(201)가 파워다운 모드로 진입하면 위상 지연기들(231∼233)은 비활성화되어 출력 신호들을 출력하지 않는다.
제3 입력 수신기(243)는 위상 분할기(211)로부터 출력되는 클럭 신호(mclki_ska)와 제3 위상 지연기(233)로부터 출력되는 신호들(ctmndly3,ctmdly3)을 입력하고, 클럭 신호(mclki_ska)와 신호들(ctmndly3,ctmdly3)의 위상을 비교하여 그 결과에 따라 신호들(seleven,selodd)을 출력한다. 제3 입력 수신기(243)는 바이어스 신호(rpdbias)를 입력하며, 바이어스 신호(rpdbias)가 인액티브되면 즉, 신호 검출기(201)가 파워다운 모드로 진입하면 제3 입력 수신기(243)는 비활성화되어 신호들(seleven,selodd)을 출력하지 않는다.
이와 같이, 신호 검출기(201)의 대기 모드 동안 클럭 신호(mclk)를 제1 내지 제3 입력 수신기들(241∼243)로 전달하지 않음으로써 제1 내지 제3 입력 수신기들(241∼243)에 구비되는 모든 증폭기들(미도시)은 비활성화되고, 그로 인하여 신호 검출기(201)의 대기 모드동안 제1 내지 제3 입력 수신기들(241∼243)은 전류 소모를 하지 않게 된다.
제1 신호 전송 제어부(251)로 인하여 클럭 신호(mclk)는 소정 시간 지연된다. 클럭 신호(mclk)가 지연되는 시간만큼 제2 신호 전송 제어부(252)는 제어 신호들(ctmn,ctm)을 상기 소정 시간 지연시킨다. 따라서, 제1 내지 제3 입력 수신기들(241∼243)로 입력되는 클럭 신호들(mclki_sk,mclkib_sk,mclki_ska)과 제어 신호들(ctmn,ctm) 사이에는 지연 스큐(skew)가 발생하지 않는다.
검증을 위한 시뮬레이션 결과 신호 검출기(201)가 대기 모드 동안 소모한 전류는 0[㎃]로 나타났다.
도 3은 상기 도 2에 도시된 제1 신호 전송 제어부(251)와 위상 분할기(211)의 회로도이다. 도 3을 참조하면, 제1 신호 전송 제어부(251)는 전송 게이트들(311∼313), NMOS 트랜지스터들(321,323) 및 PMOS 트랜지스터(322)를 구비한다.
전송 게이트(311)는 클럭 신호(mclk)를 입력하고 전송 제어 신호들(en,enb)에 응답하여 클럭 신호(mclk)를 출력한다. 즉, 전송 제어 신호(en)가 논리 로우이고 전송 제어 신호(enb)가 논리 하이이면 전송 게이트(311)는 온(on)되고 NMOS 트랜지스터(321)는 오프(off)되므로 전송 게이트(311)는 입력된 클럭 신호(mclk)를 출력한다. 그러나, 전송 제어 신호(en)가 논리 하이이고 전송 제어 신호(enb)가 논리 로우이면 전송 게이트(311)는 오프되고 NMOS 트랜지스터(321)는 온되어 전송 게이트(311)는 입력된 클럭 신호(mclk)를 출력하지 않는다. NMOS 트랜지스터(321)는 풀다운 트랜지스터(pull-down transistor)로서 온될 경우, 전송 게이트(311)의 출력을 접지시킨다. 따라서, 전송 게이트(311)가 오동작하거나 전송 게이트(311)의 출력단에 노이즈가 발생하더라도 위상 분할기(211)의 인버터(331)에는 아무런 신호도 전달되지 않는다. 또한, 전송 게이트(311)의 출력단이 접지되므로 위상 분할기(211)로부터 출력되는 클럭 신호(mclki_sk)는 논리 로우로 디세이블(disable)된다.
전송 게이트(312)는 클럭 신호(mclk)를 입력하고 전송 제어 신호들(en,enb)에 응답하여 클럭 신호(mclk)를 출력한다. 즉, 전송 제어 신호(en)가 논리 로우이고 전송 제어 신호(enb)가 논리 하이이면 전송 게이트(312)는 온되고 PMOS 트랜지스터(322)는 오프되므로 전송 게이트(312)는 입력된 클럭 신호(mclk)를 출력한다. 그러나, 전송 제어 신호(en)가 논리 하이이고 전송 제어 신호(enb)가 논리 로우이면 전송 게이트(312)는 오프되고 PMOS 트랜지스터(322)는 온되어 전송 게이트(312)는 입력된 클럭 신호(mclk)를 출력하지 않는다. PMOS 트랜지스터(322)는 풀업 트랜지스터(pull-up transistor)로서 온될 경우, 전송 게이트(312)의 출력을 전원전압(Vcc) 레벨로 승압시킨다. 따라서, 위상 분할기(211)로부터 출력되는 클럭 신호(mclkib_sk)는 논리 로우로 디세이블된다.
전송 게이트(313)는 클럭 신호(mclk)를 입력하고 전송 제어 신호들(en,enb)에 응답하여 클럭 신호(mclk)를 출력한다. 즉, 전송 제어 신호(en)가 논리 로우이고 전송 제어 신호(enb)가 논리 하이이면 전송 게이트(313)는 온되고 NMOS 트랜지스터(323)는 오프되므로 전송 게이트(313)는 입력된 클럭 신호(mclk)를 출력한다. 그러나, 전송 제어 신호(en)가 논리 하이이고 전송 제어 신호(enb)가 논리 로우이면 전송 게이트(313)는 오프되고 NMOS 트랜지스터(323)는 온되어 전송 게이트(313)는 입력된 클럭 신호(mclk)를 출력하지 않는다. NMOS 트랜지스터(323)는 풀다운 트랜지스터(pull-down)로서 온될 경우, 전송 게이트(313)의 출력을 접지시킨다. 따라서, 전송 게이트(313)가 오동작하거나 전송 게이트(313)의 출력단에 노이즈가 발생하더라도 위상 분할기(211)의 인버터(351)에는 아무런 신호도 전달되지 않는다. 또한, 전송 게이트(313)의 출력단이 접지되므로 위상 분할기(211)로부터 출력되는 클럭 신호(mclki_ska)는 논리 로우로 디세이블된다.
위상 분할기(211)는 인버터들(331,332,341∼343,351,352)과 라인 캐패시터(line capacitor)들(361∼364)을 구비한다.
인버터(331)는 제1 신호 전송 제어부(251)의 전송 게이트(311)로부터 출력되는 클럭 신호(mclk)를 반전시키고, 인버터(332)는 인버터(331)의 출력을 반전시켜서 클럭 신호(mclki_sk)를 발생한다.
인버터(341)는 제1 신호 전송 제어부(251)의 전송 게이트(312)로부터 출력되는 클럭 신호(mclk)를 반전시키고, 인버터(342)는 인버터(341)의 출력을 반전시키고, 인버터(343)는 인버터(342)의 출력을 반전시켜서 클럭 신호(mclkib_sk)를 발생한다.
인버터(351)는 제1 신호 전송 제어부(251)의 전송 게이트(313)로부터 출력되는 클럭 신호(mclk)를 반전시키고, 인버터(352)는 인버터(351)의 출력을 반전시켜서 클럭 신호(mclki_ska)를 발생한다.
라인 캐패시터들(361∼364)은 라인들(L1,L2) 자체에서 발생하는 것들로써 라인들(L1,L2)을 통해 전달되는 신호들을 지연시킨다.
도 4는 상기 도 2에 도시된 전송 제어 신호(en,enb)를 발생하는 전송 제어 신호 발생기의 회로도이다. 도 4를 참조하면, 전송 제어 신호 발생기(401)는 인버터들(411,412)을 구비한다. 인버터(411)는 파워다운 신호(pwrdn_skip)를 반전시켜서 전송 제어 신호(enb)를 발생하고, 인버터(412)는 전송 제어 신호(enb)를 반전시켜서 전송 제어 신호(en)를 발생한다. 전송 제어 신호들(enb,en)은 파워다운 신호(pwrdn_skip) 외에 램버스 디램 반도체 장치의 내부 회로를 제어하는 제어부(미도시)에서 발생시킬 수도 있다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사 용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 제1 신호 전송 제어부(251)는 신호 검출기(201)의 대기 모드 동안에 클럭 신호(mclk)를 제1 내지 제3 입력 수신기들(241∼243)에 전달하지 않음으로써 제1 내지 제3 입력 수신기들(241∼243)에 구비되는 모든 증폭기들은 비활성화되어 상기 대기 모드 동안 제1 내지 제3 입력 수신기들(241∼243)은 전류를 소모하지 않는다. 또, 제2 신호 전송 제어부(252)는 제1 신호 전송 제어부(251)가 클럭 신호(mclk)를 소정 시간 지연시키는 만큼 제어 신호들(ctmn,ctm)을 상기 소정 시간 지연시킴으로써 클럭 신호(mclk)와 제어 신호들(ctmn,ctm) 사이의 지연 스큐를 방지한다.

Claims (12)

  1. 램버스 디램 반도체 장치의 신호 검출기에 있어서,
    클럭 신호를 입력하고 위상이 다른 복수개의 클럭 신호들을 발생하는 위상 분할기;
    상기 위상 분할기로부터 출력되는 클럭 신호들과 외부에서 입력되는 제어 신호의 위상을 비교하여 소정 신호를 출력하는 입력 수신기; 및
    상기 위상 분할기의 입력단에 연결되며, 상기 신호 검출기의 대기 모드 동안 상기 클럭 신호를 비활성화시켜서 상기 위상 분할기로 입력시키는 신호 전송 제어부를 구비함으로써 상기 입력 수신기에 구비되는 모든 증폭기들을 비활성화시켜서 상기 입력 수신기로 하여금 전류 소모를 하지 않게 하는 것을 특징으로 하는 램버스 디램 반도체 장치의 신호 검출기.
  2. 제1 항에 있어서, 상기 신호 검출기는 상기 위상 분할기로 입력되는 클럭 신호와 입력 수신기로 입력되는 제어 신호의 위상차인 tTR을 검출하는 것을 특징으로 하는 램버스 디램 반도체 장치의 신호 검출기.
  3. 삭제
  4. 제1 항에 있어서, 상기 신호 검출기는
    파워다운 신호를 입력하고 소정의 바이어스 신호를 발생하여 상기 입력 수신기로 공급하며, 상기 신호 검출기의 파워다운 모드동안 상기 파워다운 신호가 액티브될 때 상기 입력 수신기를 비활성화시키는 파워다운 제어기를 더 구비하는 것을 특징으로 하는 램버스 디램 반도체 장치의 신호 검출기.
  5. 제1 항에 있어서, 상기 신호 전송 제어부는 상기 대기 모드동안 상기 파워다운 신호에 응답하여 상기 클럭 신호를 비활성화시키는 것을 특징으로 하는 램버스 디램 반도체 장치의 신호 검출기.
  6. 제1 항에 있어서, 상기 신호 검출기는
    상기 위상 분할기로부터 출력되는 클럭 신호들과 상기 제어 신호의 위상을 비교하여 각각 다른 용도의 신호들을 발생하는 복수개의 입력 수신기들을 구비하는 것을 특징으로 하는 램버스 디램 반도체 장치의 신호 검출기.
  7. 램버스 디램 반도체 장치의 신호 검출기에 있어서,
    클럭 신호를 입력하고 위상이 다른 복수개의 클럭 신호들을 발생하는 위상 분할기;
    상기 위상 분할기로부터 출력되는 클럭 신호들과 외부에서 입력되는 제어 신호들의 위상을 비교하여 소정 신호를 출력하는 입력 수신기;
    상기 위상 분할기의 입력단에 연결되며, 상기 신호 검출기의 대기 모드 동안 상기 클럭 신호를 비활성화시켜서 상기 위상 분할기로 입력시킴으로써 상기 입력 수신기에 구비되는 모든 증폭기들을 비활성화시켜서 상기 신호 검출기의 대기 모드동안 상기 입력 수신기로 하여금 전류 소모를 하지 않게 하는 제1 신호 전송 제어부; 및
    상기 입력 수신기의 입력단에 연결되며, 상기 제어 신호들을 제어하여 상기 입력 수신기로 전송하며, 상기 제1 신호 전송 제어부가 상기 클럭 신호를 지연시키는 소정 시간만큼 상기 제어 신호를 소정 시간 지연시키는 제2 신호 전송 제어부를 구비하는 것을 특징으로 하는 램버스 디램 반도체 장치의 신호 검출기.
  8. 제7 항에 있어서, 상기 신호 검출기는 상기 위상 분할기로 입력되는 클럭 신호와 상기 입력 수신기로 입력되는 제어 신호들의 위상차인 tTR을 검출하는 것을 특징으로 하는 램버스 디램 반도체 장치의 신호 검출기.
  9. 삭제
  10. 제7 항에 있어서, 상기 신호 검출기는
    파워다운 신호를 입력하고 소정의 바이어스 신호를 발생하여 상기 입력 수신기로 공급하며, 상기 신호 검출기의 파워다운 모드동안 상기 파워다운 신호가 액티브될 때 상기 입력 수신기를 비활성화시키는 파워다운 제어기를 더 구비하는 것을 특징으로 하는 램버스 디램 반도체 장치의 신호 검출기.
  11. 제10 항에 있어서, 상기 제1 신호 전송 제어부는 상기 대기 모드동안 상기 파워다운 신호에 응답하여 상기 클럭 신호를 비활성화시키는 것을 특징으로 하는 램버스 디램 반도체 장치의 신호 검출기.
  12. 제7 항에 있어서, 상기 신호 검출기는
    상기 위상 분할기로부터 출력되는 클럭 신호들과 상기 제어 신호의 위상을 비교하여 각각 다른 용도의 신호들을 발생하는 복수개의 입력 수신기들을 구비하는 것을 특징으로 하는 램버스 디램 반도체 장치의 신호 검출기.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000057714A (ko) * 1999-01-06 2000-09-25 가네꼬 히사시 데이터 입/출력 회로 및 이 회로를 사용한 인터페이스시스템
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000057714A (ko) * 1999-01-06 2000-09-25 가네꼬 히사시 데이터 입/출력 회로 및 이 회로를 사용한 인터페이스시스템
KR20010009695A (ko) * 1999-07-13 2001-02-05 윤종용 기능블록들의 효율적인 배치를 갖는 반도체 메모리장치
KR20010065765A (ko) * 1999-12-30 2001-07-11 박종섭 램버스 디램

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