KR100222035B1 - 램버스 동적 반도체 메모리 장치 - Google Patents

램버스 동적 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 램버스 동적 반도체 메모리 장치의 입력 리시버를 공개한다. 그 회로는 외부로 부터의 클럭신호를 입력하여 제1, 2내부 클럭신호를 발생하고 상기 제1내부 클럭신호를 궤환 입력하기 위한 지연 동기 루프, 상기 지연 동기 루프로 부터의 제1내부 클럭신호에 응답하고 스탠 바이 모드시에 디스에이블되는 버스인에이블 입력 리시버, 및 상기 제2내부 클럭신호에 응답하고 스탠 바이 모드시에 디스에이블되는 버스 컨트롤 및 버스 데이터 입력 리시버들로 구성되어 있다. 따라서, 입력 리시버에 스탠 바이 신호를 추가하여 스탠 바이 모드시에 입력 리시버를 디스에이블함으로써 스탠 바이 전류 소모를 감소할 수 있다. 또한, 지연 동기 루프의 출력 클럭신호를 단일화하여 각 핀의 셋 업/홀드 타임을 개선할 수 있다.

Description

램버스 동적 반도체 메모리 장치
본 발명은 램버스 동적 반도체 메모리 장치(Rambus DRAM)에 관한 것으로, 특히 동적 반도체 메모리 장치의 입력 리시버에 관한 것이다.
반도체 메모리 장치는 고집적화, 고속도화 추세로 나아가고 있으며, 하이밴드폭을 위하여 버스를 늘리거나, 주파수를 높이는 방법이 사용하고 있다. 그중 주파수를 높이는 방법의 일환으로 500MByte/second의 89대역(bandwidth)을 갖는 램버스 동적 반도체 메모리 장치가 현재까지 최고의 대역을 가지는 제품으로 사용되고 있다.
고속, 고대역 제품은 칩내에 클럭 스큐를 최소화하기 위한 지연 동기 루프(DLL; delay lock loop), 또는 위상 동기 루프(PLL; phase lock loop)등의 클럭 보상 회로와 데이터의 처리 속도를 최대화하기 위한 고속 입/출력 회로와 고속 인터페이스 논리회로를 갖으며 패킷 방식의 명령 프로토콜(protocol)을 갖는 것은 고속 메모리 분야에서는 통상적으로 알려져 있다.
제1도는 종래의 램버스 동적 반도체 메모리 장치의 블록도로서, 동적 메모리 장치(10), 인터페이스 회로(20), 및 입/출력 회로 및 지연 동기 루프(30)로 구성되어 있다. 외부로 부터의 패킷 명령이 입력되면, 입/출력 회로 및 지연 동기 루프(30)는 이 명령을 받아들인다. 이 명령은 인터페이스 회로(20)에서 해석되고, 동적 메모리 장치(10)를 제어하기 위한 제어신호들을 발생한다. 동적 메모리 장치(10)는 제어신호들에 의해서 동작되는데 인터페이스 회로(20)는 입/출력 회로 및 지연 동기 루프(30)를 통하여 입력되는 직렬 데이터를 병렬 데이터로 변환하여 동적 메모리 장치(10)로 입력하고, 또한, 동적 메모리 장치(10)로 부터의 병렬 데이터를 직렬 데이터로 변환하여 입/출력 회로 및 지연 동기 루프(30)로 출력한다. 신호(Sin/Sout)는 초기화시와 파워 다운 모드에서 동적 메모리 장치의 리플레쉬 제어를 하며 버스 인에이블 신호(BE)는 모든 제어 및 랜덤 어드레스를 제어하며 버스 컨트롤 신호(BC)는 시작 비트와 직렬 제어 패킷, 인식 패킷으로 사용되며, 지연 동기 루프의 입력으로는 신호들(RxClk, TxClk)이 사용되며, 버스 데이터(BD)는 어드레스와 데이터를 제어한다.
제2도는 종래의 입력 리시버 및 지연 동기 루프의 블록도로서, 버스 인에이블 입력 리시버(40), 버스 컨트롤 입력 리시버(42), 버스 데이터 입력 리시버(44), 및 지연 동기 루프(50)로 구성되어 있다.
지연 동기 루프(50)는 외부로 부터 신호(RxClk)를 받아들여 내부 클럭신호(mclk, rclk)를 발생하고 신호(Rxclk)와 신호들(mclk, rclk)의 스큐(skew)를 없애주는 역할을 한다. 신호(mclk)는 액티브 모드, 스탠바이 모드 모두 동작하며, 신호(rclk)는 액티브 모드에서만 동작하고, 파워 다운 모드에서는 신호들(mclk, rclk)은 모두 디스에이블된다. 또한, 지연 동기 루프(50)의 출력신호(mclk)는 버스 인에이블 입력 리시버(40)의 입력 클럭신호로 사용되고 지연 동기 루프(50)의 궤환입력으로도 사용된다. 신호(rclk)는 버스 컨트롤 및 버스 데이터 입력 리시버(42, 44)의 입력 클럭신호로 사용된다. 그런데, 버스 데이터, 버스 컨트롤, 및 버스 인에이블 입력 리시버(40, 42, 44)의 클럭신호들을 서로 다른 로딩(loading)을 갖는 신호들(mclk, rclk)을 사용함으로 각 핀 데이터의 셋 업/ 홀드 타임을 제어하는데 어려움이 있었다. 즉, 신호(rclk)에 의해 구동되는 버스 컨트롤, 및 버스 데이터 입력 리시버들(42, 44)의 셋 업/ 홀드 타임은 신호(rclk)에 의해서 제어되고, 버스 인에이블 입력 리시버(40)의 셋 업/홀드 타임은 신호(mclk)에 의해서 제어된다. 그러나, 신호들(rclk, mclk)은 지연 동기 루프(50)의 출력단에서는 클럭 스큐가 없도록 지연 동기 루프를 구동하지만, 버스 데이터, 버스 컨트롤, 버스 인에이블 입력 리시버들(40, 42, 44)의 입력단에서는 신호들(rclk, mclk)의 로딩차이로 인한 클럭 스큐가 발생된다.
이때, 발생된 클럭 스큐는 램버스 동적 반도체 메모리 장치와 같이 고속으로 동작하는 제품의 셋 업/홀드 타임에 영향을 미치게 된다. 왜냐하면, 셋 업/홀드 타임의 스펙은 피코 세컨드(pico second) 단위이기 때문이다.
제3도는 종래의 버스 컨트롤, 및 버스 데이터 입력 리시버의 회로도로서, PMOS트랜지스터들(P1, P2, P3, P4), NMOS트랜지스터들(N1, N2, N3, N4, N5, N6, N7), 및 인버터들(60, 62, 64, 66)로 구성되어 있다.
스탠 바이 모드에서 신호(rclk)는 디스에이블 되고, 스탠 바이 모드임을 나타내는 입력신호는 존재하지 않는다. 신호(rclk)가 디스에이블되면, 임의의 상태 "하이"레벨, "로우"레벨로 계속 유지하게 되고 신호(intclk) 또한 "하이"레벨 또는 "로우"레벨의 상태로 유지하게 된다. 그리고, 스탠 바이 모드에서 신호(pwdrn)는 "로우"레벨이 된다. 그래서, PMOS트랜지스터 및 NMOS트랜지스터를 통한 전류통로가 형성되어 스탠 바이시에 약 mA단위의 전류를 소모하게 되어 결국 스탠바이전류를 증가시킨다.
제4도는 종래의 버스 인에이블 입력 리시버의 회로도로서, PMOS트랜지스터들(P5, P6, P7, P8), NMOS트랜지스터들(N8, N9, N10, N11, N12, N13, N14), 및 인버터들(70, 72, 74, 76)로 구성되어 있다.
스탠 바이 모드에서 신호(mclk)는 액티브 상태는 유지하고, 신호(intclk) 또한 액티브 상태를 유지한다.
상술한 바와 같이 종래의 램버스 동적 반도체 메모리 장치는 신호들(mclk, rclk)을 구별하여 입력 리시버를 제어함으로써 셋 업/ 홀드 타임에 영향을 미치게 되고 버스 컨트롤, 버스 데이터 입력 리시버가 스탠 바이 모드에서도 전류를 소모하게 된다는 문제점이 있었다.
본 발명의 목적은 스탠 바이 모드시에서 스탠 바이 전류의 소모를 감소할 수 있는 램버스 동적 반도체 메모리 장치를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 램버스 동적 반도체 메모리 장치는 외부로 부터의 클럭신호를 입력하여 제1, 2내부 클럭신호를 발생하고 상기 제1내부 클럭신호를 궤화 입력하기 위한 지연 동기 루프, 상기 지연 동기 루프로 부터의 제1내부 클럭신호에 응답하고 스탠 바이 모드시에 디스에이블되는 버스 인에이블 입력 리시버, 및 상기 제2내부 클럭신호에 응답하고 스탠 바이 모드시에 디스에이블되는 버스 컨트롤 및 버스 데이터 입력 리시버들을 구비한 것을 특징으로 한다. 그리고, 그 입력 리시버들 각각은 파워 다운 신호 또는 스탠 바이 신호를 논리합하기 위한 논리합 수단, 상기 논리합 수단의 출력신호에 의해서 제어되는 제1PMOS트랜지스터, 상기 클럭신호에 제어되고 상기 제1PMOS트랜지스터에 직렬 연결된 제2PMOS트랜지스터, 상기 지연 동기 루프로 부터의 클럭신호에 의해서 제어되는 제1, 2NMOS트랜지스터, 기준 전압 및 버스 데이터에 의해서 제어되고 상기 제1PMOS트랜지스터와 제1, 2NMOS트랜지스터사이에 각각 직렬 연결된 제3, 4NMOS트랜지스터, 상기 클럭신호에 의해서 제어되고 상기 제1, 3NMOS트랜지스터의 공통점과 상기 제2, 4NMOS트랜지스터의 공통점사이에 연결된 제5NMOS트랜지스터, 상기 제2, 4NMOS트랜지스터의 공통점에 연결된 제어전극과 상기 제2PMOS트랜지스터와 상기 제1, 3NMOS트랜지스터의 공통점사이에 연결된 제3PMOS트랜지스터, 상기 제1, 3NMOS트랜지스터의 공통점에 연결된 제어전극과 상기 제2PMOS트랜지스터와 상기 제2, 3NMOS트랜지스터의 공통점사이에 연결된 제4PMOS트랜지스터, 상기 제2, 4NMOS트랜지스터의 공통점에 연결된 제어전극과 상기 제1, 3NMOS트랜지스터의 공통점과 접지사이에 연결된 제6NMOS트랜지스터, 및 상기 제1, 3NMOS트랜지스터의 공통점에 연결된 제어전극과 상기 제2, 4NMOS트랜지스터의 공통점과 접지사이에 연결된 제7NMOS트랜지스터로 구성된 것을 특징으로 한다.
제1도는 종래의 램버스 반도체 메모리 장치의 블록도이다.
제2도는 종래의 입력 리시버 및 지연 동기 루프의 블록도이다.
제3도는 종래의 버스 제어 및 버스 데이터 입력 리시버의 회로도이다.
제4도는 종래의 버스 인에이블 입력 리시버의 회로도이다.
제5도는 본 발명의 입력 리시버 및 지연 동기 루프의 블록도이다.
제6도는 본 발명의 일실시예의 입력 리시버의 회로도이다.
제7도는 본 발명의 다른 실시예의 입력 리시버의 회로도이다.
제8도는 본 발명의 또 다른 실시예의 입력 리시버의 회로도이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 램버스 동적 반도체 메모리장치를 설명하면 다음과 같다.
제5도는 본 발명의 입력 리시버 및 지연 동기 루프의 블록도로서, 버스인에이블 입력 리시버(100), 버스 컨트롤 입력 리시버(102), 버스 데이터 입력 리시버(104), 클럭신호(RxClk)를 입력하여 버스 인에이블, 버스 컨트롤, 버스 데이터 입력 리시버(100, 102, 104)를 제어하기 위한 제어 클럭(mclk)을 발생하기 위한 지연 동기 루프(110)로 구성되어 있다.
본 발명은 지연 동기 루프(110)의 출력신호(mclk)가 입력 리시버들(100, 102, 104)을 제어하는 클럭신호로 사용되도록 하여 입력 리시버들(100, 102, 104)의 셋 업/홀드 타임을 신호(mclk)에 의해 동일하게 제어한다. 또한 신호(mclk)는 액티브 모드, 스탠 바이 모드에서 모두 동작한다.
제6도는 본 발명의 일실시예의 버스 컨트롤, 버스 인에이블, 버스 데이터 입력 리시버의 회로도로서, 신호들(pwrdn, STB)을 비논리합하기 위한 NOR게이트(120), NOR게이트(120)의 출력신호를 반전하는 인버터(122), 전원전압(Vdd)이 인가되는 소오스 전극과 인버터(122)의 출력신호가 인가되는 게이트 전극을 가진 PMOS트랜지스터(P5), 버스 데이터(BusData)가 인가되는 게이트 전극과 PMOS트랜지스터(P5)의 드레인 전극에 연결된 드레인 전극을 가진 NMOS트랜지스터(N9), 기준전압(Vref)이 인가되는 게이트 전극과 PMOS트랜지스터(P5)의 드레인 전극에 연결된 드레인 전극을 가진 NMOS트랜지스터(N8), 신호(intclk)가 인가되는 게이트 전극과 PMOS트랜지스터(P5)의 드레인 전극에 연결된 소오스 전극을 가진 PMOS트랜지스터(P6), PMOS트랜지스터(P6)의 드레인 전극에 연결된 소오스 전극을 가진 PMOS트랜지스터(P7), PMOS트랜지스터(P6)의 드레인 전극에 연결된 소오스 전극과 PMOS트랜지스터(P7)의 드레인 전극, 및 게이트 전극에 각각 연결된 게이트 전극, 및 드레인 전극을 가진 PMOS트랜지스터(P8), 신호(intclk)가 인가되는 게이트 전극과 PMOS트랜지스터들(P7, P8)의 드레인 전극사이에 연결된 NMOS트랜지스터(N14), PMOS트랜지스터(P7)의 드레인 전극에 연결된 드레인 전극과 접지에 연결된 소오스 전극과 PMOS트랜지스터(P8)의 드레인 전극에 연결된 게이트 전극을 가진 NMOS트랜지스터(N12), PMOS트랜지스터(P8)의 드레인 전극에 연결된 드레인 전극과 NMOS트랜지스터(N12)의 드레인 전극에 연결된 게이트 전극과 접지에 연결된 소오스 전극을 가진 NMOS트랜지스터(N13), NMOS트랜지스터들(N8, N12)의 소오스 전극과 드레인 전극 공통점에 연결되 드레인 전극과 신호(intclk)가 인가되는 게이트 전극과 접지에 연결된 소오스 전극을 가진 NMOS트랜지스터(N10), NMOS트랜지스터들(N9, N13)의 소오스 전극과 드레인 전극 공통점에 연결된 드레인 전극과 신호(intclk)가 인가되는 게이트 전극과 접지에 연결된 소오스 전극을 가진 NMOS트랜지스터(N11), NMOS트랜지스터(N9)의 소오스 전극으로 부터의 신호를 반전하는 인버터(70), NMOS트랜지스터(N8)의 소오스 전극으로 부터의 신호를 반전하는 인버터(72), 및 신호(mclk)를 버퍼하여 신호(intclk)를 발생하기 위한 인버터들(74, 76)로 구성되어 있다.
스탠 바이 모드시 신호(STB)는 "하이"레벨로 인에이블 되고 파워 다운 모드시 신호(pwdrn)가 "하이"레벨로 인에이블 된다. 신호들(STB, pwdrn)이 NOR게이트(120)와 인버터(122)에 의해서 논리곱되어 PMOS트랜지스터(P5)의 게이트 전극으로 인가된다. PMOS트랜지스터(P5)는 스탠 바이 모드 또는 파워 다운 모드에서 오프되어 전류 소모를 제거할 수 있게 된다.
제7도, 및 제8도는 본 발명의 다른 실시예의 입력 리시버의 회로도로서, 제2도에 나타낸 블록도, 및 제3도, 4도에 나타낸 회로도를 그대로 이용하면서, 제3, 4도에 나타낸 PMOS트랜지스터들(P1, P5)의 게이트 전극으로 입력되는 신호를 신호(pwdrn)가 아닌 신호들 (pwdrn, STB)을 NOR게이트들(130, 140) 및 인버터들(132, 142)에 의해서 논리합한 신호를 사용하여 구성한 것이다. 즉, 제7도, 및 8은 신호들(mclk, rclk)을 그대로 사용하고 버스 컨트롤, 및 버스 데이터 입력 리시버는 액티브시에만 동작하는 신호(rclk)를 입력 클럭신호로 사용하고 버스 인에이블 입력 리시버는 액티브 모드와 스탠바이 모드 모두에서 동작하는 신호(mclk)를 사용하였다. 스탠 바이 모드시에 "하이"레벨로 인에이블되는 신호(STB)를 파워 다운 모드시에 인에이블 되는 신호(pwdrn)와 논리합한 출력신호가 PMOS트랜지스터들(P1, P5)의 게이트 전극으로 인가되도록 하여 스탠 바이 모드에서의 전류 소모를 최소화 할 수 있다.
따라서, 본 발명의 램버스 동적 반도체 메모리 장치는 입력 리시버에 스탠 바이 신호를 추가하여 스탠 바이 모드시에 입력 리시버를 디스에이블함으로써 스탠 바이 전류소모를 감소할 수 있다. 또한, 지연 동기 루프의 출력 클럭신호를 단일화하여 각 핀의 셋 업/홀드 타임을 개선할 수 있다.

Claims (7)

  1. 파워 다운 신호 또는 스탠 바이 신호를 논리합하기 위한 논리합 수단; 상기 논리합 수단의 출력신호에 의해서 제어되는 제1PMOS트랜지스터; 클럭신호에 의해서 제어되고 상기 제1PMOS트랜지스터에 직렬 연결된 제2PMOS트랜지스터; 상기 클럭신호에 의해서 제어되는 제1, 2NMOS트랜지스터; 기준전압 및 버스 데이터에 의해서 제어되고 상기 제1PMOS트랜지스터와 제1, 2NMOS트랜지스터사이에 각각 직렬 연결된 제3, 4NMOS트랜지스터; 상기 클럭신호에 의해서 제어되고 상기 제1, 3NMOS트랜지스터의 공통점과 상기 제2, 4NMOS트랜지스터의 공통점사이에 연결된 제5NMOS트랜지스터;상기 제2, 4NMOS트랜지스터의 공통점에 연결된 제어전극과 상기 제2PMOS트랜지스터와 상기 제1, 3NMOS트랜지스터의 공통점사이에 연결된 제3PMOS트랜지스터; 상기 제1, 3NMOS트랜지스터의 공통점에 연결된 제어전극과 상기 제2PMOS트랜지스터와 상기 제2, 3NMOS트랜지스터의 공통점사이에 연결된 제4PMOS트랜지스터; 상기 제2, 4NMOS트랜지스터의 공통점에 연결된 제어전극과 상기 제1, 3NMOS트랜지스터의 공통점과 접지사이에 연결된 제6NMOS트랜지스터; 및 상기 제1, 3NMOS트랜지스터의 공통점에 연결된 제어전극과 상기 제2, 4NMOS트랜지스터의 공통점과 접지사이에 연결된 제7NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 입력 리시버.
  2. 제1항에 있어서, 상기 클럭신호는 액티브 모드와 스탠 바이 모드에서 동작하는 것을 특징으로 하는 반도체 메모리 장치의 입력 리시버.
  3. 외부로 부터의 클럭신호를 입력하여 제1, 2내부 클럭신호를 발생하고 상기 제1내부 클럭신호를 궤환 입력하기 위한 지연 동기 루프; 상기 지연 동기 루프로 부터의 제1내부 클럭신호에 응답하고 스탠 바이 모드시에 디스에이블되는 버스 인에이블 입력 리시버; 및 상기 제2내부 클럭신호에 응답하고 스탠 바이 모드시에 디스에이블되는 버스컨트롤 및 버스 데이터 입력 리시버들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 버스 인에이블 입력 리시버는 파워 다운 신호 또는 스탠 바이 신호를 논리합하기 위한 논리합 수단; 상기 논리합 수단의 출력신호에 의해서 제어되는 제1PMOS트랜지스터; 상기 제1클럭신호에 제어되고 상기 제1PMOS트랜지스터에 직렬 연결된 제2PMOS트랜지스터; 상기 지연 동기 루프로 부터의 제1클럭신호에 의해서 제어되는 제1, 2NMOS트랜지스터; 기준전압 및 버스 데이터에 의해서 제어되고 상기 제1PMOS트랜지스터와 제1, 2NMOS트랜지스터사이에 각각 직렬 연결된 제3, 4NMOS트랜지스터; 상기 제1클럭신호에 의해서 제어되고 상기 제1, 3NMOS트랜지스터의 공통점과 상기 제2,4NMOS트랜지스터의 공통점사이에 연결된 제5NMOS트랜지스터; 상기 제2, 4NMOS트랜지스터의 공통점에 연결된 제어전극과 상기 제2PMOS트랜지스터와 상기 제1, 3NMOS트랜지스터의 공통점사이에 연결된 제3PMOS트랜지스터; 상기 제1, 3NMOS트랜지스터의 공통점에 연결된 제어전극과 상기 제2PMOS트랜지스터와 상기 제2, 3NMOS트랜지스터의 공통점사이에 연결된 제4PMOS트랜지스터; 상기 제2, 4NMOS트랜지스터의 공통점에 연결된 제어전극과 상기 제1, 3NMOS트랜지스터의 공통점과 접지사이에 연결된 제6NMOS트랜지스터; 및 상기 제1, 3NMOS트랜지스터의 공통점에 연결된 제어전극과 상기 제2, 4NMOS트랜지스터의 공통점과 접지사이에 연결된 제7NMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제1클럭신호는 액티브 모드와 스탠바이 모드에서 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제2항에 있어서, 상기 버스 컨트롤 및 버스 데이터 입력 리시버들 각각은 파워 다운 신호 또는 스탠 바이 신호를 논리합하기 위한 논리합 수단; 수단 논리합 수단의 출력신호에 의해서 제어되는 제1PMOS트랜지스터; 상기 제2클럭신호에 제어되고 상기 제1PMOS트랜지스터에 직렬 연결된 제2PMOS트랜지스터; 상기 지연 동기 루프로 부터의 제2클럭신호에 의해서 제어되는 제1, 2NMOS트랜지스터; 기준전압 및 버스 데이터에 의해서 제어되고 상기 제1PMOS트랜지스터와 제1, 2NMOS트랜지스터사이에 각각 직렬 연결된 제3, 4NMOS트랜지스터; 상기 제2클럭신호에 의해서 제어되고 상기 제1, 3NMOS트랜지스터의 공통점과 상기 제2, 4NMOS트랜지스터의 공통점사이에 연결된 제5NMOS트랜지스터; 상기 제2, 4NMOS트랜지스터의 공통점에 연결된 제어전극과 상기 제2PMOS트랜지스터와 상기 제1, 3NMOS트랜스터의 공통점사이에 연결된 제3PMOS트랜지스터; 상기 제1, 3NMOS트랜지스터의 공통점에 연결된 제어전극과 상기 제2PMOS트랜지스터와 상기 제2, 3NMOS트랜지스터의 공통점사이에 연결된 제4PMOS트랜지스터; 상기 제2, 4NMOS트랜지스터의 공통점에 연결된 제어전극과 상기 제1, 3NMOS트랜지스터의 공통점과 접지사이에 연결된 제6NMOS트랜지스터; 및 상기 제1, 3NMOS트랜지스터의 공통점에 연결된 제어전극과 상기 제2, 4NMOS트랜지스터의 공통점과 접지사이에 연결된 제7NMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서 상기 제2클럭신호는 액티브 모드에서만 동작하는 것을 특징으로 하는 반도체 메모리 장치.
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