KR100480597B1 - 출력 피드백 신호를 사용하여 오프셋 전압을 조절하는입력 수신기 - Google Patents

출력 피드백 신호를 사용하여 오프셋 전압을 조절하는입력 수신기 Download PDF

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Abstract

감지속도를 향상시키기 위해 출력 피드백 신호를 사용하여 오프셋 전압을 조절하는 입력 수신기가 개시된다. 상기 입력 수신기는, 피드백 신호에 응답하여 오프셋 전압이 조절되고 기준전압을 기준으로 하여 입력신호를 증폭하는 프리 증폭기를 구비한다. 감지 증폭기는 클럭신호에 응답하여 상기 프리 증폭기의 출력신호 및 반전 출력신호를 증폭한다. 래치회로는 상기 감지 증폭기의 출력신호 및 반전 출력신호를 래치한다. 반전회로는 상기 기준전압을 전원 공급전압으로 사용하고 상기 래치회로의 반전 출력신호를 반전시키고, 상기 반전회로의 출력신호가 상기 피드백 신호로서 제공된다. 선택적으로(alternatively), 상기 반전회로없이 상기 래치회로의 출력신호가 상기 피드백 신호로서 직접 상기 프리 증폭기에 제공될 수 있다.

Description

출력 피드백 신호를 사용하여 오프셋 전압을 조절하는 입력 수신기{Input receiver for controlling offset voltage using output feedback signal}
본 발명은 반도체장치에 관한 것으로, 특히 반도체장치의 입력 수신기(Input receiver)에 관한 것이다.
반도체장치는 외부에서 입력 데이터를 수신하기 위해 입력 수신기를 포함하며, 근래에 반도체장치의 동작속도가 빨라짐에 따라 입력 수신기는 감지속도, 즉 동작속도가 빨라야 한다. 디램 분야에서는 동작속도를 향상시키기 위해 SDR(Single data rate) 싱크로너스 디램 및 DDR(Dual data rate) 싱크로너스 디램이 개발되었으며 이들은 일반적으로 수백 Mhz로 동작한다. SDR 싱크로너스 디램은 클럭신호의 상승에지에 응답하여 입력신호를 수신하고 DDR 싱크로너스 디램 및 램버스 디램은 클럭신호의 상승에지 및 하강에지에 응답하여 입력신호를 수신한다.
도 1은 SDR 싱크로너스 디램에 사용되는 종래의 입력 수신기의 회로도이다. 이를 참조하면, 상기 종래의 입력 수신기는 프리 증폭기(Pre-amplifier)(11), 감지 증폭기(Sense amplifier)(13), 및 래치회로(15)를 구비한다. 프리 증폭기(11)는 기준전압(VREF)을 기준으로 하여 디램의 외부에서 입력되는 입력신호(IN)를 증폭한다. 감지 증폭기(13)는 클럭신호(CLK)에 응답하여, 즉 클럭신호(CLK)의 상승에지에 응답하여 프리 증폭기(11)의 출력신호(POUT) 및 반전 출력신호(POUTB)를 증폭한다. 래치회로(15)는 감지 증폭기(13)의 출력신호(SOUT) 및 반전 출력신호(SOUTB)를 래치하고 최종 출력신호(OUT) 및 이의 반전 출력신호(OUTB)를 출력한다.
도 2는 DDR 싱크로너스 디램 및 램버스 디램에 사용되는 종래의 입력 수신기의 회로도이다. 이를 참조하면, 상기 종래의 입력 수신기는 제1프리 증폭기(11A), 제1감지 증폭기(13A), 제1래치회로(15A), 제2프리 증폭기(11B), 제2감지 증폭기(13B), 및 제2래치회로(15B)를 구비한다. 즉 DDR 싱크로너스 디램 및 램버스 디램은 클럭신호(CLK)의 상승에지 및 하강에지에서 각각 입력신호(IN)를 수신해야 하므로, DDR 싱크로너스 디램 및 램버스 디램에 사용되는 입력 수신기는 두 개의 프리 증폭기(11A,11B), 두 개의 감지 증폭기(13A,13B), 두 개의 래치회로(15A,15B)를 구비한다.
제1프리 증폭기(11A)와 제2프리 증폭기(11B)는 도 1의 프리 증폭기(11)와 동일한 구성을 가지며 각각 기준전압(VREF)을 기준으로 하여 디램의 외부에서 입력되는 입력신호(IN)를 증폭한다. 제1감지 증폭기(13A)는 클럭신호(CLK)에 응답하여, 즉 클럭신호(CLK)의 상승에지에 응답하여 제1프리 증폭기(11A)의 출력신호(POUT1) 및 반전 출력신호(POUTB1)를 증폭하고, 제2감지 증폭기(13B)는 클럭신호의 반전신호(CLKB)에 응답하여, 즉 클럭신호(CLK)의 하강에지에 응답하여 제2프리 증폭기(11B)의 출력신호(POUT2) 및 반전 출력신호(POUTB2)를 증폭한다. 제1래치회로(15A)는 제1감지 증폭기(13A)의 출력신호(SOUT1) 및 반전 출력신호(SOUTB1)를 래치하고 최종 출력신호(OUT1) 및 이의 반전 출력신호(OUTB1)를 출력한다. 제2래치회로(15B)는 제2감지 증폭기(13B)의 출력신호(SOUT2) 및 반전 출력신호(SOUTB2)를 래치하고 최종 출력신호(OUT2) 및 이의 반전 출력신호(OUTB2)를 출력한다.
도 1 및 도 2에 도시된 종래의 입력 수신기들에서는 프리 증폭기들(11,11A,11B) 내에서 기준전압(VREF)이 인가되는 엔모스 트랜지스터(N11)의 크기가 고정되어 있다. 이로 인하여 입력신호(IN)의 전압레벨에 상관없이 감지속도, 즉 동작속도가 일정하다는 단점이 있다.
도 3은 DDR 싱크로너스 디램 및 램버스 디램에 사용되는 또 다른 종래의 입력 수신기의 회로도이다. 이를 참조하면, 상기 또 다른 종래의 입력 수신기는 제1프리 증폭기(31A), 제1감지 증폭기(33A), 제1래치회로(35A), 제2프리 증폭기(31B), 제2감지 증폭기(33B), 및 제2래치회로(35B)를 구비한다. 제2래치회로(35B)의 출력신호(OUT2)가 피드백되어 제1프리 증폭기(31A) 내의 엔모스 트랜지스터(N31)의 게이트에 인가되며 제1래치회로(35A)의 출력신호(OUT1)가 피드백되어 제2프리 증폭기(31B) 내의 엔모스 트랜지스터(미도시)의 게이트에 인가된다.
그런데 도 3에 도시된 종래의 입력 수신기에서는 현재의 입력신호(IN)가 논리"1"이고 피드백되는 제2래치회로(35B)의 출력신호(OUT2)가 논리"1"이며 제1래치회로(35A)에 저장된 데이터(OUT1)가 논리"0"인 경우에는 오히려 감지속도, 즉 동작속도가 느려지게 되는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 상술한 종래기술의 단점들을 극복하여 감지속도를 향상시키는 입력 수신기를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 입력 수신기는, 피드백 신호에 응답하여 오프셋 전압이 조절되고 기준전압을 기준으로 하여 입력신호를 증폭하는 프리 증폭기를 구비하는 것을 특징으로 한다. 감지 증폭기는 클럭신호에 응답하여 상기 프리 증폭기의 출력신호 및 반전 출력신호를 증폭한다. 래치회로는 상기 감지 증폭기의 출력신호 및 반전 출력신호를 래치한다. 반전회로는 상기 기준전압을 전원 공급전압으로 사용하고 상기 래치회로의 반전 출력신호를 반전시키고, 상기 반전회로의 출력신호가 상기 피드백 신호로서 제공된다.
선택적으로(alternatively), 상기 반전회로없이 상기 래치회로의 출력신호가 상기 피드백 신호로서 직접 상기 프리 증폭기에 제공될 수 있다.
상기 프리 증폭기는, 제1부하 트랜지스터, 제2부하 트랜지스터, 제1 내지 제3트랜지스터들을 포함한다. 상기 제1부하 트랜지스터는 상기 프리 증폭기의 반전 출력신호를 출력하는 반전 출력단과 제1기준전압 사이에 연결된다. 상기 제2부하 트랜지스터는 상기 프리 증폭기의 출력신호를 출력하는 출력단과 상기 제1기준전압 사이에 연결된다. 상기 제1트랜지스터는 상기 반전 출력단과 공통 노드 사이에 연결되고 게이트에 상기 입력신호가 인가된다. 상기 제2트랜지스터는 상기 출력단과 상기 공통 노드 사이에 연결되고 게이트에 상기 기준전압이 인가된다. 상기 제3트랜지스터는 상기 출력단과 상기 공통 노드 사이에 연결되고 게이트에 상기 피드백 신호가 인가된다. 상기 제1 내지 제3트랜지스터는 그 크기가 서로 다르다.
상기 공통 노드는 제2기준전압에 연결된다. 또는 상기 공통 노드가 상기 제2기준전압에 연결되지 않고, 상기 프리 증폭기가 상기 공통 노드와 상기 제2기준전압 사이에 연결되고 게이트에 인에이블 신호가 인가되는 제4트랜지스터를 더 구비할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 입력 수신기는, 제1피드백 신호에 응답하여 오프셋 전압이 조절되고 기준전압을 기준으로 하여 입력신호를 증폭하는 제1프리 증폭기, 및 제2피드백 신호에 응답하여 오프셋 전압이 조절되고 상기 기준전압을 기준으로 하여 상기 입력신호를 증폭하는 제2프리 증폭기를 구비하는 것을 특징으로 한다.
제1감지 증폭기는 클럭신호에 응답하여 상기 제1프리 증폭기의 출력신호 및 반전 출력신호를 증폭한다. 제1래치회로는 상기 제1감지 증폭기의 출력신호 및 반전 출력신호를 래치한다. 제1반전회로는 상기 기준전압을 전원 공급전압으로 사용하고 상기 제1래치회로의 반전 출력신호를 반전시키고, 상기 제1반전회로의 출력신호가 상기 제1피드백 신호로서 제공된다. 제2감지 증폭기는 상기 클럭신호의 반전신호에 응답하여 상기 제2프리 증폭기의 출력신호 및 반전 출력신호를 증폭한다. 제2래치회로는 상기 제2감지 증폭기의 출력신호 및 반전 출력신호를 래치한다. 제2반전회로는 상기 기준전압을 전원 공급전압으로 사용하고 상기 제2래치회로의 반전 출력신호를 반전시키고, 상기 제2반전회로의 출력신호가 상기 제2피드백 신호로서 제공된다.
선택적으로(alternatively), 상기 제1반전회로없이 상기 제1래치회로의 출력신호가 상기 제1피드백 신호로서 직접 상기 제1프리 증폭기에 제공될 수 있고 상기 제2반전회로없이 상기 제2래치회로의 출력신호가 상기 제2피드백 신호로서 직접 상기 제2프리 증폭기에 제공될 수 있다.
상기 제1프리 증폭기와 상기 제2프리 증폭기는 상기 일실시예의 프리 증폭기와 동일한 구성을 갖는다. 상기 제1감지 증폭기와 상기 제2감지 증폭기는 상기 일실시예의 감지 증폭기와 동일한 구성을 갖는다. 상기 제1래치회로와 상기 제2래치회로는 상기 일실시예의 래치회로와 동일한 구성을 갖는다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예들을 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 SDR 싱크로너스 디램에 사용될 수 있는 본 발명의 제1실시예에 따른 입력 수신기의 회로도이다.
도 4를 참조하면, 본 발명의 제1실시예에 따른 입력 수신기는, 프리 증폭기(41), 감지 증폭기(43), 래치회로(45), 및 반전회로(47)를 구비한다.
프리 증폭기(41)는 피드백 신호(FS)에 응답하여 오프셋 전압이 조절되고 기준전압(VREF)을 기준으로 하여 입력신호(IN)를 증폭한다. 감지 증폭기(43)는 클럭신호(CLK)에 응답하여, 즉 클럭신호(CLK)의 상승에지에 응답하여 프리 증폭기(41)의 출력신호(POUT) 및 반전 출력신호(POUTB)를 증폭한다. 래치회로(45)는 감지 증폭기(43)의 출력신호(SOUT) 및 반전 출력신호(SOUTB)를 래치하고 최종 출력신호(OUT) 및 이의 반전 출력신호(OUTB)를 출력한다. 반전회로(47)는 기준전압(VREF)을 전원 공급전압으로 사용하고 래치회로(45)의 반전 출력신호(OUTB)를 반전시키고, 반전회로(45)의 출력신호가 피드백 신호(FS)로서 제공된다.
반전회로(45)의 전원 공급전압으로서 기준전압(VREF)을 사용하는 이유는 피드백 신호(FS)의 스윙폭이 지나치게 커지는 것을 방지하기 위한 것이다. 그러나 필요에 따라 반전회로(45)없이 래치회로(45)의 출력신호(OUT)가 피드백 신호로서 직접 프리 증폭기(41)에 제공될 수 있다.
프리 증폭기(41)는 차동증폭기 형태로 구성되며 제1피모스 부하 트랜지스터(P1), 제2피모스 부하 트랜지스터(P2), 제1 내지 제3엔모스 트랜지스터들(N1,N2,N3)를 포함하고 필요에 따라 제4엔모스 트랜지스터(N4)를 더 포함할 수 있다. 제1피모스 부하 트랜지스터(P1)는 프리 증폭기의 반전 출력신호를 출력하는 반전 출력단(POUTB)과 제1기준전압, 즉 전원전압(VDD) 사이에 연결되고 제2피모스 부하 트랜지스터(P2)는 프리 증폭기의 출력신호를 출력하는 출력단(POUT)과 전원전압(VDD) 사이에 연결된다. 제1엔모스 트랜지스터(N1)는 반전 출력단(POUTB)과 공통 노드(CN) 사이에 연결되고 게이트에 입력신호(IN)가 인가된다. 제2엔모스 트랜지스터(N2)는 출력단(POUT)과 공통 노드(CN) 사이에 연결되고 게이트에 기준전압(VREF)이 인가된다. 제3엔모스 트랜지스터(N3)는 출력단(POUT)과 공통 노드(CN) 사이에 연결되고 게이트에 피드백 신호(FS)가 인가된다.
공통 노드(CN)는 제2기준전압, 즉 접지전압(VSS)에 직접 연결될 수 있다. 또한 필요에 따라 프리 증폭기(41)는 공통 노드(CN)와 접지전압(VSS) 사이에 연결되고 게이트에 인에이블 신호(EN)가 인가되는 제4엔모스 트랜지스터(N4)를 더 구비할 수도 있다. 이러한 경우에는 프리 증폭기(41)가 인에이블 신호(EN)에 응답하여 활성화된다.
특히 제1 내지 제3엔모스 트랜지스터들(N1,N2,N3)은 그 크기가 서로 다르게 설계된다. 즉 제1 내지 제3엔모스 트랜지스터들(N1,N2,N3)의 크기들을 서로 다르게 함으로써 오프셋 전압이 발생되고 피드백 신호(FS)가 인가되는 제3엔모스 트랜지스터(N3)에 의해 오프셋 전압이 조절되며 이에 따라 감지속도가 빨라질 수 있다.
즉 현재의 입력신호(IN)가 논리"0"일 때 기존의 입력신호가 논리"1"이라면 즉 래치회로(45)의 출력신호(OUT)가 논리"1"이라면, 피드백 신호(FS)가 논리"1" 레벨이 되어 제3엔모스 트랜지스터(N3)가 활성화된다. 이에 따라 오프셋 전압이 높아지고 따라서 감지속도가 빨라지게 된다. 반대로 현재의 입력신호(IN)가 논리"1"일 때 기존의 입력신호가 논리"0"이라면 즉 래치회로(45)의 출력신호(OUT)가 논리"0"이라면, 피드백 신호(FS)가 논리"0" 레벨이 되어 제3엔모스 트랜지스터(N3)가 비활성화된다. 이에 따라 오프셋 전압이 낮아지고 따라서 감지속도가 빨라지게 된다. 현재의 입력신호(IN)가 논리"0"일 때 기존의 입력신호가 논리"0"이라면 또는 현재의 입력신호(IN)가 논리"1"일 때 기존의 입력신호가 논리"1"이라면, 래치회로(45)에 저장되어 있는 데이터가 변하지 않으므로 감지속도는 기존과 동일하다.
한편 감지 증폭기(43)는 피모스 트랜지스터들(P3 내지 P6) 및 엔모스 트랜지스터들(N5 내지 N10)을 포함하여 구성되고 래치회로(45)는 낸드게이트들(ND1,ND2)을 포함하여 구성된다. 감지 증폭기(43) 및 래치회로(45)는 다양한 변형이 가능하며 당업계에서 널리 알려진 것들이므로 여기에서 상세한 설명은 생략된다.
도 5는 DDR 싱크로너스 디램 및 램버스 디램에 사용될 수 있는 본 발명의 제2실시예에 따른 입력 수신기의 회로도이다.
도 5를 참조하면, 본 발명의 제2실시예에 따른 입력 수신기는, 제1프리 증폭기(41A), 제1감지 증폭기(43A), 제1래치회로(45A), 제1반전회로(47A), 제2프리 증폭기(41B), 제2감지 증폭기(43B), 제2래치회로(45B), 및 제2반전회로(47B)를 구비한다. 즉 DDR 싱크로너스 디램 및 램버스 디램은 클럭신호(CLK)의 상승에지 및 하강에지에서 각각 입력신호(IN)를 수신해야 하므로, DDR 싱크로너스 디램 및 램버스 디램에 사용되는 입력 수신기는 두 개의 프리 증폭기(41A,41B), 두 개의 감지 증폭기(43A,43B), 두 개의 래치회로(45A,45B), 및 두 개의 반전회로(47A,47B)를 구비한다.
제1프리 증폭기(41A)와 제2프리 증폭기(41B)는 도 4의 프리 증폭기(41)와 동일한 구성을 가지며, 제1감지 증폭기(43A)와 제2감지 증폭기(43B)는 도 4의 감지 증폭기(43)와 동일한 구성을 갖는다. 제1래치회로(45A)와 제2래치회로(45B)는 도 4의 래치회로(45)와 동일한 구성을 갖는다.
제1프리 증폭기(41A)는 제1피드백 신호(FS1)에 응답하여 오프셋 전압이 조절되고 기준전압(VREF)을 기준으로 하여 입력신호(IN)를 증폭한다. 제1감지 증폭기(43A)는 클럭신호(CLK)에 응답하여, 즉 클럭신호(CLK)의 상승에지에 응답하여 제1프리 증폭기(41A)의 출력신호(POUT1) 및 반전 출력신호(POUTB1)를 증폭한다. 제1래치회로(45A)는 제1감지 증폭기(43A)의 출력신호(SOUT1) 및 반전 출력신호(SOUTB1)를 래치하고 최종 출력신호(OUT1) 및 이의 반전 출력신호(OUTB1)를 출력한다. 제1반전회로(47A)는 기준전압(VREF)을 전원 공급전압으로 사용하고 제1래치회로(45A)의 반전 출력신호(OUTB1)를 반전시키고, 제1반전회로(47A)의 출력신호가 제1피드백 신호(FS1)로서 제공된다.
제2프리 증폭기(41B)는 제2피드백 신호(FS2)에 응답하여 오프셋 전압이 조절되고 기준전압(VREF)을 기준으로 하여 입력신호(IN)를 증폭한다. 제2감지 증폭기(43B)는 클럭신호의 반전신호(CLKB)에 응답하여, 즉 클럭신호(CLK)의 하강에지에 응답하여 제2프리 증폭기(41B)의 출력신호(POUT2) 및 반전 출력신호(POUTB2)를 증폭한다. 제2래치회로(45B)는 제2감지 증폭기(43B)의 출력신호(SOUT2) 및 반전 출력신호(SOUTB2)를 래치하고 최종 출력신호(OUT2) 및 이의 반전 출력신호(OUTB2)를 출력한다. 제2반전회로(47B)는 기준전압(VREF)을 전원 공급전압으로 사용하고 제2래치회로(45B)의 반전 출력신호(OUTB2)를 반전시키고, 제2반전회로(47B)의 출력신호가 제2피드백 신호(FS2)로서 제공된다.
제1반전회로(47A)와 제2반전회로(47B)의 전원 공급전압으로서 기준전압(VREF)을 사용하는 이유는 제1실시예에서와 마찬가지로 제1피드백 신호(FS1) 및 제2피드백 신호(FS2)의 스윙폭이 지나치게 커지는 것을 방지하기 위한 것이다. 그러나 필요에 따라 제1반전회로(47A)없이 제1래치회로(45A)의 출력신호(OUT1)가 피드백 신호로서 직접 제1프리 증폭기(41A)에 제공될 수 있고, 제2반전회로(47B)없이 제2래치회로(45B)의 출력신호(OUT2)가 피드백 신호로서 직접 제2프리 증폭기(41B)에 제공될 수 있다.
또한 제1실시예에서와 마찬가지로 제1프리 증폭기(41A) 내의 엔모스 트랜지스터들은 그 크기가 서로 다르게 설계되고 제2프리 증폭기(41B) 내의 엔모스 트랜지스터들은 그 크기가 서로 다르게 설계된다. 따라서 제1실시예의 동작원리와 동일한 원리에 의하여 감지속도가 빨라질 수 있다.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 입력 수신기는 감지속도, 즉 동작속도가 빨라지는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 SDR 싱크로너스 디램에 사용되는 종래의 입력 수신기의 회로도이다.
도 2는 DDR 싱크로너스 디램 및 램버스 디램에 사용되는 종래의 입력 수신기의 회로도이다.
도 3은 DDR 싱크로너스 디램 및 램버스 디램에 사용되는 또 다른 종래의 입력 수신기의 회로도이다.
도 4는 SDR 싱크로너스 디램에 사용될 수 있는 본 발명의 제1실시예에 따른 입력 수신기의 회로도이다.
도 5는 DDR 싱크로너스 디램 및 램버스 디램에 사용될 수 있는 본 발명의 제2실시예에 따른 입력 수신기의 회로도이다.

Claims (28)

  1. 피드백 신호가 게이트에 인가되는 오프셋 조절 트랜지스터를 포함하며, 상기 피드백 신호의 레벨에 응답하여 오프셋 전압이 조절되고 기준전압을 기준으로 하여 입력신호를 증폭하는 프리 증폭기;
    클럭신호에 응답하여 상기 프리 증폭기의 출력신호 및 반전 출력신호를 증폭하는 감지 증폭기;
    상기 감지 증폭기의 출력신호 및 반전 출력신호를 래치하는 래치회로; 및
    상기 기준전압을 전원 공급전압으로 사용하고 상기 래치회로의 반전 출력신호를 반전시키는 반전회로를 구비하고,
    상기 반전회로의 출력신호가 상기 피드백 신호로서 제공되는 것을 특징으로 하는 입력 수신기.
  2. 제1항에 있어서, 상기 프리 증폭기는,
    상기 프리 증폭기의 반전 출력신호를 출력하는 반전 출력단과 제1기준전압 사이에 연결되는 제1부하 트랜지스터;
    상기 프리 증폭기의 출력신호를 출력하는 출력단과 상기 제1기준전압 사이에 연결되는 제2부하 트랜지스터;
    상기 반전 출력단과 공통 노드 사이에 연결되고 게이트에 상기 입력신호가 인가되는 제1트랜지스터;
    상기 출력단과 상기 공통 노드 사이에 연결되고 게이트에 상기 기준전압이 인가되는 제2트랜지스터;
    상기 출력단과 상기 공통 노드 사이에 연결되고 게이트에 상기 피드백 신호가 인가되는 제3트랜지스터를 구비하고,
    상기 제1 내지 제3트랜지스터는 그 크기가 서로 다른 것을 특징으로 하는 입력 수신기.
  3. 제2항에 있어서, 상기 공통 노드가 제2기준전압에 연결되거나 상기 프리 증폭기가 상기 공통 노드와 상기 제2기준전압 사이에 연결되고 게이트에 인에이블 신호가 인가되는 제4트랜지스터를 더 구비하는 것을 특징으로 하는 입력 수신기.
  4. 제3항에 있어서, 상기 제1부하 트랜지스터 및 상기 제2부하 트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 입력 수신기.
  5. 제3항에 있어서, 상기 제1트랜지스터 내지 상기 제4트랜지스터는 엔모스 트랜지스터인 것을 특징으로 하는 입력 수신기.
  6. 피드백 신호가 게이트에 인가되는 오프셋 조절 트랜지스터를 포함하며, 상기 피드백 신호의 레벨에 응답하여 오프셋 전압이 조절되고 기준전압을 기준으로 하여 입력신호를 증폭하는 프리 증폭기;
    클럭신호에 응답하여 상기 프리 증폭기의 출력신호 및 반전 출력신호를 증폭하는 감지 증폭기; 및
    상기 감지 증폭기의 출력신호 및 반전 출력신호를 래치하는 래치회로를 구비하고,
    상기 래치회로의 출력신호가 상기 피드백 신호로서 제공되는 것을 특징으로 하는 입력 수신기.
  7. 제6항에 있어서, 상기 프리 증폭기는,
    상기 프리 증폭기의 반전 출력신호를 출력하는 반전 출력단과 제1기준전압 사이에 연결되는 제1부하 트랜지스터;
    상기 프리 증폭기의 출력신호를 출력하는 출력단과 상기 제1기준전압 사이에 연결되는 제2부하 트랜지스터;
    상기 반전 출력단과 공통 노드 사이에 연결되고 게이트에 상기 입력신호가 인가되는 제1트랜지스터;
    상기 출력단과 상기 공통 노드 사이에 연결되고 게이트에 상기 기준전압이 인가되는 제2트랜지스터;
    상기 출력단과 상기 공통 노드 사이에 연결되고 게이트에 상기 피드백 신호가 인가되는 제3트랜지스터를 구비하고,
    상기 제1 내지 제3트랜지스터는 그 크기가 서로 다른 것을 특징으로 하는 입력 수신기.
  8. 제7항에 있어서, 상기 공통 노드가 제2기준전압에 연결되거나 상기 프리 증폭기가 상기 공통 노드와 상기 제2기준전압 사이에 연결되고 게이트에 인에이블 신호가 인가되는 제4트랜지스터를 더 구비하는 것을 특징으로 하는 입력 수신기.
  9. 제8항에 있어서, 상기 제1부하 트랜지스터 및 상기 제2부하 트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 입력 수신기.
  10. 제8항에 있어서, 상기 제1트랜지스터 내지 상기 제4트랜지스터는 엔모스 트랜지스터인 것을 특징으로 하는 입력 수신기.
  11. 제1피드백 신호가 게이트에 인가되는 제1오프셋 조절 트랜지스터를 포함하며, 상기 제1피드백 신호의 레벨에 응답하여 오프셋 전압이 조절되고 기준전압을 기준으로 하여 입력신호를 증폭하는 제1프리 증폭기;
    클럭신호에 응답하여 상기 제1프리 증폭기의 출력신호 및 반전 출력신호를 증폭하는 제1감지 증폭기;
    상기 제1감지 증폭기의 출력신호 및 반전 출력신호를 래치하는 제1래치회로;
    상기 기준전압을 전원 공급전압으로 사용하고 상기 제1래치회로의 반전 출력신호를 반전시키는 제1반전회로;
    제2피드백 신호가 게이트에 인가되는 제2오프셋 조절 트랜지스터를 포함하며, 상기 제2피드백 신호의 레벨에 응답하여 오프셋 전압이 조절되고 상기 기준전압을 기준으로 하여 상기 입력신호를 증폭하는 제2프리 증폭기;
    상기 클럭신호의 반전신호에 응답하여 상기 제2프리 증폭기의 출력신호 및 반전 출력신호를 증폭하는 제2감지 증폭기;
    상기 제2감지 증폭기의 출력신호 및 반전 출력신호를 래치하는 제2래치회로; 및
    상기 기준전압을 전원 공급전압으로 사용하고 상기 제2래치회로의 반전 출력신호를 반전시키는 제2반전회로를 구비하고,
    상기 제1반전회로의 출력신호가 상기 제1피드백 신호로서 제공되고 상기 제2반전회로의 출력신호가 상기 제2피드백 신호로서 제공되는 것을 특징으로 하는 입력 수신기.
  12. 제11항에 있어서, 상기 제1프리 증폭기는,
    상기 제1프리 증폭기의 반전 출력신호를 출력하는 반전 출력단과 제1기준전압 사이에 연결되는 제1부하 트랜지스터;
    상기 제1프리 증폭기의 출력신호를 출력하는 출력단과 상기 제1기준전압 사이에 연결되는 제2부하 트랜지스터;
    상기 반전 출력단과 공통 노드 사이에 연결되고 게이트에 상기 입력신호가 인가되는 제1트랜지스터;
    상기 출력단과 상기 공통 노드 사이에 연결되고 게이트에 상기 기준전압이 인가되는 제2트랜지스터;
    상기 출력단과 상기 공통 노드 사이에 연결되고 게이트에 상기 제1피드백 신호가 인가되는 제3트랜지스터를 구비하고,
    상기 제1 내지 제3트랜지스터는 그 크기가 서로 다른 것을 특징으로 하는 입력 수신기.
  13. 제12항에 있어서, 상기 공통 노드가 제2기준전압에 연결되거나 상기 제1프리 증폭기가 상기 공통 노드와 상기 제2기준전압 사이에 연결되고 게이트에 인에이블 신호가 인가되는 제4트랜지스터를 더 구비하는 것을 특징으로 하는 입력 수신기.
  14. 제13항에 있어서, 상기 제1부하 트랜지스터 및 상기 제2부하 트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 입력 수신기.
  15. 제13항에 있어서, 상기 제1트랜지스터 내지 상기 제4트랜지스터는 엔모스 트랜지스터인 것을 특징으로 하는 입력 수신기.
  16. 제11항에 있어서, 상기 제2프리 증폭기는,
    상기 제2프리 증폭기의 반전 출력신호를 출력하는 반전 출력단과 제1기준전압 사이에 연결되는 제1부하 트랜지스터;
    상기 제2프리 증폭기의 출력신호를 출력하는 출력단과 상기 제1기준전압 사이에 연결되는 제2부하 트랜지스터;
    상기 반전 출력단과 공통 노드 사이에 연결되고 게이트에 상기 입력신호가 인가되는 제1트랜지스터;
    상기 출력단과 상기 공통 노드 사이에 연결되고 게이트에 상기 기준전압이 인가되는 제2트랜지스터;
    상기 출력단과 상기 공통 노드 사이에 연결되고 게이트에 상기 제2피드백 신호가 인가되는 제3트랜지스터를 구비하고,
    상기 제1 내지 제3트랜지스터는 그 크기가 서로 다른 것을 특징으로 하는 입력 수신기.
  17. 제16항에 있어서, 상기 공통 노드가 제2기준전압에 연결되거나 상기 제2프리 증폭기가 상기 공통 노드와 상기 제2기준전압 사이에 연결되고 게이트에 인에이블 신호가 인가되는 제4트랜지스터를 더 구비하는 것을 특징으로 하는 입력 수신기.
  18. 제17항에 있어서, 상기 제1부하 트랜지스터 및 상기 제2부하 트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 입력 수신기.
  19. 제17항에 있어서, 상기 제1트랜지스터 내지 상기 제4트랜지스터는 엔모스 트랜지스터인 것을 특징으로 하는 입력 수신기.
  20. 제1피드백 신호가 게이트에 인가되는 제1오프셋 조절 트랜지스터를 포함하며, 상기 제1피드백 신호의 레벨에 응답하여 오프셋 전압이 조절되고 기준전압을 기준으로 하여 입력신호를 증폭하는 제1프리 증폭기;
    클럭신호에 응답하여 상기 제1프리 증폭기의 출력신호 및 반전 출력신호를 증폭하는 제1감지 증폭기;
    상기 제1감지 증폭기의 출력신호 및 반전 출력신호를 래치하는 제1래치회로;
    제2피드백 신호가 게이트에 인가되는 제2오프셋 조절 트랜지스터를 포함하며, 상기 제2피드백 신호의 레벨에 응답하여 오프셋 전압이 조절되고 상기 기준전압을 기준으로 하여 상기 입력신호를 증폭하는 제2프리 증폭기;
    상기 클럭신호의 반전신호에 응답하여 상기 제2프리 증폭기의 출력신호 및 반전 출력신호를 증폭하는 제2감지 증폭기; 및
    상기 제2감지 증폭기의 출력신호 및 반전 출력신호를 래치하는 제2래치회로를 구비하고,
    상기 제1래치회로의 출력신호가 상기 제1피드백 신호로서 제공되고 상기 제2래치회로의 출력신호가 상기 제2피드백 신호로서 제공되는 것을 특징으로 하는 입력 수신기.
  21. 제20항에 있어서, 상기 제1프리 증폭기는,
    상기 제1프리 증폭기의 반전 출력신호를 출력하는 반전 출력단과 제1기준전압 사이에 연결되는 제1부하 트랜지스터;
    상기 제1프리 증폭기의 출력신호를 출력하는 출력단과 상기 제1기준전압 사이에 연결되는 제2부하 트랜지스터;
    상기 반전 출력단과 공통 노드 사이에 연결되고 게이트에 상기 입력신호가 인가되는 제1트랜지스터;
    상기 출력단과 상기 공통 노드 사이에 연결되고 게이트에 상기 기준전압이 인가되는 제2트랜지스터;
    상기 출력단과 상기 공통 노드 사이에 연결되고 게이트에 상기 제1피드백 신호가 인가되는 제3트랜지스터를 구비하고,
    상기 제1 내지 제3트랜지스터는 그 크기가 서로 다른 것을 특징으로 하는 입력 수신기.
  22. 제21항에 있어서, 상기 공통 노드가 제2기준전압에 연결되거나 상기 제1프리 증폭기가 상기 공통 노드와 상기 제2기준전압 사이에 연결되고 게이트에 인에이블 신호가 인가되는 제4트랜지스터를 더 구비하는 것을 특징으로 하는 입력 수신기.
  23. 제22항에 있어서, 상기 제1부하 트랜지스터 및 상기 제2부하 트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 입력 수신기.
  24. 제22항에 있어서, 상기 제1트랜지스터 내지 상기 제4트랜지스터는 엔모스 트랜지스터인 것을 특징으로 하는 입력 수신기.
  25. 제20항에 있어서, 상기 제2프리 증폭기는,
    상기 제2프리 증폭기의 반전 출력신호를 출력하는 반전 출력단과 제1기준전압 사이에 연결되는 제1부하 트랜지스터;
    상기 제2프리 증폭기의 출력신호를 출력하는 출력단과 상기 제1기준전압 사이에 연결되는 제2부하 트랜지스터;
    상기 반전 출력단과 공통 노드 사이에 연결되고 게이트에 상기 입력신호가 인가되는 제1트랜지스터;
    상기 출력단과 상기 공통 노드 사이에 연결되고 게이트에 상기 기준전압이 인가되는 제2트랜지스터;
    상기 출력단과 상기 공통 노드 사이에 연결되고 게이트에 상기 제2피드백 신호가 인가되는 제3트랜지스터를 구비하고,
    상기 제1 내지 제3트랜지스터는 그 크기가 서로 다른 것을 특징으로 하는 입력 수신기.
  26. 제25항에 있어서, 상기 공통 노드가 제2기준전압에 연결되거나 상기 제2프리 증폭기가 상기 공통 노드와 상기 제2기준전압 사이에 연결되고 게이트에 인에이블 신호가 인가되는 제4트랜지스터를 더 구비하는 것을 특징으로 하는 입력 수신기.
  27. 제26항에 있어서, 상기 제1부하 트랜지스터 및 상기 제2부하 트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 입력 수신기.
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