KR20000057714A - 데이터 입/출력 회로 및 이 회로를 사용한 인터페이스시스템 - Google Patents

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Abstract

본 발명은 공급된 클럭과 동기화하여 데이터를 전송 및/또는 수신하기 위해 RambusTM인터페이스 또는 SyncLinkTM인터페이스와 같은 고속의 인터페이스 시스템에 바람직하게 사용되는 데이터 입/출력 회로를 제공한다. 데이터 입/출력 회로는, 클럭 및 기준 전압을 차동적으로 수신하여, 공급된 클럭에 관하여 소정의 위상 지연된 내부 클럭을 발생시키기 위한 위상 고정 루프(PLL) 회로; 기준 전압의 레벨을 가변적으로 설정하기 위한 설정 데이터를 저장하기 위한 레지스터; 및 레지스터에 저장된 설정 데이터에 따라 PLL 회로에 공급되는 기준 전압의 레벨을 소정의 값으로 설정하기 위한 레벨 시프트 회로를 포함하여, 실제의 데이터 전송/수신 프로세싱을 내부 클럭과 동기화하여 수행한다. 데이터 입/출력 회로는 데이터 전송/수신에 앞서, 초기 설정 시 PLL 회로에 공급되는 기준 전압의 레벨을 최적으로 설정하여, 내부 클럭의 마진을 최적화한다.

Description

데이터 입/출력 회로 및 이 회로를 사용한 인터페이스 시스템{DATA INPUT/OUTPUT CIRCUIT AND INTERFACE SYSTEM USING THE SAME}
본 발명은 데이터 전송을 수행하기 위한 인터페이스 시스템에 관한 것으로, 특히, 인터페이스 시스템에서 고속의 데이터 전송을 수행하는 데 바람직하게 사용되고, 클럭과 동기화되어 동작하는 차동 입력으로서 기준 전압 및 클럭을 사용하는 데이터 입/출력 회로에 관한 것이다.
최근 수년간, CPU(Central Processing Unit)의 프로세싱이 고속화됨에 따라, RDRAM(RambusTMDRAM(Dynamic Random Access Memory)), SLDRAM(SyncLinkTMDRAM) 등과 같은 메모리 장치들의 프로세싱도 더욱 더 고속화되었다.
CPU 또는 그 주변 회로와 이들의 메모리 장치 간의 고속 데이터 전송을 구현하기 위해, RambusTM인터페이스 또는 SyncLinkTM인터페이스에는, 데이터 입력용 클럭 및 데이터 출력용 클럭이 독립적으로 사용하는 방안들이 제안되었다.
도 1은 데이터 입력용 클럭 및 데이터 출력용 클럭을 독립적으로 사용하는 종래의 인터페이스 시스템의 구성을 도시하는 블럭도이다. 도 1에 도시된 바와 같이, 상기 인터페이스 시스템에서, 매스터 디바이스(1)는 매스터 디바이스(1)와 다수의 슬레이브 디바이스 간의 데이터 전송을 관리한다 (도 1에는 단 2개의 슬레이브 디바이스 21, 22가 도시되어 있음).
입력용 클럭 및 출력용 클럭은 클럭 발생 회로(4)로부터 매스터 디바이스(1) 및 다수의 슬레이브 디바이스 21, 22각각에 제공된다. 전형적으로, 데이터가 슬레이브 디바이스 21, 22와 매스터 디바이스(1)를 접속시키는 버스(5) 상에서 500 MHz 내지 1 GHz의 고속 전송되므로, 종단 장치(3)는 버스(5)의 임피던스 정합을 제공하고 전송된 신호의 파형 왜곡을 감소시키기 위해 버스(5)의 단부에 접속된다.
슬레이브 디바이스 21, 22각각은, 입력용 클럭 및 출력용 클럭과 동기화하여 데이터를 전송하고 수신하기 위한 데이터 입/출력 회로를 포함한다. 데이터 입/출력 회로는 입력용 클럭의 라이징 에지 및 폴링 에지 각각에 동기화하여 데이터를 수신하고, 출력용 클럭의 라이징 에지 및 폴링 에지 각각에 동기화하여 데이터를 전송한다. 단 하나의 기준 전압 VREF은, 입력용 클럭 및 출력용 클럭의 High 레벨 및 Low 레벨을 결정하는 기준 역할을 하며, 슬레이브 디바이스 21, 22각각에 포함된 데이터 입/출력 회로에 제공된다. 전형적으로, 기준 전압 VREF은 매스터 디바이스(1)로부터, 예를 들어, 저항을 이용하여 전원 전압 VDD을 분할함으로써 제공된다.
도 2는 상술한 데이터 입/출력 회로의 구성예를 도시하는 블럭도이다. 도 2에 도시된 바와 같이, 데이터 입/출력 회로는, 차동 입력으로서 기준 전압 VREF및 입력용 클럭을 사용하여 장치 내부에서 사용되는 입력용 내부 클럭을 발생시키기 위한 입력 클럭용 PLL(phase locked loop) 회로(11); 차동 입력으로서 기준 전압 VREF및 출력용 클럭을 사용하여 장치 내부에서 사용되는 출력용 내부 클럭을 발생시키기 위한 출력 클럭용 PLL 회로(12); 버스(5)를 통해 수신한 입력 데이터와 입력용 내부 클럭을 동기화시키기 위한 제1 플립 플롭(13) 및 제2 플립 플롭(14); 및 출력용 내부 클럭과 동기화하여 장치로부터 내부 출력 데이터를 스위칭하고 출력하기 위한 선택기 회로(15)를 포함한다.
입력 클럭용 PLL 회로(11) 및 출력 클럭용 PLL 회로(12)는 회로 구성이 동일하며, 그 일례가 도 3에 도시되어 있다. 이 회로를 PLL 회로로 간단히 칭하는 경우, 이 회로는 하기 입력 클럭용 PLL 회로(11) 및 출력 클럭용 PLL 회로(12) 모두를 언급하는 것이다.
도 3에 도시된 바와 같이, PLL 회로는, 클럭 및 이에 차동적으로 공급된 기준 전압 VREF을 사용하여 클럭 파형을 정형화하기 위한 제1 클럭 증폭기(31); 제1 클럭 증폭기(31)로부터 출력 클럭의 위상을 조정할 수 있게 지연하기 위한 가변 지연 회로(32); 가변 지연 회로(32)로부터 출력 클럭의 구동력을 증가시키기 위한 클럭 구동기(33); 및 위상 비교 회로(36)를 포함한다. 위상 비교 회로(36)는, 클럭 및 이에 차동적으로 공급되는 기준 전압 VREF을 사용하여 클럭 파형을 정형화하기 위한 제2 클럭 증폭기(34); 및 제2 클럭 증폭기(34)로부터의 출력 클럭의 위상과 클럭 구동기(33)로부터의 출력 클럭의 위상을 비교하여, 그 비교 결과에 따라 가변 지연 회로(32)의 위상을 변경하기 위한 지연 조정 신호를 출력하기 위한 위상 차 검출 회로(35)를 포함한다. 클럭 구동기의 출력 클럭은 입력용 내부 클럭 (또는 출력용 내부 클럭)이다.
PLL 회로는, 상기 디바이스의 내부에 입력용 클럭 (또는 출력용 클럭)과 동일한 위상의 클럭, 정확히 말해서, 1 사이클이 지연된 클럭을 제공하기 위한 회로이다. 상기 PLL 회로를 사용하면, 클럭 증폭기 자체의 지연 소거가 가능하다.
그러나, 데이터 입/출력 회로가 데이터를 수신하는 경우, 데이터를 안정하게 수신하기 위해서는, 클럭의 라이징 또는 폴링 에지의 순간에 데이터값을 확정하고, 확정된 데이터를 획득하도록 소정의 시간동안 데이터값을 보유하는 것이 필요하다. 전형적으로, 데이터를 확정하기 위해 취하는 시간을 셋업 타임 tS이라 칭하는 한편, 필요한 데이터를 보유하기 위한 시간을 홀드 타임 tH이라 칭한다.
상술한 바와 같은 고속의 데이터 전송을 수행하기 위한 종래의 인터페이스 시스템에 있어서, 클럭에 관하여 데이터를 전달하는 시간에 대한 요건은 점차 중요하게 된다. 예를 들어, 슬레이브 디바이스가 데이터를 수신하는 경우, 도 4a에 도시된 바와 같이, 데이터가 입력용 클럭에 관하여 tQM만큼 지연된 시간에 매스터 디바이스로부터 출력되면, 입력용 클럭에 관한 데이터 수신 타이밍이 데이터를 수신하는 데 필요한 셋업 타임 tS에 충분하지 않기 때문에, 슬레이브 디바이스가 데이터를 수신할 수 없는 문제가 발생한다. 슬레이브 디바이스가 데이터를 전송하는 경우, 도 4b에 도시된 바와 같이, 슬레이브 디바이스가 출력용 클럭에 관하여 tQS만큼 지연된 시간에 데이터를 전송하면, 출력용 클럭에 관한 데이터 수신 타이밍이 데이터를 수신하는 데 필요한 셋업 타임 tS에 충분하지 않기 때문에, 매스터 디바이스는 데이터를 수신할 수 없는 문제가 발생한다.
본 발명의 제1 목적은, 종래 기술에 내재된 상술한 바와 같은 문제들을 해결하고, 입력 데이터의 수신 타이밍을 최적값에 설정할 수 있는 데이터 입/출력 회로를 제공하는 것이다.
본 발명의 제2 목적은, 상기 데이터 입/출력 회로를 구비하는 인터페이스 시스템을 제공하는 것이다.
본 발명의 제1 목적은, 공급된 클럭과 동기화하여 데이터를 전송 및/또는 수신하기 위한 데이터 입/출력 회로에 의해 달성되는데, 이 데이터 입/출력 회로는, 클럭 및 기준 전압을 차동적으로 수신하기 위한 회로; 기준 전압의 레벨을 가변적으로 설정하기 위한 설정 데이터를 저장하기 위한 레지스터; 및 레지스터에 저장된 설정 데이터에 따라 상기 회로에 공급되는 기준 전압의 레벨을 소정의 값으로 설정하기 위한 레벨 시프트 회로를 포함한다.
본 발명에 있어서, 전형적으로, 상기 회로는 공급된 클럭에 관하여 소정의 위상 지연된 내부 클럭을 발생시키기 위한 위상 고정 루프(PLL ; phase locked loop) 회로이다.
본 발명의 제2 목적은, 데이터 전송을 관리하기 위한 매스터 디바이스; 매스터 디바이스로부터의 명령에 따라 매스터 디바이스와의 데이터 전송을 수행하기 위한 상술한 데이터 입/출력 회로를 각각 구비하는 다수의 슬레이브 디바이스; 및 설정 데이터를 매스터 디바이스에서 슬레이브 디바이스들로 전송하기 위한 인터페이스 라인을 포함하는 인터페이스 시스템에 의해 달성된다.
상술한 바와 같이 구성된 데이터 입/출력 회로에 있어서, 클럭 및 기준 전압이 차동적으로 공급되므로, 출력된 내부 클럭의 위상은, 기준 전압값을 변경시키기 위해 레지스터에 저장된 설정 데이터를 변경시킴으로써 최적으로 조정된다. 그러므로, 데이터의 수신 타이밍에 요구되는 셋업 타임을 보장하는 것이 가능하다. 이러한 이유로, 데이터가 클럭에 대해 지연되어 전송되는 경우에도, 데이터는 안정적으로 수신될 수 있다. 또한, 본 발명에 따르면, 데이터는, 입력용 클럭 및 입력용 클럭에 독립적인 출력용 클럭을 사용하여 데이터 전송을 수행하기 위한 인터페이스 시스템에서 안정적으로 수신될 수 있다.
본 발명의 상기 및 그 외의 목적들, 특성들 및 장점들은 본 발명의 바람직한 실시예들을 예시하는 첨부된 도면에 관한 이하의 상세한 설명으로 명확하게 될 것이다.
도 1은 데이터 입력용 클럭 및 데이터 출력용 클럭을 사용한 종래의 인터페이스 시스템의 구성을 도시하는 블럭도.
도 2는 도 1에 도시된 종래의 인터페이스 시스템에 제공된 종래의 데이터 입/출력 회로의 구성을 도시하는 블럭도.
도 3은 도 2에 도시된 데이터 입/출력 회로에 제공된 입력 클럭용 PLL(phase locked loop) 회로 및 출력 클럭용 PLL 회로의 일례를 도시하는 블럭도.
도 4a 및 4b는 도 1에 도시된 데이터 입/출력 회로의 개별적인 부분에 있어서, 데이터 입력 및 데이터 출력 시 동작 파형을 각각 도시하는 타이밍도.
도 5는 본 발명의 바람직한 실시예의 데이터 입/출력 회로의 구성을 도시하는 블럭도.
도 6은 도 5에 도시된 데이터 입/출력 회로의 각각의 레벨 시프트 회로의 구성을 도시하는 회로도.
도 7은 도 5에 도시된 데이터 입/출력 회로를 구비한 인터페이스 시스템의 구성예를 도시하는 블럭도.
도 8a 및 8b는 도 5에 도시된 데이터 입/출력 회로의 개별적인 부분들에 있어서, 데이터 입력 및 데이터 출력 시 동작 파형을 각각 도시하는 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 입력 클럭용 PLL 회로
12 : 출력 클럭용 PLL 회로
13 : 제1 플립 플롭
14 : 제2 플립 플롭
15 : 선택기 회로
16 : 제1 레벨 시프트 회로
17 : 제2 레벨 시프트 회로
18 : 제1 레지스터
19 : 제2 레지스터
본 발명의 바람직한 실시예의 데이터 입/출력 회로가 각각의 슬레이브 디바이스에 제공된다. 도 5에 도시된 바와 같이, 본 실시예의 데이터 입/출력 회로는, 입력 클럭용 PLL 회로(11)에 제공되는 기준 전압 VREF의 레벨을 가변적으로 설정하기 위한 제1 레벨 시프트 회로(16), 출력 클럭용 PLL 회로(12)에 공급되는 기준 전압 VREF의 레벨을 가변적으로 설정하기 위한 제2 레벨 시프트 회로(17), 입력 클럭용 PLL 회로(11)의 기준 전압 VREF의 레벨을 변경하기 위한 초기 설정 데이터를 저장하기 위한 제1 레지스터(18), 및 출력 클럭용(12)의 기준 전압 VREF의 레벨을 변경하기 위한 초기 설정 데이터를 저장하기 위한 제2 레지스터(19)가 추가로 제공된다는 점에서, 도 2에 도시된 종래의 데이터 입/출력 회로와는 그 구성이 상이하다. 레벨 시프트 회로들(16, 17) 각각에는 버스로부터의 기준 전압 VREF이 제공된다. 후술하겠지만, 초기 설정 데이터는 매스터 디바이스로부터 설정 데이터용 인터페이스 라인을 통해 각 레지스터(18, 19)로 전송된다.
입력 클럭용 PLL 회로(11)는 기준 전압 VREF에 대신에 제1 레벨 시프트 회로(16)로부터의 기준 전압 VREF1이 공급되는 반면, 출력 클럭용 PLL 회로(12)는 기준 전압 VREF대신에 제2 레벨 시프트 회로(17)로부터의 기준 전압 VREF2이 공급된다. 상술한 바 외의 구성의 경우, 도 5에 도시된 데이터 입/출력 회로는 도 2에 도시된 종래의 입/출력 회로와 유사하다. 도 5에서, 도 2의 소자와 동일한 소자는 도 2에 도시된 참조 번호와 동일한 참조 번호를 지정하였다.
제1 레벨 시프트 회로(16) 및 제2 레벨 시프트 회로(17)는 회로 구성이 동일하다. 도 6은 이러한 레벨 시프트 회로들의 구성예를 도시한 회로도이다.
예를 들면, 레벨 시프트 회로는 전원 전압 VDD및 접지 전위 GND 사이에 직렬로 삽입된 다수의 레지스터, 레지스터들의 각각의 접점에 접속된 한 단부 및 함께 접속된 다른 단부를 갖는 다수의 스위치 회로, 스위치 회로들의 공통 단부와 노이즈 제거용 접지 전위 사이에 삽입된 커패시터 C를 구비한다. 도 6에 도시된 예에서는, 레벨 시프트 회로가 직렬로 접속된 12개의 레지스터들 R1내지 R12, 및 11개의 스위치 회로 201내지 2011를 구비한다. 레벨 시프트 회로는 스위치 회로의 공통 단부로부터 PLL 회로로 기준 전압 VREF1(VREF2)을 출력하도록 구성된다. 각각의 스위치 회로는 제1 레지스터(18) (제2 레지스터(19))로부터 병렬로 출력되는 데이터의 각 비트값에 따라 턴 온/오프된다. 각각의 스위치 회로는 예를 들면 FET(Field Effect Transistor)로 형성된다.
도 7은 본 실시예에 따른 상술한 데이터 입/출력 회로를 구비한 인터페이스 시스템의 구성을 도시한다. 인터페이스 시스템은, 제1 레지스터(18) 및 제2 레지스터(19)로 초기 설정 데이터를 전송하기 위한 설정 데이터용 인터페이스 라인(6)이 추가로 제공된다는 점에서, 도 1에 도시된 종래의 인터페이스 시스템과는 그 구성이 상이하다. 도 6에서, 도 1의 소자와 동일한 소자는 도 1의 참조 번호와 동일한 참조 번호를 지정하였다.
설정 데이터용 인터페이스 라인(6)은 거의 수 MHz의 클럭 및 데이터 신호용 저속 시리얼 인터페이스 라인이다. 초기 설정 데이터는 매스터 디바이스(1)로부터 각 슬레이브 디바이스 21, 22로 전송된다.
다음으로, 상술한 입/출력 회로 및 인터페이스 시스템의 동작을 설명한다.
제1 레벨 시프트 회로(16) 및 제2 레벨 시프트 회로(17)에서, 스위치 회로들 201및 2011중 하나는 제1 레지스터(18) 및 제2 레제스터(19) 각각에 저장된 초기 설정 데이터에 기초하여 턴 온된다. 결과적으로, 소정의 초기 기준 전압 VREF1및 VREF2는 제1 레지스터(16) 및 제2 레지스터(17) 각각에서 출력된다.
PLL 회로가 제1 클럭 증폭기(31)로 입력 클럭 및 내부 기준 전압을 차동적으로 증폭시키므로, 내부 기준 전압 VREF1(VREF2)값의 변화로, PLL 회로로부터의 출력인 입력용 내부 클럭 (출력용 내부 클럭)의 위상을 변경시킬 수 있다.
매스터 디바이스(1)가 슬레이브 디바이스들 21, 22중 하나에 데이터를 전송하는 경우를 고려해 보자. 매스터 디바이스(1)는 초기 설정 시 슬레이브 디바이스에 소정의 초기 설정 데이터를 출력한다. 슬레이브 디바이스는 제1 레지스터(18)에 저장된 초기 설정 데이터에 기초하여 데이터를 수신한다. 이 때, 매스터 디바이스(1)는 슬레이브 디바이스에 의해 데이터를 수신할 수 있도록 초기 설정 데이터값을 조정한다. 특히, 매스터 디바이스(1)는 요구되는 셋업 타임 tS이 데이터 수신 타이밍에 보장되도록 초기 설정 데이터를 변경함으로써 내부 기준 전압 VREF1값을 조정한다.
도 8a에 도시된 바와 같이, 슬레이브 디바이스에서는, 기준 전압 VREF값이 제1 레벨 시프트 회로(16)에 의해 내부 기준 전압 VREF1으로 변경되어, 슬레이브 디바이스에서의 입력 데이터 수신 타이밍을 지연시킨다. 결과적으로, 데이터가 입력용 클럭에 관하여 tQM만큼 지연된 시간에 매스터 디바이스(1)로부터 출력되면, 슬레이브 디바이스는 셋업 타임 tS에 충분한 타이밍에 데이터를 수신할 수 있다. 입력 데이터 수신 타이밍이 지연되더라도, 홀드 타임 tH이 도 8a에 도시된 바와 같이 보장되므로, 슬레이브 디바이스는 실패없이 매스터 디바이스(1)로부터 데이터를 수신할 수 있다.
다음으로, 매스터 디바이스(1)에 의해 슬레이브 디바이스들 21, 22중 하나가 데이터를 출력하는 경우를 고려해 보자. 슬레이브 디바이스는 제2 레지스터(19)에 저장된 초기 설정 데이터에 기초하여 데이터를 전송한다. 이 때, 매스터 디바이스(1)는 데이터를 수신할 수 있도록 초기 설정 데이터값을 조정한다. 특히, 매스터 디바이스(1)는, 요구되는 셋업 타임 tS이 데이터 수신 타이밍에 보장되도록 초기 설정 데이터를 변경함으로써 내부 기준 전압 VREF2값을 조정한다.
도 8b에 도시된 바와 같이, 슬레이브 디바이스에서는, 기준 전압 VREF2값이 제2 레벨 시프트 회로(17)에 의해 내부 기준 전압 VREF2으로 변경되어, 슬레이브 디바이스에서의 출력 데이터 수신 타이밍을 앞당긴다. 결과적으로, 데이터가 출력용 클럭에 관하여 tQM만큼 지연된 시간에 슬레이브 디바이스로부터 출력되면, 매스터 디바이스(1)는 셋업 타임 tS에 충분한 타이밍에 데이터를 수신할 수 있다.
상술한 바와 같이, 각 PLL 회로에 입력되는 기준 전압 VREF값이 매스터 디바이스(1)에 의해 변경될 수 있으므로, 이러한 방법을 이용하면 슬레이브 디바이스에서 데이터의 전송 및 수신 타이밍을 조정하는 것이 가능하다. 그러나, 매스터 디바이스(1)가 데이터를 다수의 슬레이브 디바이스로부터/디바이스로 전송할 때, 기준 전압의 최적값이 각 슬레이브 디바이스에 따라 다양하므로, 매스터 디바이스(1)는 데이터가 전송되는 슬레이브 디바이스를 스위칭할 때마다, 기준 전압 VREF값을 조정해야만 하게 되어, 결과적으로 프로세싱이 복잡하게 된다.
이를 피하기 위해서는, 각각의 최적의 초기 설정 데이터가 본 실시예에서와 같이 초기 설정 시 각 슬레이브 디바이스 21, 22에 전송될 수 있어, 이후 상기 프로세싱을 수행할 필요가 없어지므로, 프로세싱이 복잡하게 되는 것을 방지할 수 있다.
상술한 바는 입력용 클럭 (출력용 클럭) 및 기준 전압 (내부 기준 전압)이 PLL 회로에 공급되는 구성을 나타내었지만, PLL 회로는 반드시 필요한 것은 아니며, 예를 들어, 클럭 및 기준 전압이 단 하나의 클럭 증폭기를 구비하는 회로에 차동적으로 입력되는 구성에서도 상술한 바와 유사한 효과를 얻을 수 있다.
또한, 상술한 바는 입력용 클럭 및 출력용 클럭을 독립적으로 사용하는 인터페이스 시스템으로서 사용하지만, 클럭을 데이터 입력 및 데이터 출력에 공통으로 사용하는 인터페이스 시스템도, 기준 전압 VREF의 레벨을 가변적으로 설정하기 위해 초기 설정 데이터를 저장시키기 위한 레지스터, 및 이 레지스터에 저장된 초기 설정 데이터에 따라 기준 전압 VREF의 레벨을 소정의 값으로 설정하기 위한 레벨 시프트 회로를 제공함으로써, 상술한 바와 유사한 효과를 얻을 수 있다. 다시 말하면, 본 발명에 따른 데이터 입/출력 회로는 기준 전압 뿐만 아니라 입력 클럭을 차동적으로 동기화하여 고속의 데이터 전송을 수행하기 위한 인터페이스 시스템에 사용하는 데 바람직하다.
그러나, 본 발명의 특성 및 장점들은 상술한 바에 따르지만, 이러한 개시는 예시적인 것일 뿐이며, 첨부된 특허청구범위의 범위 내에서 구성 중 일부를 변경할 수 있다.

Claims (13)

  1. 공급된 클럭과 동기화하여 데이터를 전송 및/또는 수신하기 위한 데이터 입/출력 회로에 있어서,
    상기 클럭 및 기준 전압을 차동적으로 수신하기 위한 회로;
    상기 기준 전압의 레벨을 가변적으로 설정하기 위한 설정 데이터를 저장하기 위한 레지스터; 및
    상기 레지스터에 저장된 상기 설정 데이터에 따라, 상기 회로에 공급되는 상기 기준 전압의 레벨을 소정의 값으로 설정하기 위한 레벨 시프트 회로
    를 포함하는 데이터 입/출력 회로.
  2. 제1항에 있어서, 상기 회로는 상기 클럭에 관하여 소정의 위상 지연된 내부 클럭을 발생시키기 위한 위상 고정 루프 회로인 데이터 입/출력 회로.
  3. 제2항에 있어서, 상기 위상 지연이 상기 위상 고정 루프 회로에 공급된 상기 기준 전압에 따라 변경되는 데이터 입/출력 회로.
  4. 제2항에 있어서, 상기 데이터는 상기 내부 클럭에 동기화되어 전송 및/또는 수신되는 데이터 입/출력 회로.
  5. 제2항에 있어서, 상기 위상 고정 루프 회로는:
    차동 입력으로서 상기 기준 전압 및 상기 클럭을 사용하여 상기 클럭의 파형을 정형화하기 위한 제1 클럭 증폭기;
    상기 제1 클럭 증폭기로부터의 출력 클럭의 위상을 조정할 수 있게 지연하기 위한 가변 지연 회로;
    상기 가변 지연 회로로부터의 출력을 상기 내부 클럭으로서의 출력으로 증폭하기 위한 클럭 구동기;
    차동 입력으로서 상기 기준 전압 및 상기 클럭을 사용하여 상기 클럭의 파형을 정형화하기 위한 제2 클럭 증폭기; 및
    상기 제2 클럭 증폭기의 출력의 위상과 상기 내부 클럭의 위상을 비교하여, 위상 비교 결과에 따라 상기 가변 지연 회로의 위상을 변경하기 위한 지연 조정 신호를 출력하기 위한 위상 차 검출 회로
    를 포함하는 데이터 입/출력 회로.
  6. 제5항에 있어서, 상기 데이터는 상기 내부 클럭에 동기화되어 전송 및/또는 수신되는 데이터 입/출력 회로.
  7. 공급된 입력용 클럭과 동기화하여 데이터를 수신하고, 상기 입력용 클럭에 독립적으로 공급된 출력용 클럭과 동기화하여 데이터를 전송하기 위한 데이터 입/출력 회로에 있어서,
    상기 입력용 클럭 및 제1 기준 전압을 차동적으로 수신하기 위한 제1 회로;
    상기 출력용 클럭 및 제2 기준 전압을 차동적으로 수신하기 위한 제2 회로;
    상기 제1 기준 전압의 레벨을 가변적으로 설정하기 위한 제1 설정 데이터를 저장하기 위한 제1 레지스터;
    상기 제2 기준 전압의 레벨을 가변적으로 설정하기 위한 제2 설정 데이터를 저장하기 위한 제2 레지스터;
    상기 제1 레지스터에 저장된 상기 제1 설정 데이터에 따라 상기 제1 기준 전압의 레벨을 소정의 값으로 설정하기 위한 제1 레벨 시프트 회로; 및
    상기 제2 레지스터에 저장된 상기 제2 설정 데이터에 따라 상기 제2 기준 전압의 레벨을 소정의 값으로 설정하기 위한 제2 레벨 시프트 회로
    를 포함하는 데이터 입/출력 회로.
  8. 제7항에 있어서, 상기 제1 회로는 상기 입력용 클럭에 관하여 소정의 위상 지연된 제1 내부 클럭을 발생시키는 제1 위상 고정 루프 회로이고, 상기 제2 회로는 상기 출력용 클럭에 관하여 소정의 위상 지연된 제2 내부 클럭을 발생시키는 제2 위상 고정 루프 회로인 데이터 입/출력 회로.
  9. 제8항에 있어서,
    상기 제1 내부 클럭과 동기화하여 상기 데이터를 수신하기 위한 플립 플롭, 및
    상기 제2 내부 클럭과 동기화하여 상기 데이터를 전송하기 위한 선택기
    를 더 포함하는 데이터 입/출력 회로.
  10. 인터페이스 시스템에 있어서,
    데이터 전송을 관리하기 위한 매스터 디바이스;
    상기 매스터 디바이스로부터의 명령에 따라 상기 매스터 디바이스로 그리고/또는 매스터 디바이스로부터의 데이터 전송을 수행하기 위해 제1항에 따른 상기 데이터 입/출력 회로를 각각 구비하는 다수의 슬레이브 디바이스; 및
    상기 설정 데이터를 상기 매스터 디바이스로부터 상기 슬레이브 디바이스들로 전송하기 위한 인터페이스 라인
    을 포함하는 인터페이스 시스템.
  11. 인터페이스 시스템에 있어서,
    데이터 전송을 관리하기 위한 매스터 디바이스;
    상기 매스터 디바이스로부터의 명령에 따라 상기 매스터 디바이스로 그리고/또는 매스터 디바이스로부터의 데이터 전송을 수행하기 위해 제2항에 따른 상기 데이터 입/출력 회로를 각각 구비하는 다수의 슬레이브 디바이스; 및
    상기 설정 데이터를 상기 매스터 디바이스로부터 상기 슬레이브 디바이스들로 전송하기 위한 인터페이스 라인
    을 포함하는 인터페이스 시스템.
  12. 인터페이스 시스템에 있어서,
    데이터 전송을 관리하기 위한 매스터 디바이스;
    상기 매스터 디바이스로부터의 명령에 따라 상기 매스터 디바이스와의 데이터 전송을 수행하기 위해 제7항에 따른 상기 데이터 입/출력 회로를 각각 구비하는 다수의 슬레이브 디바이스; 및
    상기 제1 설정 데이터 및 상기 제2 설정 데이터를 상기 매스터 디바이스로부터 상기 슬레이브 디바이스들로 전송하기 위한 인터페이스 라인
    을 포함하는 인터페이스 시스템.
  13. 인터페이스 시스템에 있어서,
    데이터 전송을 관리하기 위한 매스터 디바이스;
    상기 매스터 디바이스로부터의 명령에 따라 상기 매스터 디바이스와의 데이터 전송을 수행하기 위해 제8항에 따른 상기 데이터 입/출력 회로를 각각 구비하는 다수의 슬레이브 디바이스; 및
    상기 제1 설정 데이터 및 상기 제2 설정 데이터를 상기 매스터 디바이스로부터 상기 슬레이브 디바이스들로 전송하기 위한 인터페이스 라인
    을 포함하는 인터페이스 시스템.
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