KR100680703B1 - 고속 메모리 인터페이스 장치 - Google Patents

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Abstract

본 발명은 메모리를 입출력하는 장치에 관한 것으로, 더욱 상세하게는 메모리를 고속으로 입출력하기 위한 고속 메모리 인터페이스 장치에 관한 것이다.
본 발명에 따른 고속 메모리 인터페이스 장치는, 데이터가 저장되는 메모리 장치, 1차 입력 데이터를 기본 클록신호와 동기화시켜 메모리 장치에 인가하는 1차 DI(Data Input) 플립플롭, 2차 입력 데이터를 기본 클록신호와 동기화시켜 메모리 장치에 인가하는 2차 DI 플립플롭, 입력 또는 출력 데이터의 어드레스 신호를 기본 클록신호와 동기화시켜 메모리 장치에 인가하는 ADDR(adress) 플립플롭, 쓰기모드(Write mode) 또는 읽기모드(Read mode)를 선택하는 쓰기가능(Write Enable) 신호를 기본 클록신호와 동기화시켜 메모리 장치에 인가하는 WEN(Write Enable) 플립플롭, 쓰기모드 또는 읽기모드일 경우 데이터를 읽거나 또는 쓰기 위하여 억세스를 가능하게 하는 억세스가능(Access Enable) 신호를 기본 클록신호와 동기화시켜 메모리 장치에 인가하는 CEN(Access Enable) 플립플롭, 기본 클록을 2 분주하는 2 분주기, 및 메모리 장치에서 출력되는 출력 데이터를 기본 클록신호와 동기화시켜 출력하는 DO(Data Output) 플립플롭을 포함하는 것을 특징으로 이루어진다.
메모리, 입출력장치, 인터페이스, 고속, 버퍼

Description

고속 메모리 인터페이스 장치{HIGH SPEED MEMORY INTERFACE DEVICE}
도 1은 종래의 동기 방식으로 동작하는 메모리 인터페이스 장치를 설명하기 위하여 도시한 블록도이다.
도 2는 종래의 동기 방식으로 동작하는 메모리 인터페이스 장치에서 쓰기 동작을 수행하기 위한 펄스를 설명하기 위하여 도시한 것이다.
도 3은 종래의 동기 방식으로 동작하는 메모리 인터페이스 장치에서 읽기 동작을 수행하기 위한 펄스를 설명하기 위하여 도시한 것이다.
도 4는 본 발명에 따른 동기 방식으로 동작하는 고속 메모리 인터페이스 장치를 설명하기 위하여 도시한 블록도이다.
도 5는 본 발명에 따른 동기 방식으로 동작하는 고속 메모리 인터페이스 장치에서 쓰기 동작을 수행하기 위한 펄스를 설명하기 위하여 도시한 것이다.
도 6은 본 발명에 따른 동기 방식으로 동작하는 고속 메모리 인터페이스 장치에서 읽기 동작을 수행하기 위한 펄스를 설명하기 위하여 도시한 것이다.
100,400:메모리 장치, 110:DI(Data Input) 플립플롭
120,420:ADDR(adress) 플립플롭 130,430:WEN(Write Enable) 플립플롭
140,440:CEN(Access Enable) 플립플롭 150,450:DO(Data Output) 플립플롭
410b:1차(Primary) DI(Data Input) 플립플롭
410a:2차(Secoundary) DI 플립플롭 460:2 분주기
본 발명은 메모리를 입출력하는 장치에 관한 것으로, 더욱 상세하게는 메모리를 고속으로 입출력하기 위한 고속 메모리 인터페이스 장치에 관한 것이다.
메모리는 디지털 기기에는 일반적으로 사용되는 장치로, 메모리를 필요로 하는 임의의 시스템이나 ASIC(Application Specific Integrated Circuit) 설계 시 한번에 데이터를 쓰거나 읽어낼 수 있는 데이터 비트수를 나타내는 비트폭(bit width)이나 저장할 수 있는 총 데이터의 개수를 나타내는 깊이(depth)뿐만 아니라 억세스(access)하는 속도도 중요한 성능 지표가 된다.
즉, 충분히 빠른 속도로 동작하는 메모리의 경우는 문제가 안 되겠지만 다른 사양은 모두 만족하는데 속도만을 충족시키지 못하는 경우가 발생할 수 있다.
도 1은 종래의 동기 방식으로 동작하는 메모리 인터페이스 장치를 설명하기 위하여 도시한 블록도이다.
도시된 바와 같이, 메모리 인터페이스 장치는 메모리 장치(100), DI(Data Input) 플립플롭(110), ADDR(adress) 플립플롭(120), WEN(Write Enable) 플립플롭 (130), CEN(Access Enable) 플립플롭(140), 및 DO(Data Output) 플립플롭(150)으로 구성된다.
메모리 장치(100)는 다이나믹 랜덤 억세스 메모리 또는 스태틱 랜덤 억세스 메모리와 같은 다양한 저장장치를 지칭한다.
DI 플립플롭(110)은 입력 데이터를 클록신호(CLK)와 동기화시켜 메모리 장치(100)에 인가하기 위한 신호를 발생하기 위하여 D-플립플롭으로 구성된다.
여기서, DI 플립플롭(110)은 입력 데이터의 비트수(m)와 동수로 DI 플립플롭(110)이 구비된다.
ADDR 플립플롭(120)은 입력하고자 하는 입력 데이터 또는 출력하고자 하는 출력 데이터의 어드레스 신호를 클록신호와 동기화시켜 메모리 장치(100)에 인가하기 위한 신호를 발생하기 위하여 D-플립플롭으로 구성된다.
여기서, ADDR 플립플롭(120)은 어드레스의 비트수(n)와 동수로 ADDR 플립플롭(120)이 구비된다.
WEN 플립플롭(130)은 메모리 장치(100)에 데이터를 저장하는 쓰기모드(Write mode) 또는 메모리 장치(100)에서 저장된 데이터를 출력하는 읽기모드(Read mode) 선택신호를 클록신호와 동기화시켜 메모리 장치(100)에 인가하기 위한 신호를 발생하기 위하여 D-플립플롭으로 구성된다.
여기서, WEN 플립플롭(130)의 출력(Q)가 '0'이 되면 쓰기모드이고, '1'이면 읽기모드이다.
CEN 플립플롭(140)은 메모리 장치(100)에서 쓰기모드 또는 읽기모드일 경우 실질적인 데이터를 읽거나 쓰기가 가능하도록 선택하는 신호를 클록신호와 동기화시키기 위한 신호를 발생하기 위하여 D-플립플롭으로 구성된다.
여기서, CEN 플립플롭(140)의 출력(Q)가 '0'이 되면 억세스가능모드, '1'이면 억세스불가모드이다.
즉, CEN 플립플롭(140)의 출력(Q)가 '1'이 되면 억세스가 금지 상태이므로 다른 모든 입력은 의미가 없어지고, '0'인 경우 WEN 플립플롭(130)의 출력(Q)에 따라 클록(CLK)의 상승 에지에 쓰기 또는 읽기 동작이 일어난다.
DO 플립플롭(150)은 메모리 장치(100)에서 출력되는 출력 데이터를 클록신호와 동기화시켜 버퍼링하여 출력하도록 D-플립플롭으로 구성된다.
여기서, DO 플립플롭(150)은 데이터 비트수(m)와 동수로 DO 플립플롭(150)이 구비된다.
도 2는 종래의 동기 방식으로 동작하는 메모리 인터페이스 장치에서 쓰기 동작을 수행하기 위한 펄스를 설명하기 위하여 도시한 것이다.
도시된 바와 같이, 쓰기 동작을 수행하기 위한 펄스는 CLK 주기(Tcycle)안에서 제1 시간(t1)에서 주어진 메모리의 어드레스 ADD2에 DATA2의 쓰기 동작이 일어나고, 제2 시간(t2)에서 어드레스 ADD3에 DATA3의 쓰기 동작이 일어난다.
도 3은 종래의 동기 방식으로 동작하는 메모리 인터페이스 장치에서 읽기 동작을 수행하기 위한 펄스를 설명하기 위하여 도시한 것이다.
도시된 바와 같이, 읽기 동작을 수행하기 위한 펄스는 CLK 주기(Tcycle)안에서 제1 시간(t1)에서 주어진 메모리의 어드레스 ADD2가 인가된 후, CLK의 상승 에지로부터 일정시간의 억세스 시간이 지난 후에 각각 어드레스 ADD2에 저장되어 있던 DATA2가 DO 플립플롭을 통하여 출력된다.
즉, 이와 같은 방식에서는 쓰고 읽기 동작이 정상적으로 일어나기 위해서는 주어진 메모리의 동작 속도가 클록(CLK)의 주파수(Tcycle) 보다 빨라야 한다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 메모리 장치에 직접 억세스 하는 빈도수를 줄여 자체의 동작속도보다 빠른 억세스 속도를 가지는 고속 메모리 인터페이스 장치를 제공하는 데 있다.
상술한 과제를 해결하기 위한 본 발명에 따른 고속 메모리 인터페이스 장치는 메모리 인터페이스 장치에 있어서, 데이터가 저장되는 메모리 장치; 1차 입력 데이터를 기본 클록신호와 동기화시켜 상기 메모리 장치에 인가하는 1차 DI(Data Input) 플립플롭; 2차 입력 데이터를 기본 클록신호와 동기화시켜 상기 메모리 장치에 인가하는 2차 DI 플립플롭; 입력 또는 출력 데이터의 어드레스 신호를 기본 클록신호와 동기화시켜 상기 메모리 장치에 인가하는 ADDR(adress) 플립플롭; 상기 쓰기모드(Write mode) 또는 읽기모드(Read mode)를 선택하는 쓰기가능(Write Enable) 신호를 기본 클록신호와 동기화시켜 상기 메모리 장치에 인가하는 WEN(Write Enable) 플립플롭; 상기 쓰기모드 또는 읽기모드일 경우 데이터를 읽거나 또는 쓰기 위하여 억세스를 가능하게 하는 억세스가능(Access Enable) 신호를 기본 클록신호와 동기화시켜 상기 메모리 장치에 인가하는 CEN(Access Enable) 플립플롭; 기본 클록을 2 분주하는 2 분주기; 및 상기 메모리 장치에서 출력되는 출력 데이터를 기본 클록신호와 동기화시켜 출력하는 DO(Data Output) 플립플롭;를 포함하는 것을 특징으로 한다.
여기서, 상술한 플립플롭은 입력 신호를 버퍼링하는 D-플립플롭인 것이 바람직하다.
여기서, 상술한 1차 DI 플립플롭의 입력 데이터 비트수와 상기 2차 DI 플립플롭의 입력 데이터 비트수는 같은 비트수(m)인 것이 바람직하다.
여기서, 상술한 DO 플립플롭의 데이터 비트수는 상기 1차 DI 플립플롭의 비트수와 상기 2차 DI 플립플롭의 비트수를 합한 비트수인 것이 바람직하다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술 되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하 게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 4는 본 발명에 따른 동기 방식으로 동작하는 고속 메모리 인터페이스 장치를 설명하기 위하여 도시한 블록도이다.
도시된 바와 같이, 고속 메모리 인터페이스 장치는 메모리 장치(400), 1차(Primary) DI(Data Input) 플립플롭(410b), 2차(Secoundary) DI 플립플롭(410a), ADDR(adress) 플립플롭(420), WEN(Write Enable) 플립플롭(430), CEN(Access Enable) 플립플롭(440), 2 분주기(460), 및 DO(Data Output) 플립플롭(450)을 포함된다.
메모리 장치(400)는 다이나믹 랜덤 억세스 메모리 또는 스태틱 랜덤 억세스 메모리와 같은 다양한 저장장치를 지칭한다.
1차 DI 플립플롭(410b)은 1차 입력 데이터를 클록신호(CLK)와 동기화시켜 메모리 장치(400)에 인가하기 위한 1차 데이터 입력신호를 발생하는 D-플립플롭으로 구성된다.
여기서, 1차 DI 플립플롭(410b)은 입력 데이터의 비트수(m)와 동수로 DI 플립플롭(410b)이 구비된다.
2차 DI 플립플롭(410a)은 2차 입력 데이터를 클록신호(CLK)와 동기화시켜 메 모리 장치(400)에 인가하기 위한 2차 데이터 입력신호를 발생하는 D-플립플롭으로 구성된다.
여기서, 2차 DI 플립플롭(410a)은 입력 데이터의 비트수(m)와 동수로 DI 플립플롭(410a)이 구비된다.
ADDR 플립플롭(420)은 입력하고자 하는 입력 데이터 또는 출력하고자 하는 출력 데이터의 어드레스 신호를 클록신호와 동기화시켜 메모리 장치(400)에 인가며, D-플립플롭으로 구성된다.
여기서, ADDR 플립플롭(420)은 어드레스의 비트수(n)의 절반의 비트수(n/2)와 동수로 ADDR 플립플롭(420)이 구비된다.
WEN 플립플롭(430)은 메모리 장치(400)에 데이터를 저장하는 쓰기모드(Write mode) 또는 메모리 장치(400)에서 저장된 데이터를 출력하는 읽기모드(Read mode) 선택신호를 클록신호와 동기화시켜 메모리 장치(400)에 인가하기 위한 신호를 발생하기 위하여 D-플립플롭으로 구성된다.
여기서, WEN 플립플롭(430)의 출력(Q)가 '0'이 되면 쓰기모드이고, '1'이면 읽기모드이다.
CEN 플립플롭(440)은 메모리 장치(400)에서 쓰기모드 또는 읽기모드일 경우 실질적인 데이터를 읽거나 쓰기가 가능하도록 선택하는 신호를 클록신호와 동기화시키기 위한 신호를 발생하기 위하여 D-플립플롭으로 구성된다.
여기서, CEN 플립플롭(440)의 출력(Q)가 '0'이 되면 억세스가능모드, '1'이면 억세스불가모드이다.
즉, CEN 플립플롭(440)의 출력(Q)가 '1'이 되면 억세스가 금지 상태이므로 다른 모든 입력은 의미가 없어지고, '0'인 경우 WEN 플립플롭(430)의 출력(Q)에 따라 클록(CLK)의 상승 에지에 쓰기 또는 읽기 동작이 일어난다.
DO 플립플롭(450)은 메모리 장치(400)에서 출력되는 출력 데이터를 클록신호와 동기화시켜 버퍼링하여 출력하도록 D-플립플롭으로 구성된다.
여기서, DO 플립플롭(450)은 데이터 비트수(2m)와 동수로 DO 플립플롭(450)이 구비된다.
2 분주기(460)는 기본 클록(CLK)을 2 분주하여 메모리 장치(400)에 인가한다.
즉, 입력 데이터를 저장하는 버퍼를 두어 1차 및 2차 데이터를 한번에 쓰고 읽는 구조이다.
결국, 한 번의 쓰고 읽기 동작으로 기존의 방법 대비 2배의 데이터를 처리해야 하므로 메모리의 비트폭은 2m이 되어야 하고, 깊이는 n/2만 되면 같은 양의 데이터를 읽거나 저장할 수 있다.
도 5는 본 발명에 따른 동기 방식으로 동작하는 고속 메모리 인터페이스 장치에서 쓰기 동작을 수행하기 위한 펄스를 설명하기 위하여 도시한 것이다.
도시된 바와 같이, 쓰기 동작을 수행하기 위한 펄스는 CLK 주기(Tcycle)에서 제2 시간(t2)에서만 ADD1에 해당하는 DATA2 및 DATA3이 메모리에 저장된다.
즉, 종래에 메모리 인터페이스 장치에서 DATA2와 DATA3를 메모리에 저장하기 위해서는 클록(CLK) 주기(Tcycle)안에서 2번 수행되었으나, 본 발명에서는 같은 클 록(CLK) 주기(Tcycle)안에서 DATA2와 DATA3를 한번에 수행하게 된다.
결국, 본 발명에 따른 동기 방식으로 동작하는 고속 메모리 인터페이스 장치에서 쓰기 동작은 메모리에 직접 억세스하는 빈도수를 줄여 자체 클록에 의하여 동작하는 동작속도보다 빠른 억세스 속도를 가지는 고속 메모리 인터페이스를 제공한다.
도 6은 본 발명에 따른 동기 방식으로 동작하는 고속 메모리 인터페이스 장치에서 읽기 동작을 수행하기 위한 펄스를 설명하기 위하여 도시한 것이다.
도시된 바와 같이, 읽기 동작을 수행하기 위한 펄스는 클록(CLK) 주기(Tcycle)안에서 제2 시간(t2)에서 주어진 메모리의 어드레스 ADD1가 인가된 후, 일정시간의 억세스 시간이 지난 후 동시에 어드레스 ADD1에 저장되어 있던 DATA2 및 DATA3가 DO 플립플롭을 통하여 출력된다.
즉, 이와 같은 방법으로 동작이 일어나게 되면, 메모리의 동작 속도는 인터페이스 동작 속도인 클록(CLK) 주기(Tcycle)의 ½배 보다만 빠르면 된다.
결국, 메모리의 실제 동작주파수보다 2배까지 빠른 고속 인터페이스가 가능하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다 는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상술한 본 발명의 구성에 따르면 메모리 장치에 직접 억세스 하는 빈도수를 줄여 자체의 동작속도보다 빠른 억세스 속도를 가지는 고속 메모리 인터페이스 장치를 설계하는 것이 가능하게 된다.

Claims (4)

  1. 메모리 인터페이스 장치에 있어서,
    데이터가 저장되는 메모리 장치;
    1차 입력 데이터를 기본 클록신호와 동기화시켜 상기 메모리 장치에 인가하는 1차 DI(Data Input) 플립플롭;
    2차 입력 데이터를 기본 클록신호와 동기화시켜 상기 메모리 장치에 인가하는 2차 DI 플립플롭;
    입력 또는 출력 데이터의 어드레스 신호를 기본 클록신호와 동기화시켜 상기 메모리 장치에 인가하는 ADDR(adress) 플립플롭;
    쓰기모드(Write mode) 또는 읽기모드(Read mode)를 선택하는 쓰기 가능(Write Enable) 신호를 기본 클록신호와 동기화시켜 상기 메모리 장치에 인가하는 WEN(Write Enable) 플립플롭;
    상기 쓰기모드 또는 읽기모드일 경우 데이터를 읽거나 또는 쓰기 위하여 억세스를 가능하게 하는 억세스가능(Access Enable) 신호를 기본 클록신호와 동기화시켜 상기 메모리 장치에 인가하는 CEN(Access Enable) 플립플롭;
    기본 클록을 2 분주하는 2 분주기; 및
    상기 메모리 장치에서 출력되는 출력 데이터를 기본 클록신호와 동기화시켜 출력하는 DO(Data Output) 플립플롭;
    을 포함하는, 고속 메모리 인터페이스 장치.
  2. 제1항에 있어서,
    상기 플립플롭은 입력 신호를 버퍼링하는 D-플립플롭인, 고속 메모리 인터페이스 장치.
  3. 제1항에 있어서,
    상기 1차 DI 플립플롭의 입력 데이터 비트수와 상기 2차 DI 플립플롭의 입력 데이터 비트수는 같은 비트수(m)인, 고속 메모리 인터페이스 장치.
  4. 제3항에 있어서,
    상기 DO 플립플롭의 데이터 비트수는 상기 1차 DI 플립플롭의 비트수와 상기 2차 DI 플립플롭의 비트수를 합한 비트수인, 고속 메모리 인터페이스 장치.
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