KR20010061433A - 고속 샘플링 데이터저장회로 - Google Patents

고속 샘플링 데이터저장회로 Download PDF

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Abstract

본 발명은 고속 샘플링 데이터저장회로에 관한 것으로, 더욱 상세하게는 샘플링 처리속도와 메모리의 데이터처리속도에 따른 한계를 해결하고, 고속으로 샘플링하여 입력되는 데이터를 안정적으로 메모리에 저장할 수 있는 고속 샘플링 데이터저장회로에 관한 것이다. 본 발명은 측정하고자 하는 파형을 원하는 샘플링 클럭으로 디지탈 변환하는 아날로그/디지탈 변환부와; 샘플링 클럭을 분주하여, 서로 다른 시점의 래치클럭신호를 다수개 발생하는 클럭분주부와; 상기 아날로그/디지탈 변환부에서 출력되는 디지탈신호를 순차적으로 래치시키고, 상기 클럭분주부에서 인가되는 래치클럭신호에 따라서 디지탈신호를 출력하는 다수개의 래치부와; 상기 다수개의 래치부의 출력을 동시에 저장하는 저장부를 포함하여 구성된다.

Description

고속 샘플링 데이터저장회로{High speed sampling data saving circuit}
본 발명은 고속 샘플링 데이터저장회로에 관한 것으로, 더욱 상세하게는 샘플링 처리속도와 메모리의 데이터처리속도에 따른 한계를 해결하고, 고속으로 샘플링하여 입력되는 데이터를 안정적으로 메모리에 저장할 수 있는 고속 샘플링 데이터저장회로에 관한 것이다.
종래의 고속 샘플링 데이터저장회로는 도 1에 도시하고 있는 바와 같이, 측정하고자 하는 파형을 아날로그신호로 입력하고, 이것을 샘플링 클럭신호에 따라서 디지탈로 변환해서 출력하는 아날로그/디지탈 변환기(10)를 포함하고 있다. 그리고 상기 아날로그/디지탈 변환기(10)의 출력을 임시적으로 저장하는 래치(15)를 포함한다. 상기 래치(15)는, 상기 아날로그/디지탈 변환기(10)의 데이터 출력 속도와 후술되는 SRAM(30)의 데이터 처리속도의 호환을 위해서 사용되는 구성이다. 따라서 상기 래치(15)에서 출력되는 신호는 SRAM(30)에 저장된다.
또한, 종래의 고속 샘플링 데이터저장회로는, 도 1에 도시하고 있는 바와 같이, 샘플링 클럭신호에 동기화하여 상기 SRAM(30)과 후술되는 카운터(25)에 사용되는 클럭신호를 발생하기 위한 타이밍제어회로(20)를 포함한다. 그리고 상기 타이밍제어회로(20)의 클럭에 동기화하여, 상기 SRAM(30)의 어드레스를 1씩 증가시키는 카운터(25)를 포함하여 구성된다.
다음은 상기 구성에 의한 고속 샘플링 데이터저장회로의 동작과정에 대해서 설명한다.
측정하고자 하는 파형신호는 아날로그/디지탈 변환기(10)에 입력된다. 상기 아날로그/디지탈 변환기(10)는, 입력된 아날로그신호를 샘플링 클럭신호에 동기화하여 디지탈신호로 변환해서 출력한다. 상기 아날로그/디지탈 변환기(10)에 출력된 디지탈신호는 래치(15)에 입력되어, 일정시간 래치된다.
한편, 타이밍제어회로(20)는, 상기 샘플링 클럭신호를 입력하고, 상기 클럭신호에 동기화하여 카운터(25)와 SRAM(30)에서 사용될 클럭신호를 발생한다.
상기 카운터(25)는, 상기 타이밍제어회로(20)에서 발생된 클럭신호가 인가될 때마다, SRAM(30)의 어드레스를 1씩 증가하여 상기 SRAM(30)으로 출력한다.
상기 SRAM(30)은, 상기 타이밍제어회로(20)에서 출력하는 클럭신호에 따라서 상기 래치(15)의 출력을 저장한다. 이때, 저장되는 어드레스는, 상기 카운터(25)에서 인가하는 어드레스가 된다.
즉, 종래의 고속 샘플링 데이터저장회로는, 측정하고자 하는 파형이 아날로그/디지탈 변환기(10)에서 변환되고, 상기 변환된 데이터가 타이밍제어회로(20)에서 생성된 클럭신호에 따라서 래치된 후, 직접 범용 메모리인 SRAM(30)에 저장되었다.
그러나 종래의 고속 샘플링 데이터저장회로는, 상기 아날로그/디지탈 변환기(10)의 샘플링 속도가 증가하면 할수록, 상기 변환된 데이터를 SRAM(30)에 저장하기 위하여, 상기 SRAM(30)의 데이터 처리속도가 동시에 빨라져야 하는 문제점이 발생되었다. 그러나 상기 SRAM과 같은 범용 메모리는, 데이터 처리 속도에 한계가 있으며, 또한 처리속도가 빠른 메모리는 가격이 비싼 문제점이 있었다.
따라서 본 발명의 목적은 샘플링 처리속도와 메모리의 데이터처리속도에 따른 한계를 해결하고, 고속으로 샘플링하여 입력되는 데이터를 안정적으로 메모리에 저장할 수 있는 고속 샘플링 데이터저장회로를 제공함에 있다.
도 1은 종래 기술에 따른 고속 샘플링 데이터저장회로의 구성도,
도 2는 본 발명에 따른 고속 샘플링 데이터저장회로의 구성도,
도 3은 본 발명에 따른 고속 샘플링된 데이터의 저장을 위한 동작 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
10,110 : 아날로그/디지탈 변환기 15,115~118 : 래치
20 : 타이밍제어회로 25, 125 : 카운터
30,130 : SRAM
상기 목적을 달성하기 위한 본 발명에 따른 고속 샘플링 데이터저장회로는, 측정하고자 하는 파형을 원하는 샘플링 클럭으로 디지탈 변환하는 아날로그/디지탈 변환부와; 샘플링 클럭을 분주하여, 서로 다른 시점의 래치클럭신호를 다수개 발생하는 클럭분주부와; 상기 아날로그/디지탈 변환부에서 출력되는 디지탈신호를 순차적으로 래치시키고, 상기 클럭분주부에서 인가되는 래치클럭신호에 따라서 디지탈신호를 출력하는 다수개의 래치부와; 상기 다수개의 래치부의 출력을 동시에 저장하는 저장부를 포함하여 구성된다.
본 발명의 상기 다수개의 래치부는, 상기 아날로그/디지탈 변환부에서 출력되는 디지탈신호를 순차적으로 래치하는 제 1 래치부와; 상기 제 1 래치부의 출력과 상기 아날로그/디지탈 변환부의 마지막 출력 디지탈신호를 동시에 래치하여, 상기 저장부로 전송하는 제 2 래치부를 포함하여 구성된다.
본 발명의 상기 클럭분주부는, 상기 저장부의 어드레스 계수를 위한 클럭신호를 생성하고, 상기 어드레스 계수를 위한 클럭신호에 의해서 상기 저장부의 어드레스를 발생하는 카운터를 더 포함하여 구성된다.
본 발명의 상기 저장부는, 32비트 데이터 입력라인을 갖는 것을 특징으로 한다.
본 발명의 상기 클럭분주부는, 상기 저장수단의 데이터 저장을 위한 라이트신호를 생성하고, 상기 저장부는, 상기 라이트신호에 동기화하여 상기 제 2 래치부의 출력 데이터를 저장하는 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명에 따른 고속 샘플링 데이터저장회로에 대해서 설명한다.
도 2는 본 발명에 따른 고속 샘플링 데이터저장회로의 구성도이다.
본 발명의 고속 샘플링 데이터저장회로는, 샘플링 클럭신호에 따라서 입력되는 아날로그신호를 디지탈신호로 변환하는 아날로그/디지탈 변환기(110)를 포함한다.
즉, 상기 아날로그/디지탈 변환기(110)는, 샘플링 클럭신호를 클럭신호로 입력하며, 측정하고자 하는 파형의 아날로그신호를 입력단자로 입력하고 있다. 상기 아날로그/디지탈 변환기(110)의 출력단자는 후술되는 래치1,2,3,4,의 입력단자에 연결된다.
그리고 본 발명의 고속 샘플링 데이터저장회로는, 변환된 디지탈신호를 임시적으로 저장하기 위한 다수개의 래치를 포함하고 있다. 상기 아날로그/디지탈 변환기(110)에서 고속으로 샘플링되어 출력되는 첫번째 데이터를 래치하는 래치1(115)와, 두번째 데이터를 래치하는 래치2(116)와, 세번째 데이터를 래치하는 래치3(117)를 포함한다. 그리고 상기 래치1,2,3에서 래치된 데이터와 네번째로 입력되는 데이터를 동시에 후술되는 SRAM(130)으로 전송하는 래치4(118)를 포함한다.
즉, 상기 아날로그/디지탈 변환기(110)의 8비트 출력단자는 래치1,2,3,4(115~118)의 8비트 입력단자에 연결된다. 그리고 상기 래치1,2,3,4(115~118)는 후술되는 클럭분주기(120)에서 인가하는 클럭신호를 클럭단자로 입력하고 있다. 상기 래치1,2,3(115~117)의 8비트 출력단자는 래치4(118)의 24비트 입력단자에 연결되고 있다. 그리고 상기 래치4(118)의 마지막 8비트 입력단자는 상기 아날로그/디지탈 변환기(110)의 8비트 출력단자에 직접 연결되고 있다. 상기 래치4(118)의 32비트 출력단자는 후술되는 SRAM(130)의 32비트 입력단자에 연결된다.
또한, 본 발명의 고속 샘플링 데이터저장회로는, 샘플링 클럭신호를 클럭 분주하여, 상기 래치1,2,3,4의 래치신호와 후술되는 상기 SRAM(130)의 저장신호, 그리고 후술되는 카운터(125)의 SRAM의 어드레스를 발생신호를 생성하는 클럭분주기(120)를 포함한다.
즉, 상기 클럭분주기(120)는, 샘플링 클럭신호를 입력단자로 입력하고, 출력단자는 상기 래치1,2,3,4(115~118)의 각가의 클럭단자, 카운터(125)의 클럭단자, SRAM(130)의 클럭단자와 연결된다.
그리고 상기 클럭분주기(120)에서 1클럭 인가시마다 후술되는 SRAM(130)의 어드레스를 발생하는 카운터(125)를 포함한다. 즉 상기 카운터(125)는, 상기 클럭분주기(120)의 출력단자와 클럭단자가 연결되고, 출력단자는 SRAM(130)의 어드레스단자와 연결된다.
그리고 상기 래치(4)의 32비트 데이터를 동시에 저장하는 SRAM(130)을 포함한다. 상기 SRAM(130)은 32비트 데이터 입력라인을 갖고 있다. 그리고 라이트단자(WR)는 상기 클럭분주기(120)의 출력단자와 연결된다.
다음은 상기 구성으로 이루어진 본 발명에 따른 고속 샘플링 데이터저장회로의 동작과정에 대해서 상세하게 설명한다.
도 3은 본 발명에 따른 고속 샘플링된 데이터가 메모리에 저장되기까지의 출력 타이밍도이다.
우선, 측정하고자 하는 파형이 아날로그/디지탈 변환기(110)에 입력되면(도 3에 도시된 '입력펄스'), 샘플링 클럭신호(도 3에 도시된 '샘플링 클럭신호')에 동기하여 디지탈신호로 변환되어 출력된다.
상기 디지탈신호로 변환된 첫번째 샘플링 신호는 래치1(115)에 임시적으로 저장된다. 그리고 상기 아날로그/디지탈 변환기(110)에서 두번째 샘플링 클럭신호에 동기하여 변환된 디지탈신호는 래치2(116)에 임시적으로 저장된다. 또한 아날로그/디지탈 변환기(110)에서 세번째 샘플링 클럭신호에 동기하여 변환된 디지탈신호는 래치3(117)에 임시적으로 저장된다. 그리고 아날로그/디지탈 변환기(110)에서 네번째 샘플링 클럭신호에 동기하여 변환된 디지탈신호는 래치4(118)에 저장된다.
한편, 클럭분주기(120)는, 상기 샘플링 클럭신호로부터 래치1,2,3,4(115~118)에서 사용될 클럭신호를 4분주하여 도 3에 도시하고 있는 바와 같이, '래치1,2,3,4, 클럭신호'를 발생한다. 즉, 첫번째 샘플링 클럭신호를 4분주하여 '래치1 클럭신호'를 발생하고, 두번째 샘플링 클럭신호를 4분주하여 '래치2 클럭신호'를 발생한다. 또한, 세번째 샘플링 클럭신호를 4분주하여 '래치3 클럭신호'를 발생하고, 네번째 샘플링 클럭신호를 4분주하여 '래치4 클럭신호'를 발생한다.
상기 래치1(115)는, 상기 래치1 클럭신호에 동기하여, 저장된 디지탈신호를출력한다. 이때의 상태를 '래치1 출력'으로 도 3에 도시하고 있다. 상기 래치2(116)는, 상기 래치2 클럭신호에 동기하여, 저장된 디지탈신호를 출력한다. 이때의 상태를 '래치2 출력'으로 도 3에 도시하고 있다. 또한, 래치3(117)은, 상기 래치 3 클럭신호에 동기하여, 저장된 클럭신호를 출력한다.
마찬가지로 래치4(118)는 상기 래치 4 클럭신호에 동기하여, 상기 래치1,2,3(115~117)에 래치시켜 놓았던 세개의 샘플링 데이터와 네번째로 샘플링된 데이터를 동시에 출력한다. 이때의 동작상태를 도 3의 '래치 4 출력'으로 도시하고 있다.
상기 래치4(118)가 데이터를 출력하는 시점에서, 상기 카운터(125)는 SRAM(130)의 어드레스를 출력하여 SRAM(130)으로 출력한다. 상기 카운터(125)도 상기 클럭분주기(120)에서 인가하는 클럭신호에 동기하여 어드레스를 출력한다. 상기 클럭분주기(120)에서 상기 카운터(125)에 인가하는 클럭신호를 도 3의 '카운터 클럭신호'로 도시하고 있다.
상기 SRAM(130)은, 상기 클럭분주기(120)에서 출력하는 SRAM 라이트신호(WR#)에 따라서 상기 래치4(118)로부터 출력하는 32비트 데이터를 입력하여 저장한다. 상기 SRAM 라이트신호를 도 3의 'SRAM 라이트신호'로 도시하고 있다. 즉, 본 발명의 SRAM(130)은, 상기 래치1,2,3(115~117)에 래치시켜 놓았던 3개의 샘플링 데이터와 네번째의 샘플링데이터를 동시에 저장하는 것이다.
따라서 본 발명은 아날로그/디지탈 변환에 따른 샘플링속도와 메모리 사이의 데이터 처리속도가 다르더라도 상기 아날로그/디지탈 변환기와 메모리 사이에 다수개의 래치와 상기 래치의 클럭신호만을 가변시켜서 상기 메모리에 데이터를 안정적으로 저장할 수 있도록 하고 있다. 따라서 상기 래치의 갯수와 래치의 타이밍만을 가변하면, 데이터 처리속도와 무관하에 얼마든지 데이터의 저장을 안정적으로 할 수 있게 된다.
이상 설명한 바와 같이, 본 발명에 따른 고속 샘플링 데이터저장회로는, 고속 샘플링된 디지탈데이터를 메모리에 안정적으로 저장할 수 있으므로서 제품에 대한 신뢰도를 높일 수 있는 잇점이 있다. 또한, 본 발명은 고속 처리되는 메모리를 사용하지 않아도 데이터의 안정적인 저장이 가능하기 때문에, 제품의 제조단가를 낮출 수 있는 잇점이 있다.

Claims (5)

  1. 측정하고자 하는 파형을 원하는 샘플링 클럭으로 디지탈 변환하는 아날로그/디지탈 변환수단과;
    샘플링 클럭을 분주하여, 서로 다른 시점의 래치클럭신호를 다수개 발생하는 클럭분주수단과;
    상기 아날로그/디지탈 변환수단에서 출력되는 디지탈신호를 순차적으로 래치시키고, 상기 클럭분주수단에서 인가되는 래치클럭신호에 따라서 디지탈신호를 출력하는 다수개의 래치수단과;
    상기 다수개의 래치수단의 출력을 동시에 저장하는 저장수단을 포함하여 구성되는 고속 샘플링 데이터저장회로.
  2. 제 1 항에 있어서,
    상기 다수개의 래치수단은,
    상기 아날로그/디지탈 변환수단에서 출력되는 디지탈신호를 순차적으로 래치하는 제 1 래치부와;
    상기 제 1 래치부의 출력과 상기 아날로그/디지탈 변환수단의 마지막 출력 디지탈신호를 동시에 래치하여, 상기 저장수단으로 전송하는 제 2 래치부를 포함하여 구성되는 고속 샘플링 데이터저장회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 클럭분주수단은, 상기 저장수단의 어드레스 계수를 위한 클럭신호를 생성하고,
    상기 어드레스 계수를 위한 클럭신호에 의해서 상기 저장수단의 어드레스를 발생하는 카운터를 더 포함하여 구성되는 고속 샘플링 데이터저장회로.
  4. 제 3 항에 있어서,
    상기 저장수단은, 32비트 데이터 입력라인을 갖는 것을 특징으로 하는 고속 샘플링 데이터저장회로.
  5. 제 4 항에 있어서,
    상기 클럭분주수단은, 상기 저장수단의 데이터 저장을 위한 라이트신호를 생성하고,
    상기 저장수단은 상기 라이트신호에 동기화하여 상기 제 2 래치부의 출력 데이터를 저장하는 것을 특징으로 하는 고속 샘플링 데이터저장회로.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100680703B1 (ko) * 2005-08-25 2007-02-08 엘지전자 주식회사 고속 메모리 인터페이스 장치
KR100897173B1 (ko) * 2007-12-06 2009-05-14 삼성모바일디스플레이주식회사 유기전계발광 표시장치
CN112152626A (zh) * 2020-09-29 2020-12-29 珠海格力电器股份有限公司 一种模数转换采集电路和芯片

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100680703B1 (ko) * 2005-08-25 2007-02-08 엘지전자 주식회사 고속 메모리 인터페이스 장치
KR100897173B1 (ko) * 2007-12-06 2009-05-14 삼성모바일디스플레이주식회사 유기전계발광 표시장치
US9336710B2 (en) 2007-12-06 2016-05-10 Samsung Display Co., Ltd. Organic light emitting display and method of driving the same
CN112152626A (zh) * 2020-09-29 2020-12-29 珠海格力电器股份有限公司 一种模数转换采集电路和芯片

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