KR0136306B1

KR0136306B1 - 고속데이타 메모리시스템

Info

Publication number: KR0136306B1
Application number: KR1019950002970A
Authority: KR
Inventors: 이철호
Original assignee: 배순훈; 대우전자 주식회사
Priority date: 1995-02-16
Filing date: 1995-02-16
Publication date: 1998-06-15
Also published as: KR960032157A

Abstract

본 발명은 고속으로 샘플링된 입력신호를 시분할(TD)방식으로 다수의 플립플롭(F/F)으로 분할유지하여 다수의 메모리에 고속으로 저장할 수 있고, 상기 고속으로 샘플링된 입력신호를 분할방식을 채용하여 다수의 플립플롭(F/F)으로 분할유지하여 다수의 메모리에 고속으로 저장할 수 있도록 한 고속데이타 메모리시스템에 의하여, 입력신호가 왼전히 복원가능하도록 함에 있다.

Description

고속데이타 메모리시스템

제1도는 종래의 메모리시스템의 블록도.

제2도는 본 발명에 따른 고속데이타 메모리시스템의 블록도.

제3도는 본 발명에 따라 제2도에 도시한 고속데이타 메모리시스템의 상세도이다

*도면의 주요부분에 대한 부호의 설명

210:A/D변환기220:버퍼메모리부

230:메모리부240:출력버퍼부

250:D/A변환기260:클럭발생기

261:1/4분주기262:라이트카운터

263:라이트디코더270:메모리컨트롤러

280:멀티플렉서2282:리드카운터

283:리드디코더

본 발명은 고속데이타를 저장하는 메모리시스템에 관한 것으로, 특히 고속으로 샘플링된 입력신호를 시분할(TD)방식으로 다수의 플립플롭(F/F)으로 분할유지하여 다수의 메모리에 고속으로 저장할 수 있도록 한 고속데이타 메모리시스템에 관한 것이다.

일반적으로, 메모리시스템은 입력되는 아날로그신호를 디지탈신호로 변환하는 A/D변환기와, 상기 디지탈신호를 저장하는 메모리와, 상기 메모리에 저장된 디지탈 신호를 아날로그신호로 변환하는 D/A변환기로 이루어진다. 상기 메모리시스템에서 입력되는 아날로그신호가 비다오신호일 경우에는 A/D변환기의 샘플링레이트(Sampling rate)와 메모리의 용량과 사이클시간이 중요하게 고려되어야 한다.

제1도는 종래의 메모리시스템의 블록도로서, 제1도를 참조하면 종래의 메모리시스템은 입력되는 아날로그신호(SIN)를 디지탈신호로 변환하는 A/D변환기(11)와, 상기 A/D변환기(11)에서 출력되는 디지탈신호를 저장하는 메모리(12)와, 상기 메모리(12)에 저장된 디지탈신호를 아날로그신호를 변환하는 D/A변환기(13)와, 상기 각 블록을 제어하는 메모리컨트롤러(14)로 이루어진다.

이와같은 종래의 메모리시스템은 높은주파수(대략 100㎒)로 고속 A/D변환한 데이타를 메모리에 저장하기 위해서는 10ns의 고속 억세스(A상기 메모리부(230)ess)시간을 갖는 메모리가 필요하지만 이 속도에 미치는 메모리가 없기 때문에, 고속으로 데이타를 메모리에 저장할 수 없는 문제점이 있었다.

본 발명의 목적은 상기와 같은 문제점을 해소하기 위한 것으로서, 고속으로 샘플링된 입력신호를 시분할(TD)방식으로 다수의 플립플롭(F/F)으로 분할유지하여 다수의 메모리에 고속으로 저장할 수 있도록 한 고속데이타 메모리시스템을 제공함에 있다.

본 발명의 다른 목적은 상기 고속으로 샘플링된 입력신호를 시분할(TD)방식으로 다수의 플립플롭(F/F)으로 분할유지하여 다수의 메모리에 고속으로 저장할 수 있도록한 고속데이타 메모리시스템을 제공함에 의하여, 입력신호를 완전한 복원을 가능하도록 함에 있다.

상기와 같은 목적을 달성하기 위한 기술적인 수단으로써, 본 발명은 100㎒의 주파수를 갖는 클럭펄스를 발생시키는 클럭발생기; 상기 클럭발생기의 클럭에 의해 입력되는 아날로그신호를 디지탈신호로 변환하는 A/D변환기; 상기 클럭발생기에서 발생된 클럭펄스의 주파수를 1/4로 분주하는 1/4분주기; 상기 클럭발생기에서 발생된 클럭펄스의 주파수를 계수하여 츨력하는 라이트카운터; 상기 라이트디코더의 출력을 해독하는 라이트디코더; 상기 A/D변환기로부터 출력되는 디지탈신호를 분할하여 임시 저장후 출력하는 버퍼메모리부; 상기 1/4분주기의 출력을 메모리컨트롤러로 다중통신하는 멀티플렉서1; 상기 멀티플렉서1의 출력에 따라서 메모리를 제어하는 메모리컨트롤러; 상기 입력버퍼부로부터 출력되는 신호를 다수의 메모리에 분할하여 저장하는 메모리부; 상기 라이트카운터의 출력신호에 의해서 PC클럭을 리드카운터로 다중통신하는 멀티플렉서2; 상기 멀티플렉서2의 출력펄스를 계수하는 리드카운터; 상기 리드카운터의 출력신호를 해독하는 리드디코더; 상기 메모리부저장된 신호를 다음블록으로 전송하는 출력버퍼부; 상기 출력버퍼부로부터 출력되는 신호를 아날로그신호로 변환하여 출력하는 D/A변환기를 구비함에 의한다.

이하 본 발명을 첨부한 도면을 참조하여 설명한다.

제2도는 본 발명에 따른 고속데이타 메모리시스템의 블록도이다.

100은 라이트/리드 스위치이며, 이는 메모리에서 데이타를 기록할 때는 전원단자(+5V)에 접속되고, 상기 메모리에서 데이타를 읽을 때에는 접지 단자로 접속된다.

210은 A/D변환기이며, 이는 클럭발생기의 클럭에 의해 입력되는 아날로그신호를 디지탈신호로 변환한다. 220은 버퍼메모리부이며, 이는 A/D변환기로부터 출력되는 디지탈신호를 분할하여 임시기억하고 있다가 출력한다. 230은 메모리부이며, 이는 버퍼메모리부로부터 분할되어 출력되는 신호를 다수의 메모리에 각각 저항한다. 240은 출력버퍼부이며, 이는 메모리부에 저장된 신호를 다음블록으로 전송한다. 250은 D/A변환기이며, 이는 출력버퍼부로부터 출력되는 신호를 아날로그신호로 변환하여 출력한다.

260은 클럭발생기이며, 이는 100㎒의 주파수를 갖는 클럭펄스를 발생시킨다.

261은 1/4분주기이며, 이는 클럭발생기에서 발샌된 클럭펄스의 주파수를 1/4로 분주하여 멀티플렉서1로 출력한다. 262은 라이트카운터이며, 이는 클럭발생기에서 발생된 클럭펄스의 주파수를 계수하여 출력단자(QA,QB,QC)로 2진 계수값을 순차적으로 출력한다. 263은 라이트디코더이며, 이는 라이트카운터의 출력단자(QA,QB)로 출력되는 계수값을 해독하여 출력단자(YO~Y3)로 출력한다. 264는 멀티플렉서1이며, 이는 라이트/리드 스위치(100)의 라이트신호와 1/4분주기(261)의 출력펄스에 의해서 메모리컨트롤러로 메모리저장 시작신호를 출력한다.

270은 메모리컨트롤러이며, 이는 어드레스카운터부(271)와 메모리제어부(272)로 구성하여, 멀티플렉스2의 출력에 따라서 메모리부에 데이타기록을 제어한다. 280은 멀티플렉서2이며, 이는 라이트카운터의 출력단자(QC)로 출력되는 신호에 의해서 PC클럭을 리드카운터로 다중전송한다. 282는 리드카운터이며, 이는 멀티플렉서2의 출력펄스를 계수하여 출력단자(QA,QB)로 2진 계수값을 출력한다. 283은 리드디코더이며, 이는 리드카운터의 출력단자(QA,QB)로 출력되는 신호를 해독하여 출력버퍼부로 출력한다.

제3도는 본 발명에 따라 제2도에 도시한 고속데이타 메모리시스템의 상세도로서, 상기 기술한 입력버퍼부와 메모리부, 출력버퍼부에 대한 구성을 상세하게 설명하면, 상기 버퍼메모리부(220)는 7개의 플립플롭으로 구성되며, 이는 병렬로 접속하여 상기 라이트디코더(263)의 출력신호에 의해서 1비트씩 순차적으로 기억하는 플립플롭1,2,3,4(221~224)와 상기 플립플롭4(224)에 4번째 비트가 기억되는 순간에 상기 플립플롭(221~223)에 기억된 정보를 전송받아 기억하는 플립플롭(221~223)에 기억된 정보를 전송받아 기억하는 플립플롭(221~223)을 포함한다.

상기 메모리부(230)는 메모리컨틀롤러(270)에서 출력되는 칩셀렉터신호(CS1~CS4)와 라이트신호(WE)가 출력되는 경우에 상기 플립플롭(221',222',223',224')각각에 임시적으로 기억되어 있던 데이타를 저장하기 위하여 병렬접속된 4개의 램(231~234)으로 구성된다.

상기 출력버퍼부(240)는 상기 리드디코더(283)의 출력단자(Q1~Q4)로 순차적으로 출력되는 인에이블신호에 의해서 상기 4개의 램(231~234)각각에 저장되어 있는 데이타를 지속적으로 D/A변환기(250)로 출력하는 4개의 버퍼1,2,3,4(241~244)로 구성된다.

이하 본 발명에 따른 작용 및 효과를 상세하게 설명한다.

제2도 및 제4도에 있어서, 클럭발생기(260)에서 발생되는 100㎒의 클럭펄스가 입력됨에 따라, 외부기기로 부터 입력되는 영상신호 또는 음성신호는 A/D변환기(260)에서 100㎒의 샘플링주파수에 의해서 디지탈신호로 고속변환되어 출력된다.

상기 라이트카운터(262)는 상기 클럭주파수(100㎒)를 계수하여 출력단자(QA,QB)로 로직0,1,10,11를 반복적으로 고속출력한다. 상기 라이트디코더(263)는 상기 라이트카운터(262)의 출력신호가 0이면, 출력단자(YO)를 선택하여 클럭을 플립플롭1(221)에 공급하고, 1이면 출력단자(Y1)를, 10이면 출력단자(Y2)를, 11이면 출력단자(Y3)를 각각 선택하여 클럭을 플립플롭2,3,4(222~224)에 고속으로 공급한다.

상기 A/D변환기(210)에서 고속으로 변환된 데이타는 상기 라이트디코더(263)에서 고속출력되는 클럭에 의해서 플립플롭에 저장한다. 이 플립플롭에 저장하는 과정을 설명하면, 상기 라이트디코더(263)의 출력단자(YO~Y2)로 순차적으로 고속출력되는 클럭신호(CK1,CK2,CK3)에 의해서 플립플롭1,2,3(221,222,223)에 각 1비트씩 3비트의 데이타를 유지하고 있다가 상기 플립플롭4(224)에 클럭(CK4)이 입력되어 4번째 데이타가 플립플롭(224)에 유지됨과 동시에 상기 플립플롭1,2,3(221,222,223)에 유지되는 데이타는 그 각각의 후단에 접속된 플립플롭1',2',3'(221',222',223')으로 한꺼번에 전송되어 유지된다.

여기서, 상기 A/D변환기(210)에서 100㎒로 샘플링된 디지탈신호는 버퍼메모리부(220)의 4분할에 의해서, 25㎒(100㎒/4)로 처리속도는 40ns(1/25㎒)낮아지고 처리하는 데이타량은 4배로 되므로 결과적으로는 동일한 속도로 처리된다.

본 발명에 적용된 D-플립플롭(Flip-Flop)은 데이타를 분할하기 위하여 임시적으로 데이타를 기억하는 버퍼기능을 수행한다.

한편, 상기 멀피플렉서1(264)는 라이트/리드 스위치(100)의 라이트신호와 1/4분주기(261)에서 100㎒가 1/4분주되어 출력되는 펄스에 의해서 메모리컨트롤러(270)의 어드레스카운터(271)에서 번지를 지정하여 메모리제어부(272)의 제어에 의해서, 상기 플립플롭(221',222',223'224)각각에 임시적으로 기억되어 있던 데이타가 메모리부(230)의 램1,2,3,4(231~234)에 저장된다. 상기 1/4분주기는 A/D변환기(210)와 버퍼메모리부(220), 그리고 버퍼메모리부(220)와 메모리부(230) 사이에 처리속도를 맞도록 하기 위한 것이다.

상기 100㎒로 고속A/D변환된 데이타를 메모리에 저장하기 위해서는 처리 속도가 10ns(1/100㎒)인 억세스시간을 갖는 메모리가 필요하지만 최근까지는 10ns만큼의 처리속도를 갖는 메모리는 없다. 그러므로 본 발명에서는 처리속도가 35ns되는 램을 사용함으로써, 4분할로 인하여 처리속도가 40ns인 상기 버퍼메모리부(220)로부터 전송되는 데이타를 충분히 처리할 수 있게 되는 것이다.

상기 4개의 램1,2,3,4(231~234)에 저장되어 있는 데이타는 리드카운터(282)멀티플렉서(280)의 출력펄스를 계수하고 출력단자(QA,QB)로 출력하고, 리드디코더(283)는 상기 리드카운터(282)의 출력에 의해서 출력단자(G1,G2,G3,G4)를 순차적으로 선택하여 출력버퍼부(240)의 버퍼1,2,3,4(241~244)에 출력을 인에이블시킴으로써, 상기 메모리부(230)에 기억되어 있는 데이타를 순차적으로 출력한다. 상기 출력버퍼부(240)로부터 출력되는 디지탈신호는 D/A변환기(250)를 거쳐 아나로그신호로 변환되어 촐종출력되는 것이다.

상술한 바와같은 본 발명은 고속으로 샘플링된 입력신호를 시분할(TD)방식으로 다수의 플립플롭(F/F)으로 분할유지하여 다수의 메모리에 고속으로 저장할 수 있도록한 우수한 효과가 있는 것이다.

Claims

100㎒의 주파수를 갖는 클럭펄스를 발생시키는 클럭발생기(260); 상기 클럭발생기(260)의 클럭에 의해 입력되는 아날로그신호를 디지탈신호로 변환하는 A/D변환기(210); 상기 클럭발생기(260)에서 발생된 클럭펄스의 주파수를 1/4로 분주하는 1/4분주기(261); 상기 클럭발생기(260)에서 발생된 클럭펄스의 주파수를 계수하여 출력하는 라이트카운터(262); 상기 라이트카운터(262)의 출력을 해독하는 라이트디코더(263); 상기 A/D변환기(210)로부터 출력되는 디지탈신호를 4분할하여 유지출력하는 버퍼메모리부(220); 상기 1/4분주기(261) 출력을 메모리컨트롤러(270)로 다중통신하는 멀티플렉서1(264); 상기 멀티플렉서1(264)의 출력에 따라서 메모리부를 제어하는 메모리컨트롤러(270); 상기 버퍼메모리부(220)로부터 출력되는 신호를 다수의 램에 분할하여 저장하는 메모리부(230); 상기 라이트카운터(262)의 출력신호에 의해서 PC클럭을 리드카운터(282)로 다중통신하는 멀티플렉서2(280); 상기 멀티플렉서2(280)의 출력펄스를 계수하는 리드카운터(282); 상기 리드카운터(282)의 출력신호를 해독하는 리드디코더(283); 상기 메모리부(230)에 저장된 신호를 다음블록으로 전송하는 출력버퍼부(240); 상기 출력버퍼부로부터 출력되는 신호를 아날로그신호로 변환하여 출력하는 D/A변환기(250); 를 구비함을 특징으로 하는 고속데이타 메모리시스템.

제1항에 있어서, 상기 버퍼 메모리부(220)는 7개의 플립플롭으로 구성되며, 이는 병렬로 접속하여 상기 라이트디코더(263)의 출력신호에 의해서 1비트씩 순차적으로 기억하는 플립플롭1,2,3,4(221~224)와 상기 플립플롭4(224)에 4번째 비트가 기억되는 순간에 상기 플립플롭(221~223)에 기억된 정보를 전송받아 기억하는 플립플롭(221~223)을 포함함을 특징으로 하는 고속데이타 메모리시스템.

제1항에 있어서, 상기 메모리부(230)는 메모리컨트로러(270)에서 출력되는 칩셀렉터신호(CS1~CS4)와 라이트신호(WE)가 출력되는 경우에 상기 플립플롭(221',222',223',224)각각에 임시적으로 기억되어 있던 데이타를 저장하기 위하여 병렬접속된 다수의 램(231~234)으로 구성됨을 특징으로 하는 고속데이타 메모리시스템.

제1항에 있어서, 상기 출력버퍼부(240)는 상기 리드디코더(283)의 출력단자(Q1~Q4)로 순차적으로 출력되는 인에이블신호에 의해서 상기 다수의 램(231~234)각각에 저장되어 있는 데이타를 지속적으로 D/A변환기(250)로 출력하는 다수의 버퍼1,2,3,4(241~244)로 구성됨을 특징으로 하는 고속데이타 메모리시스템.