KR880002980Y1

KR880002980Y1 - 다중 메모리 회로

Info

Publication number: KR880002980Y1
Application number: KR2019850007141U
Authority: KR
Inventors: 박종석
Original assignee: 주식회사 금성사; 허신구
Priority date: 1985-06-14
Filing date: 1985-06-14
Publication date: 1988-08-23
Also published as: KR870001108U

Abstract

내용 없음.

Description

다중 메모리 회로

제1도는 본 고안의 일실시예의 회로도.

제2(a)도-제2(i)도는 본 고안을 설명하기 위한 파형도.

본 고안은 메모리의 어드레스를 여러개의 그룹으로 나누어 다중화시킴으로써 한개의 메모리에 다수개의 비트로 구성되는 데이타를 동시에 기억시킬수 있도록 한 메모리 회로에 관한 것으로서, 예를 들어 메모리의 어드레스를 상위 어드레스와 하위 어드레스의 2개 그룹으로 나누어 2비트에 데이타를 1개의 메모리에 함께 기억시킬수 있도록 한 다중 메모리 회로의 구성에 관한 것이다.

종래에는 텔레비젼의 영상 신호 처리나 각종 전자기기에 메모리를 사용하고 있으나 주어진 메모리의 용량을 모두 사용하지 못하는 경우가 많았다. 예를 들어 8비트 데이타의 처리를 위해서는 8개의 1024×1비트의 메모리를 사용해야 되지만 실제 메모리의 사용 영역은 기억 용량의 절반이 안되는 경우도 있었던 것이다.

그러나 사용용량에 정확히 부합되는 메모리를 구할수 없어 많은 부분을 사용하지 못한다고 하더라도 큰 용량의 메모리를 사용할 수 밖에 없었으므로 실제 사용 영역이 메모리의 기억용량에 못 미치는 경우에도 다수개의 메모리를 사용해야 되어 비효율적이고 또 메모리의 갯수가 많아질수록 제조원가도 상승되었던 문제점이 있었다.

본 고안은 이와 같은 문제점을 해결하기 위하여 메모리의 어드레스를 다중화시켜서 한개의 메모리에 2비트 이상을 기억시킬수 있도록 하므로서 메모리의 기억용량을 최대한 활용하여 효율을 높이고 메모리 사용갯수도 줄여서 원가를 절감할수 있게한 것으로서 한개의 1024×1비트 용량을 갖는 메모리에 512×2비트 데이타를 기억시킬수 있는 회로를 예를 들어 이와 같은 본 고안의 구성 및 작용효과를 요약하여 설명하면 다음과 같다. 즉, 제1도에 도시된 바와 같이, 2비트 데이타(b₀, b₁)는 클록신호(CLK)와 카운터(2)의 출력(Q)에 따라서 멀티플렉서(1)를 통해 메모리(3)의 512+n번지와 n번지에 각각 기억되도록 메모리(3)의 어드레스 입력단자(A₀-A₈)는 카운터(2) 출력(Q)에 연결하고 최상위 어드레스 입력단자(A₉)에는 클럭신호(CLK)가 직접 가해지며 기록-해독신호 입력단자()에는 지연회로(4)와 익스클루시브 오아케이트(5) 및 오아게이트(6)를 통한 클럭신호(CLK)를 입력시키고, 메모리(3)에 기억된 2비트 데이타를 해독할수 있도록 메모리(3)출력(Do)은 플립플롭(8, 9)의 입력단자(D)에 동시에 가하되 D플립플롭(8)의 클럭단자(CK₃)에는 인버터(7)로 잠전된 클럭신호(CLK)를, D플립플롭(9)의 클럭단자(CK₄)에는 클럭신호(CLK)를 직접 가하여 메모리(3)에 2비트의 데이타(b₀,b₁)를 동시에 기억시키고 또 해독할수 있도록 한 것이다.

본 고안의 작용효과를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

제1도의 멀티플렉서(1)의 입력(A)에는 데이타(b₀)가 가해지고 입력(B)에는 데이타(b₁)가 가해진다. 이때 전송되는 데이타 타이밍을 맞추어 주는 클럭신호가 멀티플렉서(1)의 단자(CK₁)에 가해진다. 여기서의 데이타(b₀-b₁)와 클럭신호와의 위상관계는 제2(a)도-제2(c)도에 각각 나타내었다.

그러면 제2(a)도-제2(e)도의 기록(write)시의 파형도와 함께 본 고안의 기록시의 동작 내용을 자세히 설명하기로 한다.

멀티플렉서(1)의 출력(Q)은 단자(CK₁)의 조건에 따라 입력(A)의 데이타(bo)나 입력(B)의 테이타(b₁)가 선택되는데 클럭이 하이(High)일때는 데이타(bo)가 로 (Low)일때는 데이타(b₁)가 각각 메모리(3)의 입력(Di)에 가해질수 있도록 하고 있다.

한편, 입력데이타의 기록을 위한 어드레스 지정은 카운터(2)의 출력과 클럭으로서 이루어지며, 메모리(3)의 어드레스 입력단자(A₀-A₈)까지는 카운터(2)의 출력(Q)에서, 어드레스의 입력단자(A₉)는 클럭(CLK)에서 각각 분담하게 된다.

어드레스 입력단자의 최상위 비트(MSB)인 입력단자(A₉)는 카운터(2)를 거치지 않은 클록(CLK)이 직접 입력되므로 클럭의 '로우' 와 '하이'상태에서 서로 다른 어드레스값을 가지므로 메모리(3)의 어드레서 값은 한 클럭주기동안 2개의 어드레스를 가지는 결과가 된다.

즉, 일예로서 카운터(2)의 출력(Q)값이 "0"를 나타내고 있다면 이 구간동안 클럭은 하이와 로상태가 각각 한번씩 있게 되므로 전체 어드레스값은 '1000000000'인 "512"와 '0000000000'인 "0"의 두번이 있게된다.

이는 카운터(2)의 출력(Q)이 증가하여도 마찬가지가 되며 만약 카운터(2)의 출력(Q)값이 n이 된다면 n〈511이 구간동안 어드레스는 512+n과 n의 두번값이 나타나게 되는 것이다.

이러한 어드레스 값의 변동은 멀티플렉서(1)의 출력(Q)값의 데이타(bo,b₁)에 대한 변동과 일치하므로 메모리(3)의 어드레스 값이 512+n일때는 데이타(b₁)가 메모리(3)의 입력(Di)을 통해 512+n번지의 기록 가능하고, 어드레스 값이 n일때는 데이타(bo)가 메모리(3)의 n번지에 기록될수 있는 것이다.

즉, 전송데이타의 한 주기동안 두비트의 데이타를 다중화시켜 각각 다른 두개의 어드레스(n,n+512)에 저장시키고 있는 것이다. 한편 메모리(3)의 단자()에 가해지는 신호는 오아게이트(6)의 출력에서 제공되며 OR게이트(6)의 입력에 가해지는 해독신호(RD)가 로일때는 익스크루시브 오아게이트(5)의 출력이 바로 메모리(3)의 해독-기록()입력이된다. 그러므로 제2(e)도클록(CLK₀)의 주파수는 제2도나 클록(CLK)의 주파수의 2배가 되며 한클럭 주기동안 2번의 기록(write)을 할수 있게 되어 데이타(bo,b₁)를 모두 기록할수 있는 것이다.

이 신호는 제2(e)도에 나타내었으며 이것은 클럭신호를 지연기(4)에서 시간(Z)만큼 지연된 신호(제2(d)도와 같음)와 클럭과의 익스크루시브오아 작용을 통해 얻어낸다. 이때 지연시간(Z)은 사용메모리의 종류에 따라 틀려지게 된다.

다음으로는 제2(f)도-제2(i)도의 해독시의 파형도와 함께 본 고안의 해독시의 동작 내용을 자세히 설명하기로 한다. 해독시에는 오아게이트(6)의 입력인 해독신호(RD)가 하이 상태가 되어야 하며 따라서 메모리(3)의 입력()은 항상 하이가 가해져 메모리(3)가 해독상태에 있도록 한다.

클럭신호(제2(b))도와 카운터(2)의 출력(Q : 제2(g))도는 기록시와 마찬가지로 가해지며 어드레스의 변동값도 기록시와 동일하게 된다.

따라서 해독되는 데이타는 메모리(3)의 출력(Do)에서 얻어지며 제2(f)와 같은 위상 관계를 갖는 것이다. 제2(f)에서 TAA는 어드레스 억세스 타임으로서 메모리의 종류에 따라 다르다.

이때 메모리(3)의 출력(Do)에서 나타나는 데이타는 클럭이 하이일때 기록당시에 클럭이 하이상태에서 입력된 데이타와 같이 되므로 데이타(b₀)가 먼저이고 나중에 데이타(b₁)가 출력되는 것이다.

(제2(f)도 참조).

이 데이타(bo)는 D-플립플롭(8)에서 얻어지며 클럭단자(CK₃)에는 클럭신호가 인버터(7)를 통과하여 제2(i)도에 나타낸 바와 같은 위상으로서 공급된다. 따라서 제2(g)에서 클록파형()의 상승변 순간에 D-플립플롭(8)의 출력(Qo)에는 데이타(bo)가 항상 나타나게 되머 이는 제2(h)에 나타낸 바와 같다.

한편, 데이타(b₁)도 마찬가지로 메모리(3)의 출력(Do)에서 얻을수 있는데 제2(f)도에 나타낸 바와 같은 메모리출력(Do)이 입력되는 D-플립플롭(9)의 클록단자(CK₄)에 클럭신호를 그대로 가하여 제2(b)도와 같은 클럭(CLK)의 상승변 순간에 D플립플롭(9)의 출력(Qo)에서 제2(i)도에 나타낸 바와 같이 데이타(b₁)를 얻어내고 있는 것이다.

제1도에서는 2비트의 데이타(b₀,b₁)를 한개의 메모리(3)에 기억시켰다가 다시 2비트의 데이타로 출력시킬수 있는 경우를 실시예로서 설명하였으나 본 고안에서와 같이 메모리의 어드레스를 n개의 그룹으로 나누어 n비트의 데이타를 한개의 메모리에 기억시킬 수도 있게 되므로 다수 비트로의 확장은 매우 용이한 것이다.

이와 같이 본 고안에 의하면 사용되는 메모리의 숫자를 줄여서 원가절감을 할수 있게 되고 또 메모리의 기억용량을 최대한 활용할 수 있게 된 것이다.

Claims

2비트 데이타(bo, b₁)가 입력(A, B)에 연결된 멀티플렉서(1)의 출력(Q)은 메모리(3)의 입력(Di)에 연결하며, 메모리(3)의 어드레스 입력단자(A₀-A₈)는 카운터(2)출력(Q)에 연결하고 최상위 어드레스 입력단자(A₉)에는 클럭신호(CLK)가 직접 가해지며, 기록-해독 신호 입력단자()에는 지연회로(4)와 익스크루시브 오아게이트(5) 및 오아게이트(6)를 통한 클럭신호(CLK)를 입력시키고, 메모리(3)에 기억된 2비트데이타를 해독할수 있도록 메모리(3)출력(Do)은 D플릅플롭(8,9)의 입력단자(D)에 동시에 가하되 D플립플롭(8)의 클럭단자(CK₃)에는 인버터(7)로 반전된 클럭신호(CLK)를 D플립플롭(9)의 클럭단자(CK₄)에는 클럭신호(CLK)를 직접 가하여 메모리(3)에 2비트의 데이타(bo,b₁)를 동시에 기억시키고 또 해독할수 있도록 한 것을 특징으로 하는 다중 메모리 회로.