JPH07273652A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPH07273652A JPH07273652A JP6060494A JP6060494A JPH07273652A JP H07273652 A JPH07273652 A JP H07273652A JP 6060494 A JP6060494 A JP 6060494A JP 6060494 A JP6060494 A JP 6060494A JP H07273652 A JPH07273652 A JP H07273652A
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Abstract
(57)【要約】
【目的】比較的小規模で変換速度を高めた逐次比較型の
Ａ／Ｄ変換回路を提供することを目的とする。 【構成】アナログ入力端子１に逐次比較型Ａ／Ｄ変換器
４、５を複数個接続し、複数個のＡ／Ｄ変換器４、５を
順次時間をずらして動作させ、それらＡ／Ｄ変換器４、
５でディジタル値に変換された出力をマルチプレクサ８
で時系列で取り出していくように構成している。
Ａ／Ｄ変換回路を提供することを目的とする。 【構成】アナログ入力端子１に逐次比較型Ａ／Ｄ変換器
４、５を複数個接続し、複数個のＡ／Ｄ変換器４、５を
順次時間をずらして動作させ、それらＡ／Ｄ変換器４、
５でディジタル値に変換された出力をマルチプレクサ８
で時系列で取り出していくように構成している。
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換回路及びそれ
を用いた装置に関するものである。
を用いた装置に関するものである。
【０００２】
【従来の技術】Ａ／Ｄ変換回路の代表的なものとして、
フラッシュ型Ａ／Ｄ変換器と逐次比較型Ａ／Ｄ変換器を
挙げることができる。フラッシュ型Ａ／Ｄ変換器は抵抗
分圧で得た複数の基準電圧と入力アナログ電圧を複数の
コンパレータで比較することが必要である。
フラッシュ型Ａ／Ｄ変換器と逐次比較型Ａ／Ｄ変換器を
挙げることができる。フラッシュ型Ａ／Ｄ変換器は抵抗
分圧で得た複数の基準電圧と入力アナログ電圧を複数の
コンパレータで比較することが必要である。
【０００３】一方、逐次比較型Ａ／Ｄ変換器は、サンプ
ルホールドしたアナログ入力を１つのコンパレータで基
準電圧と比較するが、その基準電圧はコントローラで設
定されたディジタル値をＤ／Ａ変換器でアナログに変換
して得たものである。コンパレータの出力はコントロー
ラに加えられ、その結果に基づいてコントローラから次
のディジタル値が出力されＤ／Ａ変換されてコンパレー
タで入力電圧と比較する。このような動作を例えば８ビ
ットのディジタル値であれば８回行ない、最も入力電圧
に近いディジタル値が選ばれ、その選ばれたディジタル
値がＡ／Ｄ変換されたディジタル値として出力される。
ルホールドしたアナログ入力を１つのコンパレータで基
準電圧と比較するが、その基準電圧はコントローラで設
定されたディジタル値をＤ／Ａ変換器でアナログに変換
して得たものである。コンパレータの出力はコントロー
ラに加えられ、その結果に基づいてコントローラから次
のディジタル値が出力されＤ／Ａ変換されてコンパレー
タで入力電圧と比較する。このような動作を例えば８ビ
ットのディジタル値であれば８回行ない、最も入力電圧
に近いディジタル値が選ばれ、その選ばれたディジタル
値がＡ／Ｄ変換されたディジタル値として出力される。
【０００４】
【発明が解決しようとする課題】上記フラッシュ型Ａ／
Ｄ変換器は変換速度は早いが、回路構成が大がかりとな
り、ＩＣチップ内の専有面積が大きくなるという欠点が
ある。例えば、８ビットであれば、変換データは２５６
通り存在するので基準電圧を抵抗分圧で２５６個生成す
るとともにコンパレータも２５６個必要になる。このた
め、マイクロコンピュータ内にフラッシュ型Ａ／Ｄ変換
器を設けることは困難である。一方、逐次比較型Ａ／Ｄ
変換器は小規模であるが、変換速度が遅いという欠点が
ある。このため、数百ＫＨｚ以上の変換速度を必要とす
る音声処理や画像処理用に用いることはできない。
Ｄ変換器は変換速度は早いが、回路構成が大がかりとな
り、ＩＣチップ内の専有面積が大きくなるという欠点が
ある。例えば、８ビットであれば、変換データは２５６
通り存在するので基準電圧を抵抗分圧で２５６個生成す
るとともにコンパレータも２５６個必要になる。このた
め、マイクロコンピュータ内にフラッシュ型Ａ／Ｄ変換
器を設けることは困難である。一方、逐次比較型Ａ／Ｄ
変換器は小規模であるが、変換速度が遅いという欠点が
ある。このため、数百ＫＨｚ以上の変換速度を必要とす
る音声処理や画像処理用に用いることはできない。
【０００５】本発明はこのような点に鑑みなされたもの
であって、比較的小規模で変換速度を高めた逐次比較型
のＡ／Ｄ変換回路を提供することを目的とする。
であって、比較的小規模で変換速度を高めた逐次比較型
のＡ／Ｄ変換回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、アナログ入力端子に逐次比較型Ａ／Ｄ変
換器を複数個接続し、前記複数個のＡ／Ｄ変換器を順次
時間をずらして動作させ、それらＡ／Ｄ変換器の出力を
時系列で取り出していくようにしている。
め本発明では、アナログ入力端子に逐次比較型Ａ／Ｄ変
換器を複数個接続し、前記複数個のＡ／Ｄ変換器を順次
時間をずらして動作させ、それらＡ／Ｄ変換器の出力を
時系列で取り出していくようにしている。
【０００７】また、本発明では、このＡ／Ｄ変換回路を
マイクロコンピュータに内蔵させる。また、アナログ音
声信号をディジタル信号に変換してメモリに書き込み且
つ読み出すことによって遅延する音声遅延回路を有する
残響装置に上記Ａ／Ｄ変換回路を用いる。
マイクロコンピュータに内蔵させる。また、アナログ音
声信号をディジタル信号に変換してメモリに書き込み且
つ読み出すことによって遅延する音声遅延回路を有する
残響装置に上記Ａ／Ｄ変換回路を用いる。
【０００８】
【作用】このような構成によると、アナログ入力信号を
所定時間ずつ順次複数の逐次比較型Ａ／Ｄ変換器が分担
してＡ／Ｄ変換することになり、１つ１つの逐次変換型
Ａ／Ｄ変換器はその変換動作を行なうに必要な充分な時
間をとりながら、全体としてはＡ／Ｄ変換の速度がアッ
プされる。
所定時間ずつ順次複数の逐次比較型Ａ／Ｄ変換器が分担
してＡ／Ｄ変換することになり、１つ１つの逐次変換型
Ａ／Ｄ変換器はその変換動作を行なうに必要な充分な時
間をとりながら、全体としてはＡ／Ｄ変換の速度がアッ
プされる。
【０００９】
【実施例】以下、実施例を図面を参照して説明する。本
発明を実施した図１において、１はアナログ信号が入力
されるアナログ入力端子、２、３はそれぞれ一端がアナ
ログ入力端子１に接続されたアナログスイッチである。
４、５は逐次比較型のＡ／Ｄ変換器であり、６、７はデ
ータラッチ用のＤフリップフロップ、８はＤフリップフ
ロップ６と７の出力を切換えて出力するマルチプレク
サ、９は出力端子である。
発明を実施した図１において、１はアナログ信号が入力
されるアナログ入力端子、２、３はそれぞれ一端がアナ
ログ入力端子１に接続されたアナログスイッチである。
４、５は逐次比較型のＡ／Ｄ変換器であり、６、７はデ
ータラッチ用のＤフリップフロップ、８はＤフリップフ
ロップ６と７の出力を切換えて出力するマルチプレク
サ、９は出力端子である。
【００１０】アナログスイッチ２は図３（イ）に示すク
ロックφで制御され、アナログスイッチ３はクロックφ
と反転関係にあるクロック−φで制御される。Ｄフリッ
プフロップ６のデータ端子ＤにはＡ／Ｄ変換器４の出力
が入力され、クロック端子にはクロックφが印加され
る。一方、Ｄフリップフロップ７のデータ端子にはＡ／
Ｄ変換器５の出力が入力され、クロック端子にはクロッ
ク−φが印加される。
ロックφで制御され、アナログスイッチ３はクロックφ
と反転関係にあるクロック−φで制御される。Ｄフリッ
プフロップ６のデータ端子ＤにはＡ／Ｄ変換器４の出力
が入力され、クロック端子にはクロックφが印加され
る。一方、Ｄフリップフロップ７のデータ端子にはＡ／
Ｄ変換器５の出力が入力され、クロック端子にはクロッ
ク−φが印加される。
【００１１】マルチプレクサ８はクロックφのハイレベ
ルでＤフリップフロップ６の出力を通過させ、ローレベ
ルでＤフリップフロップ７の出力を通過させる。逐次比
較型Ａ／Ｄ変換器４、５はいずれも図２のような構成と
なっている。同図において、１０はアナログ入力電圧を
サンプルホールドするサンプルホールド回路であり、１
１はコンパレータである。コンパレータ１１の基準電圧
はコントローラ１２から出力されるディジタル値をＤ／
Ａ変換器１３でアナログ信号に変換した電圧である。
ルでＤフリップフロップ６の出力を通過させ、ローレベ
ルでＤフリップフロップ７の出力を通過させる。逐次比
較型Ａ／Ｄ変換器４、５はいずれも図２のような構成と
なっている。同図において、１０はアナログ入力電圧を
サンプルホールドするサンプルホールド回路であり、１
１はコンパレータである。コンパレータ１１の基準電圧
はコントローラ１２から出力されるディジタル値をＤ／
Ａ変換器１３でアナログ信号に変換した電圧である。
【００１２】今、このＡ／Ｄ変換器がアナログ信号を８
ビットのディジタル信号に変換するものとすると、コン
トローラ１２は、そのＭＳＢ（最上位ビット）であるデ
ータ「１０００００００」を中央値としてＤ／Ａ変換器
１３へ与える。このデータはアナログ信号に変換され、
コンパレータ１１に基準電圧として印加される。コンパ
レータ１１に入力されるサンプルホールド回路１０から
のアナログ電圧は前記基準電圧と比較される。
ビットのディジタル信号に変換するものとすると、コン
トローラ１２は、そのＭＳＢ（最上位ビット）であるデ
ータ「１０００００００」を中央値としてＤ／Ａ変換器
１３へ与える。このデータはアナログ信号に変換され、
コンパレータ１１に基準電圧として印加される。コンパ
レータ１１に入力されるサンプルホールド回路１０から
のアナログ電圧は前記基準電圧と比較される。
【００１３】その結果、入力が基準電圧よりも高けれ
ば、前記中央値よりも高いデータ群のうちで、真ん中の
データが新たなデータとしてコントローラ１２から出力
され、Ｄ／Ａ変換器１３へ与えられる。入力が基準電圧
よりも低ければ前記中央値よりも低いデータ群のうち
で、真ん中のデータが新たなデータとしてコントローラ
１２から出力され、Ｄ／Ａ変換器１３に与えられる。新
たなデータはＤ／Ａ変換器１３によってアナログ電圧に
変換され、基準電圧としてコンパレータ１１へ印加され
る。
ば、前記中央値よりも高いデータ群のうちで、真ん中の
データが新たなデータとしてコントローラ１２から出力
され、Ｄ／Ａ変換器１３へ与えられる。入力が基準電圧
よりも低ければ前記中央値よりも低いデータ群のうち
で、真ん中のデータが新たなデータとしてコントローラ
１２から出力され、Ｄ／Ａ変換器１３に与えられる。新
たなデータはＤ／Ａ変換器１３によってアナログ電圧に
変換され、基準電圧としてコンパレータ１１へ印加され
る。
【００１４】入力のアナログ電圧が、この新たな基準電
圧とコンパレータ１１で比較され、その結果によって、
更に細分化した中での中央値が制御回路から出力され、
上述と同様な処理を繰り返し行ない、その処理を８回行
なった時点で決まる中央値が最終的なディジタルデータ
（変換されたディジタルデータ）として出力される。
尚、前述の変換処理中はディジタルデータは不確定であ
るので、出力端子１４には与えられない。与えられるの
は、８回の処理が終了して確定したディジタルデータで
ある。
圧とコンパレータ１１で比較され、その結果によって、
更に細分化した中での中央値が制御回路から出力され、
上述と同様な処理を繰り返し行ない、その処理を８回行
なった時点で決まる中央値が最終的なディジタルデータ
（変換されたディジタルデータ）として出力される。
尚、前述の変換処理中はディジタルデータは不確定であ
るので、出力端子１４には与えられない。与えられるの
は、８回の処理が終了して確定したディジタルデータで
ある。
【００１５】図１に戻って、動作を説明する。図３のタ
イムチャートにおいて、ｔ1でアナログスイッチ２がＯ
Ｎになり、入力端子１のアナログ入力電圧ＶA1がＡ／Ｄ
変換器４へ入力される。Ａ／Ｄ変換器４はｔ1で変換動
作を開始し、その変換動作はｔ3まで続く。アナログス
イッチ２はφがハイレベルの期間のみＯＮ状態となるの
で、ｔ1〜ｔ2期間ＯＮで、ｔ2〜ｔ3はＯＦＦとなる。
イムチャートにおいて、ｔ1でアナログスイッチ２がＯ
Ｎになり、入力端子１のアナログ入力電圧ＶA1がＡ／Ｄ
変換器４へ入力される。Ａ／Ｄ変換器４はｔ1で変換動
作を開始し、その変換動作はｔ3まで続く。アナログス
イッチ２はφがハイレベルの期間のみＯＮ状態となるの
で、ｔ1〜ｔ2期間ＯＮで、ｔ2〜ｔ3はＯＦＦとなる。
【００１６】一方、アナログスイッチ３は−φがローレ
ベルのｔ1〜ｔ2はＯＦＦであるが、ハイレベルのｔ2〜
ｔ3ではＯＮとなり、入力端子１のアナログ入力電圧Ｖ
B1をＡ／Ｄ変換器５へ与える。Ａ／Ｄ変換器５はｔ2で
変換動作を開始し、ｔ4までその変換動作を続ける。ｔ3
ではアナログスイッチ２が再びＯＮとなり、Ａ／Ｄ変換
器４は先に行なっていたＡ／Ｄ変換動作を終了するとと
もに新たなアナログ入力電圧ＶA2に対する変換動作を開
始し、それをｔ5まで続ける。
ベルのｔ1〜ｔ2はＯＦＦであるが、ハイレベルのｔ2〜
ｔ3ではＯＮとなり、入力端子１のアナログ入力電圧Ｖ
B1をＡ／Ｄ変換器５へ与える。Ａ／Ｄ変換器５はｔ2で
変換動作を開始し、ｔ4までその変換動作を続ける。ｔ3
ではアナログスイッチ２が再びＯＮとなり、Ａ／Ｄ変換
器４は先に行なっていたＡ／Ｄ変換動作を終了するとと
もに新たなアナログ入力電圧ＶA2に対する変換動作を開
始し、それをｔ5まで続ける。
【００１７】アナログスイッチ３はｔ3〜ｔ4はＯＦＦで
あるが、ｔ4〜ｔ5で再びＯＮになり、Ａ／Ｄ変換器５は
先に行なっていたＡ／Ｄ変換動作をｔ4で終了するとと
もに新たなアナログ入力電圧ＶB2に対するＡ／Ｄ変換動
作を開始し、ｔ6まで続ける。Ｄフリップフロップ６は
ｔ1〜ｔ3で変換されたデータＡ１をラッチし、ｔ3〜ｔ5
で変換されたデータＡ２をｔ5でラッチする。またＤフ
リップフロップ７はｔ2〜ｔ4で変換されたデータＢ１を
ｔ4でラッチし、ｔ4〜ｔ6の変換データＢ２をｔ6でラッ
チする。
あるが、ｔ4〜ｔ5で再びＯＮになり、Ａ／Ｄ変換器５は
先に行なっていたＡ／Ｄ変換動作をｔ4で終了するとと
もに新たなアナログ入力電圧ＶB2に対するＡ／Ｄ変換動
作を開始し、ｔ6まで続ける。Ｄフリップフロップ６は
ｔ1〜ｔ3で変換されたデータＡ１をラッチし、ｔ3〜ｔ5
で変換されたデータＡ２をｔ5でラッチする。またＤフ
リップフロップ７はｔ2〜ｔ4で変換されたデータＢ１を
ｔ4でラッチし、ｔ4〜ｔ6の変換データＢ２をｔ6でラッ
チする。
【００１８】マルチプレクサ８はクロックφによって切
換え制御され、クロックφのハイレベルではＤフリップ
フロップ６の出力を通過させ、ローレベルではＤフリッ
プフロップ７の出力を通過させるように働くので、マル
チプレクサ８からは図３（ハ）のようにＡ／Ｄ変換器４
でＡ／Ｄ変換されたデータＡ１、Ａ２、・・・とＡ／Ｄ
変換器５でＡ／Ｄ変換されたデータＢ１、Ｂ２、・・・
が交互に時系列で出力されることになる。
換え制御され、クロックφのハイレベルではＤフリップ
フロップ６の出力を通過させ、ローレベルではＤフリッ
プフロップ７の出力を通過させるように働くので、マル
チプレクサ８からは図３（ハ）のようにＡ／Ｄ変換器４
でＡ／Ｄ変換されたデータＡ１、Ａ２、・・・とＡ／Ｄ
変換器５でＡ／Ｄ変換されたデータＢ１、Ｂ２、・・・
が交互に時系列で出力されることになる。
【００１９】次に、図４は４個の逐次比較型Ａ／Ｄ変換
器２４〜２７を使ってＡ／Ｄ変換処理を行なうようにし
た実施例を示している。２０〜２３はアナログスイッ
チ、２８〜３１はＤフリップフロップ、３２はマルチプ
レクサである。図５（ａ）は図３に示すクロックφを示
しており、図４で使用するクロックはその１／２周期
（即ち２倍の周波数）のクロックφ’、−φ’を使用し
ている。
器２４〜２７を使ってＡ／Ｄ変換処理を行なうようにし
た実施例を示している。２０〜２３はアナログスイッ
チ、２８〜３１はＤフリップフロップ、３２はマルチプ
レクサである。図５（ａ）は図３に示すクロックφを示
しており、図４で使用するクロックはその１／２周期
（即ち２倍の周波数）のクロックφ’、−φ’を使用し
ている。
【００２０】Ａ／Ｄ変換器２４〜２７はその変換処理を
するのに例えばＴ時間必要であるので、Ａ／Ｄ変換器２
４は図５（ｄ）に示すようにｍ１で変換動作を開始し、
それを終了して出力をＤフリップフロップ２８にラッチ
される。Ａ／Ｄ変換器２５、２６、２７についても同様
に、図５（ｅ）（ｆ）（ｇ）に示すように順次変換動作
をＴ時間かけて行ない、その出力をＤフリップフロップ
２９、３０、３１でラッチされる。尚、（ｄ）〜（ｇ）
はそれぞれ１回ずつのＡ／Ｄ変換動作を実線で示してい
るが、続けて２回目の変換動作（破線で示す）が同様に
して行なわれる。従って、マルチプレクサ３２から出力
される変換データは図５（ｈ）となる。３回以降も同様
である。図１の実施例は１つの逐次比較型Ａ／Ｄ変換器
を使用する従来例に比し、２倍の変換速度となり、図４
の実施例は４倍の変換速度となる。
するのに例えばＴ時間必要であるので、Ａ／Ｄ変換器２
４は図５（ｄ）に示すようにｍ１で変換動作を開始し、
それを終了して出力をＤフリップフロップ２８にラッチ
される。Ａ／Ｄ変換器２５、２６、２７についても同様
に、図５（ｅ）（ｆ）（ｇ）に示すように順次変換動作
をＴ時間かけて行ない、その出力をＤフリップフロップ
２９、３０、３１でラッチされる。尚、（ｄ）〜（ｇ）
はそれぞれ１回ずつのＡ／Ｄ変換動作を実線で示してい
るが、続けて２回目の変換動作（破線で示す）が同様に
して行なわれる。従って、マルチプレクサ３２から出力
される変換データは図５（ｈ）となる。３回以降も同様
である。図１の実施例は１つの逐次比較型Ａ／Ｄ変換器
を使用する従来例に比し、２倍の変換速度となり、図４
の実施例は４倍の変換速度となる。
【００２１】図６は本発明のＡ／Ｄ変換回路をワンチッ
プのマイクロコンピュータ３３内に形成した場合を表し
ている。また、図７、図８は本発明のＡ／Ｄ変換回路を
残響装置に用いた例を示している。図７において、７０
は音声入力端子、７１は遅延回路、７２はゲインコント
ロール回路、７３は非遅延の音声信号と遅延した音声信
号を加算する加算器、７４はドライブ回路、７５はスピ
ーカである。
プのマイクロコンピュータ３３内に形成した場合を表し
ている。また、図７、図８は本発明のＡ／Ｄ変換回路を
残響装置に用いた例を示している。図７において、７０
は音声入力端子、７１は遅延回路、７２はゲインコント
ロール回路、７３は非遅延の音声信号と遅延した音声信
号を加算する加算器、７４はドライブ回路、７５はスピ
ーカである。
【００２２】図８は前記遅延回路７１の構成を示してお
り、７６は音声入力端子、７８は上述した本発明のＡ／
Ｄ変換回路、７９はＡ／Ｄ変換出力を書込むメモリ、８
０は端子７７から入力されるパルス列をカウントしてメ
モリ読出し用のアドレスを形成するアドレスカウンタで
あり、その出力によってメモリ７９から一時記憶された
データが読み出される。読み出されたディジタル音声デ
ータはＤ／Ａ変換器８１でアナログ信号に戻される。
り、７６は音声入力端子、７８は上述した本発明のＡ／
Ｄ変換回路、７９はＡ／Ｄ変換出力を書込むメモリ、８
０は端子７７から入力されるパルス列をカウントしてメ
モリ読出し用のアドレスを形成するアドレスカウンタで
あり、その出力によってメモリ７９から一時記憶された
データが読み出される。読み出されたディジタル音声デ
ータはＤ／Ａ変換器８１でアナログ信号に戻される。
【００２３】図７の残響装置は非遅延の音声信号に通過
した音声信号を加算器３３で加え合わせることによって
残響効果を出すようになっており、音声信号の遅延はメ
モリ７９にいったん記憶して読み出すことによる時間遅
れで得ている。
した音声信号を加算器３３で加え合わせることによって
残響効果を出すようになっており、音声信号の遅延はメ
モリ７９にいったん記憶して読み出すことによる時間遅
れで得ている。
【００２４】
【発明の効果】以上説明したように本発明によれば、逐
次比較型Ａ／Ｄ変換器を複数個設けることにより、Ａ／
Ｄ変換速度をアップできる。また、構成が比較的シンプ
ルであり、ＩＣ化してもチップサイズを大型にしない。
また、本発明を用いたＡ／Ｄ変換回路を用いたマイクロ
コンピュータも小型でありながら、高速のＡ／Ｄ変換機
能を持つことができる。残響装置に用いた場合も、同様
に高速処理ができるので、特に残響の短い側のレンジを
拡大できる。
次比較型Ａ／Ｄ変換器を複数個設けることにより、Ａ／
Ｄ変換速度をアップできる。また、構成が比較的シンプ
ルであり、ＩＣ化してもチップサイズを大型にしない。
また、本発明を用いたＡ／Ｄ変換回路を用いたマイクロ
コンピュータも小型でありながら、高速のＡ／Ｄ変換機
能を持つことができる。残響装置に用いた場合も、同様
に高速処理ができるので、特に残響の短い側のレンジを
拡大できる。
【図１】本発明を実施したＡ／Ｄ変換回路の回路図。
【図２】それに用いている逐次比較型Ａ／Ｄ変換器の構
成を示す図。
成を示す図。
【図３】図１の動作説明用の信号波形図。
【図４】本発明の他の実施例の回路図。
【図５】その動作説明用の信号波形図。
【図６】本発明のＡ／Ｄ変換回路を用いたマイクロコン
ピュータを示す図。
ピュータを示す図。
【図７】本発明のＡ／Ｄ変換回路を用いる残響装置を示
す図。
す図。
【図８】その遅延回路部分の構成を示す図。
１ 入力端子 ２、３、２０〜２３ アナログスイッチ ４、５、２４〜２７ 逐次比較型Ａ／Ｄ変換器 ６、７、２８〜３１ Ｄフリップフロップ ８、３２ マルチプレクサ ９ 出力端子
Claims (4)
- 【請求項１】アナログ入力端子に逐次比較型Ａ／Ｄ変換
器を複数個接続し、前記複数個のＡ／Ｄ変換器を順次時
間をずらして動作させ、それらＡ／Ｄ変換器の出力を時
系列で取り出していくようにしたＡ／Ｄ変換回路。 - 【請求項２】１つのアナログ入力端子に一端が接続さ
れ、一定時間ずつ順次ＯＮになってアナログ入力信号を
通過させるアナログスイッチと、前記アナログスイッチ
の他端にそれぞれ接続された複数の逐次比較型のＡ／Ｄ
変換器と、前記各Ａ／Ｄ変換器に接続されて一定時間ご
とに順次ラッチ動作する複数のラッチ回路と、前記複数
のラッチ回路の出力を順次通過して出力するマルチプレ
クサと、から成るＡ／Ｄ変換回路。 - 【請求項３】請求項１又は請求項２に記載のＡ／Ｄ変換
回路を内蔵したマイクロコンピュータ。 - 【請求項４】音声信号を請求項１又は請求項２に記載の
Ａ／Ｄ変換回路でディジタル信号に変換してメモリに書
き込み且つ読み出すことによって遅延する音声遅延回路
を有する残響装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6060494A JPH07273652A (ja) | 1994-03-30 | 1994-03-30 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6060494A JPH07273652A (ja) | 1994-03-30 | 1994-03-30 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273652A true JPH07273652A (ja) | 1995-10-20 |
Family
ID=13147030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6060494A Pending JPH07273652A (ja) | 1994-03-30 | 1994-03-30 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273652A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8508399B2 (en) | 2010-07-12 | 2013-08-13 | Samsung Electronics Co., Ltd. | Successive approximation analog to digital converter and method of analog to digital conversion |
| JP2016509449A (ja) * | 2013-03-08 | 2016-03-24 | アナカトゥム デザイン アーベー | 効率的なタイムインターリーブ型アナログ／デジタル変換器 |
| WO2019220757A1 (ja) * | 2018-05-14 | 2019-11-21 | 住友電気工業株式会社 | Ａｄコンバータ、車載制御装置及び、ａｄコンバータの制御方法 |
-
1994
- 1994-03-30 JP JP6060494A patent/JPH07273652A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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