JPH07273652A - A/d変換回路 - Google Patents
A/d変換回路Info
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- JPH07273652A JPH07273652A JP6060494A JP6060494A JPH07273652A JP H07273652 A JPH07273652 A JP H07273652A JP 6060494 A JP6060494 A JP 6060494A JP 6060494 A JP6060494 A JP 6060494A JP H07273652 A JPH07273652 A JP H07273652A
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Abstract
(57)【要約】
【目的】比較的小規模で変換速度を高めた逐次比較型の
A/D変換回路を提供することを目的とする。 【構成】アナログ入力端子1に逐次比較型A/D変換器
4、5を複数個接続し、複数個のA/D変換器4、5を
順次時間をずらして動作させ、それらA/D変換器4、
5でディジタル値に変換された出力をマルチプレクサ8
で時系列で取り出していくように構成している。
A/D変換回路を提供することを目的とする。 【構成】アナログ入力端子1に逐次比較型A/D変換器
4、5を複数個接続し、複数個のA/D変換器4、5を
順次時間をずらして動作させ、それらA/D変換器4、
5でディジタル値に変換された出力をマルチプレクサ8
で時系列で取り出していくように構成している。
Description
【0001】
【産業上の利用分野】本発明はA/D変換回路及びそれ
を用いた装置に関するものである。
を用いた装置に関するものである。
【0002】
【従来の技術】A/D変換回路の代表的なものとして、
フラッシュ型A/D変換器と逐次比較型A/D変換器を
挙げることができる。フラッシュ型A/D変換器は抵抗
分圧で得た複数の基準電圧と入力アナログ電圧を複数の
コンパレータで比較することが必要である。
フラッシュ型A/D変換器と逐次比較型A/D変換器を
挙げることができる。フラッシュ型A/D変換器は抵抗
分圧で得た複数の基準電圧と入力アナログ電圧を複数の
コンパレータで比較することが必要である。
【0003】一方、逐次比較型A/D変換器は、サンプ
ルホールドしたアナログ入力を1つのコンパレータで基
準電圧と比較するが、その基準電圧はコントローラで設
定されたディジタル値をD/A変換器でアナログに変換
して得たものである。コンパレータの出力はコントロー
ラに加えられ、その結果に基づいてコントローラから次
のディジタル値が出力されD/A変換されてコンパレー
タで入力電圧と比較する。このような動作を例えば8ビ
ットのディジタル値であれば8回行ない、最も入力電圧
に近いディジタル値が選ばれ、その選ばれたディジタル
値がA/D変換されたディジタル値として出力される。
ルホールドしたアナログ入力を1つのコンパレータで基
準電圧と比較するが、その基準電圧はコントローラで設
定されたディジタル値をD/A変換器でアナログに変換
して得たものである。コンパレータの出力はコントロー
ラに加えられ、その結果に基づいてコントローラから次
のディジタル値が出力されD/A変換されてコンパレー
タで入力電圧と比較する。このような動作を例えば8ビ
ットのディジタル値であれば8回行ない、最も入力電圧
に近いディジタル値が選ばれ、その選ばれたディジタル
値がA/D変換されたディジタル値として出力される。
【0004】
【発明が解決しようとする課題】上記フラッシュ型A/
D変換器は変換速度は早いが、回路構成が大がかりとな
り、ICチップ内の専有面積が大きくなるという欠点が
ある。例えば、8ビットであれば、変換データは256
通り存在するので基準電圧を抵抗分圧で256個生成す
るとともにコンパレータも256個必要になる。このた
め、マイクロコンピュータ内にフラッシュ型A/D変換
器を設けることは困難である。一方、逐次比較型A/D
変換器は小規模であるが、変換速度が遅いという欠点が
ある。このため、数百KHz以上の変換速度を必要とす
る音声処理や画像処理用に用いることはできない。
D変換器は変換速度は早いが、回路構成が大がかりとな
り、ICチップ内の専有面積が大きくなるという欠点が
ある。例えば、8ビットであれば、変換データは256
通り存在するので基準電圧を抵抗分圧で256個生成す
るとともにコンパレータも256個必要になる。このた
め、マイクロコンピュータ内にフラッシュ型A/D変換
器を設けることは困難である。一方、逐次比較型A/D
変換器は小規模であるが、変換速度が遅いという欠点が
ある。このため、数百KHz以上の変換速度を必要とす
る音声処理や画像処理用に用いることはできない。
【0005】本発明はこのような点に鑑みなされたもの
であって、比較的小規模で変換速度を高めた逐次比較型
のA/D変換回路を提供することを目的とする。
であって、比較的小規模で変換速度を高めた逐次比較型
のA/D変換回路を提供することを目的とする。
【0006】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、アナログ入力端子に逐次比較型A/D変
換器を複数個接続し、前記複数個のA/D変換器を順次
時間をずらして動作させ、それらA/D変換器の出力を
時系列で取り出していくようにしている。
め本発明では、アナログ入力端子に逐次比較型A/D変
換器を複数個接続し、前記複数個のA/D変換器を順次
時間をずらして動作させ、それらA/D変換器の出力を
時系列で取り出していくようにしている。
【0007】また、本発明では、このA/D変換回路を
マイクロコンピュータに内蔵させる。また、アナログ音
声信号をディジタル信号に変換してメモリに書き込み且
つ読み出すことによって遅延する音声遅延回路を有する
残響装置に上記A/D変換回路を用いる。
マイクロコンピュータに内蔵させる。また、アナログ音
声信号をディジタル信号に変換してメモリに書き込み且
つ読み出すことによって遅延する音声遅延回路を有する
残響装置に上記A/D変換回路を用いる。
【0008】
【作用】このような構成によると、アナログ入力信号を
所定時間ずつ順次複数の逐次比較型A/D変換器が分担
してA/D変換することになり、1つ1つの逐次変換型
A/D変換器はその変換動作を行なうに必要な充分な時
間をとりながら、全体としてはA/D変換の速度がアッ
プされる。
所定時間ずつ順次複数の逐次比較型A/D変換器が分担
してA/D変換することになり、1つ1つの逐次変換型
A/D変換器はその変換動作を行なうに必要な充分な時
間をとりながら、全体としてはA/D変換の速度がアッ
プされる。
【0009】
【実施例】以下、実施例を図面を参照して説明する。本
発明を実施した図1において、1はアナログ信号が入力
されるアナログ入力端子、2、3はそれぞれ一端がアナ
ログ入力端子1に接続されたアナログスイッチである。
4、5は逐次比較型のA/D変換器であり、6、7はデ
ータラッチ用のDフリップフロップ、8はDフリップフ
ロップ6と7の出力を切換えて出力するマルチプレク
サ、9は出力端子である。
発明を実施した図1において、1はアナログ信号が入力
されるアナログ入力端子、2、3はそれぞれ一端がアナ
ログ入力端子1に接続されたアナログスイッチである。
4、5は逐次比較型のA/D変換器であり、6、7はデ
ータラッチ用のDフリップフロップ、8はDフリップフ
ロップ6と7の出力を切換えて出力するマルチプレク
サ、9は出力端子である。
【0010】アナログスイッチ2は図3(イ)に示すク
ロックφで制御され、アナログスイッチ3はクロックφ
と反転関係にあるクロック−φで制御される。Dフリッ
プフロップ6のデータ端子DにはA/D変換器4の出力
が入力され、クロック端子にはクロックφが印加され
る。一方、Dフリップフロップ7のデータ端子にはA/
D変換器5の出力が入力され、クロック端子にはクロッ
ク−φが印加される。
ロックφで制御され、アナログスイッチ3はクロックφ
と反転関係にあるクロック−φで制御される。Dフリッ
プフロップ6のデータ端子DにはA/D変換器4の出力
が入力され、クロック端子にはクロックφが印加され
る。一方、Dフリップフロップ7のデータ端子にはA/
D変換器5の出力が入力され、クロック端子にはクロッ
ク−φが印加される。
【0011】マルチプレクサ8はクロックφのハイレベ
ルでDフリップフロップ6の出力を通過させ、ローレベ
ルでDフリップフロップ7の出力を通過させる。逐次比
較型A/D変換器4、5はいずれも図2のような構成と
なっている。同図において、10はアナログ入力電圧を
サンプルホールドするサンプルホールド回路であり、1
1はコンパレータである。コンパレータ11の基準電圧
はコントローラ12から出力されるディジタル値をD/
A変換器13でアナログ信号に変換した電圧である。
ルでDフリップフロップ6の出力を通過させ、ローレベ
ルでDフリップフロップ7の出力を通過させる。逐次比
較型A/D変換器4、5はいずれも図2のような構成と
なっている。同図において、10はアナログ入力電圧を
サンプルホールドするサンプルホールド回路であり、1
1はコンパレータである。コンパレータ11の基準電圧
はコントローラ12から出力されるディジタル値をD/
A変換器13でアナログ信号に変換した電圧である。
【0012】今、このA/D変換器がアナログ信号を8
ビットのディジタル信号に変換するものとすると、コン
トローラ12は、そのMSB(最上位ビット)であるデ
ータ「10000000」を中央値としてD/A変換器
13へ与える。このデータはアナログ信号に変換され、
コンパレータ11に基準電圧として印加される。コンパ
レータ11に入力されるサンプルホールド回路10から
のアナログ電圧は前記基準電圧と比較される。
ビットのディジタル信号に変換するものとすると、コン
トローラ12は、そのMSB(最上位ビット)であるデ
ータ「10000000」を中央値としてD/A変換器
13へ与える。このデータはアナログ信号に変換され、
コンパレータ11に基準電圧として印加される。コンパ
レータ11に入力されるサンプルホールド回路10から
のアナログ電圧は前記基準電圧と比較される。
【0013】その結果、入力が基準電圧よりも高けれ
ば、前記中央値よりも高いデータ群のうちで、真ん中の
データが新たなデータとしてコントローラ12から出力
され、D/A変換器13へ与えられる。入力が基準電圧
よりも低ければ前記中央値よりも低いデータ群のうち
で、真ん中のデータが新たなデータとしてコントローラ
12から出力され、D/A変換器13に与えられる。新
たなデータはD/A変換器13によってアナログ電圧に
変換され、基準電圧としてコンパレータ11へ印加され
る。
ば、前記中央値よりも高いデータ群のうちで、真ん中の
データが新たなデータとしてコントローラ12から出力
され、D/A変換器13へ与えられる。入力が基準電圧
よりも低ければ前記中央値よりも低いデータ群のうち
で、真ん中のデータが新たなデータとしてコントローラ
12から出力され、D/A変換器13に与えられる。新
たなデータはD/A変換器13によってアナログ電圧に
変換され、基準電圧としてコンパレータ11へ印加され
る。
【0014】入力のアナログ電圧が、この新たな基準電
圧とコンパレータ11で比較され、その結果によって、
更に細分化した中での中央値が制御回路から出力され、
上述と同様な処理を繰り返し行ない、その処理を8回行
なった時点で決まる中央値が最終的なディジタルデータ
(変換されたディジタルデータ)として出力される。
尚、前述の変換処理中はディジタルデータは不確定であ
るので、出力端子14には与えられない。与えられるの
は、8回の処理が終了して確定したディジタルデータで
ある。
圧とコンパレータ11で比較され、その結果によって、
更に細分化した中での中央値が制御回路から出力され、
上述と同様な処理を繰り返し行ない、その処理を8回行
なった時点で決まる中央値が最終的なディジタルデータ
(変換されたディジタルデータ)として出力される。
尚、前述の変換処理中はディジタルデータは不確定であ
るので、出力端子14には与えられない。与えられるの
は、8回の処理が終了して確定したディジタルデータで
ある。
【0015】図1に戻って、動作を説明する。図3のタ
イムチャートにおいて、t1でアナログスイッチ2がO
Nになり、入力端子1のアナログ入力電圧VA1がA/D
変換器4へ入力される。A/D変換器4はt1で変換動
作を開始し、その変換動作はt3まで続く。アナログス
イッチ2はφがハイレベルの期間のみON状態となるの
で、t1〜t2期間ONで、t2〜t3はOFFとなる。
イムチャートにおいて、t1でアナログスイッチ2がO
Nになり、入力端子1のアナログ入力電圧VA1がA/D
変換器4へ入力される。A/D変換器4はt1で変換動
作を開始し、その変換動作はt3まで続く。アナログス
イッチ2はφがハイレベルの期間のみON状態となるの
で、t1〜t2期間ONで、t2〜t3はOFFとなる。
【0016】一方、アナログスイッチ3は−φがローレ
ベルのt1〜t2はOFFであるが、ハイレベルのt2〜
t3ではONとなり、入力端子1のアナログ入力電圧V
B1をA/D変換器5へ与える。A/D変換器5はt2で
変換動作を開始し、t4までその変換動作を続ける。t3
ではアナログスイッチ2が再びONとなり、A/D変換
器4は先に行なっていたA/D変換動作を終了するとと
もに新たなアナログ入力電圧VA2に対する変換動作を開
始し、それをt5まで続ける。
ベルのt1〜t2はOFFであるが、ハイレベルのt2〜
t3ではONとなり、入力端子1のアナログ入力電圧V
B1をA/D変換器5へ与える。A/D変換器5はt2で
変換動作を開始し、t4までその変換動作を続ける。t3
ではアナログスイッチ2が再びONとなり、A/D変換
器4は先に行なっていたA/D変換動作を終了するとと
もに新たなアナログ入力電圧VA2に対する変換動作を開
始し、それをt5まで続ける。
【0017】アナログスイッチ3はt3〜t4はOFFで
あるが、t4〜t5で再びONになり、A/D変換器5は
先に行なっていたA/D変換動作をt4で終了するとと
もに新たなアナログ入力電圧VB2に対するA/D変換動
作を開始し、t6まで続ける。Dフリップフロップ6は
t1〜t3で変換されたデータA1をラッチし、t3〜t5
で変換されたデータA2をt5でラッチする。またDフ
リップフロップ7はt2〜t4で変換されたデータB1を
t4でラッチし、t4〜t6の変換データB2をt6でラッ
チする。
あるが、t4〜t5で再びONになり、A/D変換器5は
先に行なっていたA/D変換動作をt4で終了するとと
もに新たなアナログ入力電圧VB2に対するA/D変換動
作を開始し、t6まで続ける。Dフリップフロップ6は
t1〜t3で変換されたデータA1をラッチし、t3〜t5
で変換されたデータA2をt5でラッチする。またDフ
リップフロップ7はt2〜t4で変換されたデータB1を
t4でラッチし、t4〜t6の変換データB2をt6でラッ
チする。
【0018】マルチプレクサ8はクロックφによって切
換え制御され、クロックφのハイレベルではDフリップ
フロップ6の出力を通過させ、ローレベルではDフリッ
プフロップ7の出力を通過させるように働くので、マル
チプレクサ8からは図3(ハ)のようにA/D変換器4
でA/D変換されたデータA1、A2、・・・とA/D
変換器5でA/D変換されたデータB1、B2、・・・
が交互に時系列で出力されることになる。
換え制御され、クロックφのハイレベルではDフリップ
フロップ6の出力を通過させ、ローレベルではDフリッ
プフロップ7の出力を通過させるように働くので、マル
チプレクサ8からは図3(ハ)のようにA/D変換器4
でA/D変換されたデータA1、A2、・・・とA/D
変換器5でA/D変換されたデータB1、B2、・・・
が交互に時系列で出力されることになる。
【0019】次に、図4は4個の逐次比較型A/D変換
器24〜27を使ってA/D変換処理を行なうようにし
た実施例を示している。20〜23はアナログスイッ
チ、28〜31はDフリップフロップ、32はマルチプ
レクサである。図5(a)は図3に示すクロックφを示
しており、図4で使用するクロックはその1/2周期
(即ち2倍の周波数)のクロックφ’、−φ’を使用し
ている。
器24〜27を使ってA/D変換処理を行なうようにし
た実施例を示している。20〜23はアナログスイッ
チ、28〜31はDフリップフロップ、32はマルチプ
レクサである。図5(a)は図3に示すクロックφを示
しており、図4で使用するクロックはその1/2周期
(即ち2倍の周波数)のクロックφ’、−φ’を使用し
ている。
【0020】A/D変換器24〜27はその変換処理を
するのに例えばT時間必要であるので、A/D変換器2
4は図5(d)に示すようにm1で変換動作を開始し、
それを終了して出力をDフリップフロップ28にラッチ
される。A/D変換器25、26、27についても同様
に、図5(e)(f)(g)に示すように順次変換動作
をT時間かけて行ない、その出力をDフリップフロップ
29、30、31でラッチされる。尚、(d)〜(g)
はそれぞれ1回ずつのA/D変換動作を実線で示してい
るが、続けて2回目の変換動作(破線で示す)が同様に
して行なわれる。従って、マルチプレクサ32から出力
される変換データは図5(h)となる。3回以降も同様
である。図1の実施例は1つの逐次比較型A/D変換器
を使用する従来例に比し、2倍の変換速度となり、図4
の実施例は4倍の変換速度となる。
するのに例えばT時間必要であるので、A/D変換器2
4は図5(d)に示すようにm1で変換動作を開始し、
それを終了して出力をDフリップフロップ28にラッチ
される。A/D変換器25、26、27についても同様
に、図5(e)(f)(g)に示すように順次変換動作
をT時間かけて行ない、その出力をDフリップフロップ
29、30、31でラッチされる。尚、(d)〜(g)
はそれぞれ1回ずつのA/D変換動作を実線で示してい
るが、続けて2回目の変換動作(破線で示す)が同様に
して行なわれる。従って、マルチプレクサ32から出力
される変換データは図5(h)となる。3回以降も同様
である。図1の実施例は1つの逐次比較型A/D変換器
を使用する従来例に比し、2倍の変換速度となり、図4
の実施例は4倍の変換速度となる。
【0021】図6は本発明のA/D変換回路をワンチッ
プのマイクロコンピュータ33内に形成した場合を表し
ている。また、図7、図8は本発明のA/D変換回路を
残響装置に用いた例を示している。図7において、70
は音声入力端子、71は遅延回路、72はゲインコント
ロール回路、73は非遅延の音声信号と遅延した音声信
号を加算する加算器、74はドライブ回路、75はスピ
ーカである。
プのマイクロコンピュータ33内に形成した場合を表し
ている。また、図7、図8は本発明のA/D変換回路を
残響装置に用いた例を示している。図7において、70
は音声入力端子、71は遅延回路、72はゲインコント
ロール回路、73は非遅延の音声信号と遅延した音声信
号を加算する加算器、74はドライブ回路、75はスピ
ーカである。
【0022】図8は前記遅延回路71の構成を示してお
り、76は音声入力端子、78は上述した本発明のA/
D変換回路、79はA/D変換出力を書込むメモリ、8
0は端子77から入力されるパルス列をカウントしてメ
モリ読出し用のアドレスを形成するアドレスカウンタで
あり、その出力によってメモリ79から一時記憶された
データが読み出される。読み出されたディジタル音声デ
ータはD/A変換器81でアナログ信号に戻される。
り、76は音声入力端子、78は上述した本発明のA/
D変換回路、79はA/D変換出力を書込むメモリ、8
0は端子77から入力されるパルス列をカウントしてメ
モリ読出し用のアドレスを形成するアドレスカウンタで
あり、その出力によってメモリ79から一時記憶された
データが読み出される。読み出されたディジタル音声デ
ータはD/A変換器81でアナログ信号に戻される。
【0023】図7の残響装置は非遅延の音声信号に通過
した音声信号を加算器33で加え合わせることによって
残響効果を出すようになっており、音声信号の遅延はメ
モリ79にいったん記憶して読み出すことによる時間遅
れで得ている。
した音声信号を加算器33で加え合わせることによって
残響効果を出すようになっており、音声信号の遅延はメ
モリ79にいったん記憶して読み出すことによる時間遅
れで得ている。
【0024】
【発明の効果】以上説明したように本発明によれば、逐
次比較型A/D変換器を複数個設けることにより、A/
D変換速度をアップできる。また、構成が比較的シンプ
ルであり、IC化してもチップサイズを大型にしない。
また、本発明を用いたA/D変換回路を用いたマイクロ
コンピュータも小型でありながら、高速のA/D変換機
能を持つことができる。残響装置に用いた場合も、同様
に高速処理ができるので、特に残響の短い側のレンジを
拡大できる。
次比較型A/D変換器を複数個設けることにより、A/
D変換速度をアップできる。また、構成が比較的シンプ
ルであり、IC化してもチップサイズを大型にしない。
また、本発明を用いたA/D変換回路を用いたマイクロ
コンピュータも小型でありながら、高速のA/D変換機
能を持つことができる。残響装置に用いた場合も、同様
に高速処理ができるので、特に残響の短い側のレンジを
拡大できる。
【図1】本発明を実施したA/D変換回路の回路図。
【図2】それに用いている逐次比較型A/D変換器の構
成を示す図。
成を示す図。
【図3】図1の動作説明用の信号波形図。
【図4】本発明の他の実施例の回路図。
【図5】その動作説明用の信号波形図。
【図6】本発明のA/D変換回路を用いたマイクロコン
ピュータを示す図。
ピュータを示す図。
【図7】本発明のA/D変換回路を用いる残響装置を示
す図。
す図。
【図8】その遅延回路部分の構成を示す図。
1 入力端子 2、3、20〜23 アナログスイッチ 4、5、24〜27 逐次比較型A/D変換器 6、7、28〜31 Dフリップフロップ 8、32 マルチプレクサ 9 出力端子
Claims (4)
- 【請求項1】アナログ入力端子に逐次比較型A/D変換
器を複数個接続し、前記複数個のA/D変換器を順次時
間をずらして動作させ、それらA/D変換器の出力を時
系列で取り出していくようにしたA/D変換回路。 - 【請求項2】1つのアナログ入力端子に一端が接続さ
れ、一定時間ずつ順次ONになってアナログ入力信号を
通過させるアナログスイッチと、前記アナログスイッチ
の他端にそれぞれ接続された複数の逐次比較型のA/D
変換器と、前記各A/D変換器に接続されて一定時間ご
とに順次ラッチ動作する複数のラッチ回路と、前記複数
のラッチ回路の出力を順次通過して出力するマルチプレ
クサと、から成るA/D変換回路。 - 【請求項3】請求項1又は請求項2に記載のA/D変換
回路を内蔵したマイクロコンピュータ。 - 【請求項4】音声信号を請求項1又は請求項2に記載の
A/D変換回路でディジタル信号に変換してメモリに書
き込み且つ読み出すことによって遅延する音声遅延回路
を有する残響装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6060494A JPH07273652A (ja) | 1994-03-30 | 1994-03-30 | A/d変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6060494A JPH07273652A (ja) | 1994-03-30 | 1994-03-30 | A/d変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07273652A true JPH07273652A (ja) | 1995-10-20 |
Family
ID=13147030
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6060494A Pending JPH07273652A (ja) | 1994-03-30 | 1994-03-30 | A/d変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07273652A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8508399B2 (en) | 2010-07-12 | 2013-08-13 | Samsung Electronics Co., Ltd. | Successive approximation analog to digital converter and method of analog to digital conversion |
JP2016509449A (ja) * | 2013-03-08 | 2016-03-24 | アナカトゥム デザイン アーベー | 効率的なタイムインターリーブ型アナログ/デジタル変換器 |
WO2019220757A1 (ja) * | 2018-05-14 | 2019-11-21 | 住友電気工業株式会社 | Adコンバータ、車載制御装置及び、adコンバータの制御方法 |
-
1994
- 1994-03-30 JP JP6060494A patent/JPH07273652A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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