JP2016509449A - 効率的なタイムインターリーブ型アナログ／デジタル変換器 - Google Patents

Abstract

アナログ入力信号を、サンプルレートＲを有するデジタル出力信号に変換するタイムインターリーブ型アナログ／デジタル変換器が開示される。タイムインターリーブ型アナログ／デジタル変換器は、 整数Ｎ個の構成アナログ／デジタル変換器のアレイと、整数Ｎ個の前記サンプルホールドユニットと、一つ以上のデジタル出力処理ユニットと、タイミング回路とを備える。構成アナログ／デジタル変換器は、アナログ／デジタル変換器動作クロックに基づいて動作するよう適合されてデジタル出力でデジタル信号を提供する。各サンプルホールドユニットは各構成アナログ／デジタル変換器の入力に接続され、Ｍ個のタイミング信号のそれぞれの一つに基づいて動作するよう適合される。二つ以上のサンプルホールドユニットをクロックするのにタイミング信号は使用されない。デジタル出力処理ユニットは、構成アナログ／デジタル変換器のデジタル出力のサンプルを、デジタル出力信号のサンプルとして、Ｍ個のタイミング信号のそれぞれの一つに基づいて提供するよう適合される。タイミング回路は、アナログ／デジタル変換器動作クロック信号および各タイミング信号が周期Ｍ／Ｒを有するＭ個のタイミング信号を発生させるよう適合され、ＭはＮより小さいか、Ｍと等しい。

Description

本発明は、全体としてアナログ／デジタル変換器の分野に関し、特に、シリコン領域および／またはエネルギーに関するタイムインターリーブ型アナログ／デジタル変換器の効率に関する。

電子機器（テレビやその他のオーディオ／ビデオ機器等）は、一般的にアナログ技術の代わりにデジタル技術を用いて実装される。概して、デジタル技術が進歩するほど、デジタル技術の実施に適したアナログ信号からデジタル信号への変換のタスクはより困難になる。

概念として、アナログ／デジタル変換器（ＡＤＣまたはＡ／Ｄ変換器とも表記される）は、その基本的な機能（サンプル・ホールド、量子化）と共に当業界で非常によく知られており、本明細書においては詳述しない。

高いサンプリング周波数には、いくつかの構成ＡＤＣを備えるＡＤＣ構造を用いることが必要もしくは少なくとも有利であり、そうすることで高いサンプリング周波数を包含することができる。そのような構造では、各構成ＡＤＣの処理速度要件が軽減する。そのようなＡＤＣ構造の例として、パイプライン型ＡＤＣおよびタイムインターリーブ型ＡＤＣ（例えば平行に連続したＡＤＣ）がある。ＵＳ２０１１／０３０４４８９Ａ１、ＷＯ２００７／０９３４７８Ａ１、ＥＰ０６２４２８９Ｂ１、およびＷＯ２０１０／０４２０５１Ａ１では、種々の例示的なタイムインターリーブ型ＡＤＣ構造を記述している。

タイムインターリーブ型ＡＤＣ（ＴＩ ＡＤＣ）の典型的な実装においては、デジタル出力信号の種々のサンプリング周波数に順応できることが望ましい。その反面、構成ＡＤＣの設計を異なるクロック周波数で動作するよう設計し、検証するのは非常に手間がかかる。よって、ＴＩ ＡＤＣ構造において特定の固定クロック周波数用に設計された構成ＡＤＣの実装を用いることと、さらにデジタル出力信号の種々のサンプリング周波数の提供を可能にすることが望ましい。

したがって、特定の固定クロック周波数用に設計された構成アナログ／デジタル変換器を備えるフレキシブルデジタル出力信号サンプリング周波数タイムインターリーブ型アナログ／デジタル変換器が必要である。

「備える／備えた」といった文言は、本明細書において用いる場合は、記載した特徴、整数、工程、または部品の存在を明示するために使われるもので、その他の特徴、整数、工程、部品、またはグループが一つ以上存在もしくは追加されることを排除するものではないことを強調しておきたい。

いくつかの実施形態の目的は、上述の不利点の少なくともいくつかを取り除き、タイムインターリーブ型アナログ／デジタル変換器の動作の方法及び配置を提供することである。

第一の態様によれば、この目的は、アナログ入力信号を、サンプルレートＲを有するデジタル出力信号に変換するためのタイムインターリーブ型アナログ／デジタル変換器を動作させる方法によって達成される。

前記タイムインターリーブ型アナログ／デジタル変換器は、それぞれがアナログ入力およびデジタル出力を有する整数Ｎ個の構成アナログ／デジタル変換器のアレイと、各サンプルホールドユニットがＮ個の構成アナログ／デジタル変換器のそれぞれの一つのアナログ入力に接続される整数Ｎ個のサンプルホールドユニットを備える。

前記タイムインターリーブ型アナログ／デジタル変換器はまた、前記アナログ／デジタル変換器動作クロックに基づいて動作する構成アナログ／デジタル変換器がＭ／Ｒと等しい時間周期中にアナログ信号サンプルをデジタル化することを可能にする周期を有するアナログ／デジタル変換器動作クロック信号と、各タイミング信号が周期Ｍ／Ｒを有し、ＭはＮより少ないか等しい、Ｍ個のタイミング信号を発生させるタイミング回路とを備える。

前記方法は、（前記Ｍ個の構成アナログ／デジタル変換器のそれぞれが、対応するサンプルホールドユニットと連携する、前記Ｎ個の構成アナログ／デジタル変換器うちのＭ個のそれぞれについて）、前記対応するサンプルホールドユニットを前記Ｍ個のタイミング信号のそれぞれの一つでクロックして、前記構成アナログ／デジタル変換器の前記アナログ入力で前記アナログ入力信号のサンプルを提供することを備える。タイミング信号は、二つ以上の前記サンプルホールドユニットをクロックするのに用いない。

前記方法はまた、（前記Ｍ個の構成アナログ／デジタル変換器のそれぞれについて）、前記構成アナログ／デジタル変換器を前記アナログ／デジタル変換器動作クロックに基づいて動作させ、前記構成アナログ／デジタル変換器の前記デジタル出力でデジタル信号を提供することと、前記構成アナログ／デジタル変換器の前記デジタル出力の前記デジタル信号のサンプルを、前記Ｍ個のタイミング信号の前記それぞれの一つに基づいて前記デジタル出力信号のサンプルとして提供することを備える。

いくつかの実施形態では、前記タイムインターリーブ型アナログ／デジタル変換器はまた、Ｎ個の入力とＮ個の出力を有するタイムアライナを備えてよく、各出力はそれぞれの入力と連携され、また各入力は前記Ｎ個の構成アナログ／デジタル変換器のそれぞれの一つの前記デジタル出力に接続される。これらの実施形態では、前記構成アナログ／デジタル変換器の前記デジタル出力の前記デジタル信号の前記サンプルを、前記Ｍ個のタイミング信号の前記それぞれの一つに基づいて前記デジタル出力信号のサンプルとして提供することは、前記タイムアライナを前記Ｍ個のタイミング信号の前記それぞれの一つでクロックすることと、それに応じて、前記構成アナログ／デジタル変換器の前記デジタル出力から前記デジタル信号を前記タイムアライナの対応する入力を介して前記タイムアライナの対応する出力に伝達することを備えうる。前記タイムアライナの前記対応する出力の前記デジタル信号は、サンプルレートＲ／Ｍを有する。

いくつかの実施形態では、アナログ／デジタル変換器動作クロック信号の周期は、固定パラメータである（概して構成アナログ／デジタル変換器のハードウェア実装によって決定する）。このクロック周期は、例えば、システムクロック周期と同じでよい。

いくつかの実施形態によると、サンプルレートＲは可変でよい。例えば、クロック周期１／Ｒを有するサンプルクロック信号は、システムクロックから発生してよく、Ｍ個のタイミング信号のそれぞれは、Ｍ個のタイミング信号が連帯してサンプルクロックを提供するように、周期Ｍ／Ｒで等間隔にタイムシフトされたクロック信号のタイムシフトコピーでよい（タイムシフトは、タイミング信号の一つについてはゼロでよい）。

サンプリング距離１／Ｒは、いくつかの実施形態によるアナログ／デジタル変換器動作クロック信号の周期と異なってよい。よって、サンプリング距離１／Ｒは、アナログ／デジタル変換器動作クロック信号の周期よりも大きいか、または小さくてよい。あるいは、サンプリング距離１／Ｒは、ある状況では、アナログ／デジタル変換器動作クロック信号の周期と等しくてよい。

いくつかの実施形態によれば、ＭはサンプルレートＲと、構成アナログ／デジタル変換器が入力信号をデジタル化するのにかかる時間に基づいて決定されうる。例えば、以下のような制約になる。もし構成アナログ／デジタル変換器が時間周期Ｔ（構成アナログ／デジタル変換器動作クロック信号の特定の数の周期に対応した構成アナログ／構成アナログ／デジタル変換器の潜在時間であり、特定の数は、構成アナログ／デジタル変換器の実装による）中に入力信号をデジタル化できれば、Ｍは、ＴＲはＭより少ないかＭと等しいことを満たす整数となる。

前記方法は、前記タイムアライナの前記対応する出力の前記デジタル信号を多重化することをさらに備えうる。

いくつかの実施形態において、前記方法は、Ｒが乗算された構成アナログ／デジタル変換器の潜在時間ＴがＭよりも小さいかまたはＭと等しいことを満たす整数としてＭを決定することをさらに備えうる。例えば、整数ＭはＲが乗算されるＴがＭより小さいかまたはＭと等しいことを満たす最小の整数として決定されうる。

いくつかの実施形態において、ＭはＮより小さくてよく、前記方法は、前記Ｍ個の構成アナログ／デジタル変換器に含まれない構成アナログ／デジタル変換器を、低エネルギーモードに入らせることをさらに備えうる。低エネルギーモードは、関連する構成アナログ／デジタル変換器へのエネルギー提供の完全な遮断を備えうるか、またはいくつかの動作が実行されるがフル動作モードよりも消費エネルギーが少なくてよいスリープ状態を備えうる。

ＭがＮよりも少ない場合、前記方法はまた、前記Ｎ個の構成アナログ／デジタル変換器のアレイから前記Ｍ個の構成アナログ／デジタル変換器を選択することを備えうる。このタスクは、例えば、タイムインターリーブ型アナログ／デジタル変換器と連携したコントローラによって実行しうる。低エネルギーモードでの構成アナログ／デジタル変換器の平均時間が、Ｎ個の構成アナログ／デジタル変換器すべてについて等しくなるように選択を行ってよい。これは、ラウンドロビン選択、疑似ランダム選択、もしくは他の一律の選択規則を通して達成しうる。あるいは、選択は（Ｍによる）同じ構成アナログ／デジタル変換器が常に低エネルギーモードについて選ばれるように実行されうる。例えば、低エネルギーモードは、物理ハードウェア実装のアレイの一端にあるＮ−Ｍ個の構成アナログ／デジタル変換器に割り当てられうる。

第二の態様は、コンピュータ可読媒体を備えるコンピュータプログラム製品であり、プログラム命令を備えるコンピュータプログラムを有する。前記コンピュータプログラムは、データ処理ユニットにローディング可能であり、前記コンピュータプログラムが前記データ処理ユニットによって実行される場合、第一態様による前記方法を実施するよう適合される。

第三の態様は、アナログ入力信号を、サンプルレートＲを有するデジタル出力信号に変換するためのタイムインターリーブ型アナログ／デジタル変換器である。

前記タイムインターリーブ型アナログ／デジタル変換器は、整数Ｎ個の構成アナログ／デジタル変換器のアレイを備えており、各構成アナログ／デジタル変換器はアナログ入力とデジタル出力を有し、アナログ／デジタル変換器動作クロックに基づいて動作するよう適合されてデジタル出力でデジタル信号を提供する。

前記タイムインターリーブ型アナログ／デジタル変換器はまた、整数Ｎ個のサンプルホールドユニットを備え、各サンプルホールドユニットは前記Ｎ個の構成アナログ／デジタル変換器のそれぞれの一つの前記アナログ入力に接続され、Ｍ個のタイミング信号のそれぞれの一つに基づいて動作するよう適合されて前記それぞれの構成アナログ／デジタル変換器の前記アナログ入力で前記アナログ入力信号のサンプルを提供する。ＭはＮより小さいか、Ｎと等しい。前記サンプルホールドユニットを二つ以上クロックするのにタイミング信号は用いられない。

さらに、前記タイムインターリーブ型アナログ／デジタル変換器は、前記構成アナログ／デジタル変換器の前記デジタル出力の前記デジタル信号のサンプルを、前記デジタル出力信号のサンプルとして前記Ｍ個のタイミング信号の前記それぞれの一つに基づいて提供するよう適合される一つ以上のデジタル出力処理ユニットを備える。

前記タイムインターリーブ型アナログ／デジタル変換器はまた、前記アナログ／デジタル変換器動作クロック信号と前記Ｍ個のタイミング信号を発生させるよう適合されるタイミング回路を備える。前記アナログ／デジタル変換器動作クロック信号は、前記アナログ／デジタル変換器動作クロックに基づいて動作する構成アナログ／デジタル変換器が、Ｍ／Ｒと等しい時間周期中にアナログ信号サンプルをデジタル化することを可能にする周期を有する。そして各タイミング信号はＭ／Ｒの周期を有する。

いくつかの実施形態では、前記一つ以上の出力処理部はＮ個の入力とＮ個の出力を有するタイムアライナを備えてよく、前記タイムアライナの各出力は前記タイムアライナのそれぞれの入力と連携し、タイムアライナの各入力は前記Ｎ個の構成アナログ／デジタル変換器のそれぞれの一つの前記デジタル出力に接続される。前記タイムアライナは、前記タイムアライナの前記各出力について、前記タイムアライナが前記Ｍ個のタイミング信号の前記それぞれの一つでクロックされるのに応じて、前記それぞれの構成アナログ／デジタル変換器の前記デジタル出力から、前記タイムアライナのそれぞれの入力を介して、前記デジタル出力信号を前記タイムアライナの前記出力へ伝達するよう適合される。前記タイムアライナの前記出力の前記デジタル出力信号は、サンプルレートＲ／Ｍを有する。

いくつかの実施形態によれば、前記タイムインターリーブ型アナログ／デジタル変換器は、前記タイムアライナの前記出力の前記デジタル信号を多重化して前記デジタル出力信号を生成するよう適合されるマルチプレクサをさらに備えうる。

いくつかの実施形態では、一つ以上の出力処理部は、マルチプレクサがＭ個のタイミング信号にクロックされるのに応じて構成アナログ／デジタル変換器のデジタル出力のデジタル信号を多重化してデジタル出力信号を生成するよう適合されるマルチプレクサと、デジタル出力信号の各サンプルに確認表示を提供するよう適合されるタグを備えうる。

いくつかの実施形態では、一つ以上の出力処理部は、構成アナログ／デジタル変換器のデジタル出力のデジタル信号のサンプルを一時的に記憶するよう適合されるメモリと、メモリに記憶された対応するサンプルを読み取ることで、Ｍ個のタイミング信号でクロックされるのに応じてデジタル出力信号を生成するよう適合されるメモリ出力リーダを備えうる。

いくつかの実施形態では、ＭはＮと等しくてよい。他の実施形態では、ＭはＮより少なくてよい。

タイムインターリーブ型アナログ／デジタル変換器は、いくつかの実施形態によれば、コントローラを備えうる。コントローラは、例えば、構成アナログ／デジタル変換器のアクティベーションの順（すなわち、サンプルホールド回路のサンプリング順）を制御するよう適合されうる。

ＭがＮより少ない場合、前記コントローラは、前記Ｎ個の構成アナログ／デジタル変換器のうちＭ個を前記アナログ／デジタル変換器動作クロックに基づいて動作させて前記デジタル出力で前記デジタル信号を提供するよう、および前記Ｍ個の構成アナログ／デジタル変換器に含まれない構成アナログ／デジタル変換器を、低エネルギーモードに入らせるよう適合されうる。いくつかの実施形態では、前記コントローラは前記Ｎ個の構成アナログ／デジタル変換器のアレイから前記Ｍ個の構成アナログ／デジタル変換器を選択するようさらに適合されうる。

第四の態様は、第三の態様の前記タイムインターリーブ型アナログ／デジタル変換器を備える集積回路である。

第五の態様は、第三の態様の前記タイムインターリーブ型アナログ／デジタル変換器または第四の態様の前記集積回路を備える電子機器である。

第六の態様は、アナログ入力信号をサンプルレートＲを有するデジタル出力信号に変換するためのタイムインターリーブ型アナログ／デジタル変換器の製造方法である。

前記タイムインターリーブ型アナログ／デジタル変換器は、整数Ｎ個の構成アナログ／デジタル変換器のアレイを備えうる、各構成アナログ／デジタル変換器はアナログ入力とデジタル出力を有し、アナログ／デジタル変換器動作クロックに基づいて動作してデジタル出力でデジタル信号に構成アナログ／デジタル変換器潜在時間Ｔを提供するよう適合される。

前記タイムインターリーブ型アナログ／デジタル変換器はまた、整数Ｎ個のサンプルホールドユニットを備えており、各サンプルホールドユニットは前記Ｎ個の構成アナログ／デジタル変換器のそれぞれの一つの前記アナログ入力に接続され、Ｎ個のタイミング信号のそれぞれの一つに基づいて動作して前記各構成アナログ／デジタル変換器の前記アナログ入力で前記アナログ入力信号のサンプルを提供するよう適合される。タイミング信号は、二つ以上のサンプルホールドユニットをクロックするのには用いられない。

前記タイムインターリーブ型アナログ／デジタル変換器は、前記構成アナログ／デジタル変換器の前記デジタル出力の前記デジタル信号のサンプルを、前記デジタル出力信号のサンプルとして、前記Ｍ個のタイミング信号の前記それぞれの一つを基に提供するよう適合される一つ以上のデジタル出力処理ユニットをさらに備える。

さらに、前記タイムインターリーブ型アナログ／デジタル変換器は、前記アナログ／デジタル変換器動作クロック信号と、各タイミング信号が周期Ｎ／Ｒを有する前記Ｎ個のタイミング信号を発生させるよう適合されるタイミング回路を備える。

前記製造方法は、Ｔ掛けるＲがＭより小さいかＭと等しくなることを満たす整数Ｍを決定することと、Ｍと等しいＮを選択することを満たす。いくつかの実施形態によれば、整数Ｍは、Ｔ掛けるＲがＭより小さいかＭと等しくなることを満たす最小の整数として決定されうる。

いくつかの実施形態によれば、第三、第四、第五、および第六の態様は、第一の態様について上述した種々の特徴のいずれかと同一または対応する特徴をさらに有してよい。

いくつかの実施形態の利点は、固定クロック周期（もしくは動作率）用に設計され検証された構成アナログ／デジタル変換器のは、種々のサンプルレートに対処するタイムインターリーブ型アナログ／デジタル変換器に用いることができることである。これは、構成アナログ／デジタル変換器を、サンプリングクロックと同じであるもしくは関連する必要のないクロックに基づいて動作させることと、サンプリングクロックに基づいて構成アナログ／デジタル変換器の出力を時間整合することで達成される。

いくつかの実施形態の他の利点は、構成アナログ／デジタル変換器は、１クロック周期用に設計され検証されればよいことである。

いくつかの実施形態の他の利点は、等間隔サンプリングが達成されうることである。

いくつかの実施形態では、使用されるＭ個の構成アナログ／デジタル変換器は現状に基づいて決定され、実装される残りの構成アナログ／デジタル変換器は、低エネルギーモードに入れられる。これらの実施形態の利点は、タイムインターリーブ型アナログ／デジタル変換器のエネルギー効率がよいことである。

いくつかの実施形態において、実装するＭ個の構成アナログ／デジタル変換器は、タイムインターリーブ型アナログ／デジタル変換器の設計もしくは製造段階において決定される。これらの実施形態の利点は、タイムインターリーブ型アナログ／デジタル変換器は、シリコン領域において効率がよいことである。

いくつかの実施形態のさらに他の利点は、アクティブ構成アナログ／デジタル変換器の数Ｍは２の累乗でなくてもよく、構成アナログ／デジタル変換器動作クロックの周期はサンプルレートＲに制約されないので、サンプルレートＲが乗算された構成アナログ／デジタル変換器潜在時間ＴはＭより小さいかＭと同じであることを満たせばいかなる整数でもよいことである。

いくつかの実施形態のさらなる利点は、アクティブ構成アナログ／デジタル変換器の数Ｍは、サンプルレートおよび構成アナログ／デジタル変換器潜在時間に正確に一致していなくてもよいことである。これは、構成アナログ／デジタル変換器出力の時間整合によって達成される。

いくつかの実施形態のさらなる利点は、柔軟な解決策が提供されることである。例えば、構成アナログ／デジタル変換器がいくつ低エネルギーモードに入れられてもよい一方で等間隔サンプリングがなお提供されうるため、所定のサンプルレートに要する電力消費を最適化することが可能でありうる。

さらなる目的、特徴、および利点は、以下の実施形態の詳細な記述から、付属の図面を参照して明らかになる。

いくつかの実施形態による例示的な方法工程を示すフローチャート。 いくつかの実施形態による例示的なタイムインターリーブ型アナログ／デジタル変換器を示す模式的なブロック図。 いくつかの実施形態による例示的なタイムインターリーブ型アナログ／デジタル変換器を示す模式的なブロック図。 いくつかの実施形態による例示的なタイムインターリーブ型アナログ／デジタル変換器を示す模式的なブロック図。 いくつかの実施形態による例示的なタイムインターリーブ型アナログ／デジタル変換器を示す模式的なブロック図。 いくつかの実施形態による構成アナログ／デジタル変換器の例示的な設定を示す模式的なタイミング図。 いくつかの実施形態によるコンピュータ可読媒体を示す模式図。

以下では、タイムインターリーブ型アナログ／デジタル変換器（ＴＩ ＡＤＣ）がＮ個の処理経路を有し、それぞれの処理経路がＮ個の構成ＡＤＣのアレイに構成ＡＤＣを備える実施形態を説明する。

構成ＡＤＣは、構成ＡＤＣの設計およびハードウェア実装に連携する固定クロック周期を概して有するアナログ／デジタル変換器動作クロック信号（ＡＤＣクロック）によってクロックされる。

ＴＩ ＡＤＣの他の部分（例、サンプルホールドユニット）は、その周期が概して変動サンプルレートに基づいたサンプルクロックに基づいてクロックされる。変動は、処理経路の数が当サンプルレート用に最適化される実装段階および／または、現在のサンプルレートについて冗長となる処理経路が低エネルギーモードに設定されうる使用段階において現れうる。

ＡＤＣクロックをサンプルレートから分離させると、構成ＡＤＣからの出力サンプルは非等間隔になりうる。出力サンプルは、サンプルクロックに基づいて適切に再アライメントされて、等間隔サンプルと所望のサンプルレートを有する応答デジタル信号を生成しうる。

図１は、いくつかの実施形態による、アナログ入力信号をサンプルレートＲを有するデジタル出力信号に変換するためのタイムインターリーブ型ＡＤＣを動作させる例示的な方法１００を示す。タイムインターリーブ型ＡＤＣは、Ｎ個の構成ＡＤＣのアレイを有し、それぞれが構成ＡＤＣのアナログ入力に接続された各サンプルホールドユニットを有する。構成ＡＤＣは、アナログ／デジタル変換器動作クロック（ＡＤＣクロック）に基づいて動作する。アナログ／デジタル変換器動作クロックは概して、構成ＡＤＣの設計および実装によって固定され、決定される。各構成ＡＤＣは、Ｔと等しい時間周期（構成ＡＤＣ潜在時間ともいう）中に、アナログ信号サンプルをデジタル化することができる。

方法１００の特定の実施で使う構成ＡＤＣは、数Ｍは、ＴＲ＜＝Ｍを満たす整数として工程１１０で決定しうる。この条件は、構成ＡＤＣが、一つのアナログサンプルのデジタル化を、次のアナログサンプルのデジタル化を始める前に、すなわちＭ／Ｒと等しい時間周期中に完了していることを規定する。例えば、ＭはＴＲ＜＝Ｍを満たす最小の整数として決定されうる。なお、ＡＤＣクロックはサンプルレートから分離しているので、Ｍは必ずしも２の累乗でなくてもよく、ＴＩ ＡＤＣの効率を最適化するよう柔軟に選ばれてよい。

クロック信号が周期Ｍ／ＲでタイムシフトされたバージョンであるＡＤＣクロックおよびＭ個のタイミング信号は、次いで工程１２０で生成される。タイミング信号の一つのタイムシフトはゼロであってよい。

工程１３０では、アレイのＮ個の構成ＡＤＣの中からどのＭ個の構成ＡＤＣを特定の実施において使うべきかについての選択を行う。いくつかの実施形態では、構成ＡＤＣの使用は、アレイのＮ個の構成ＡＤＣ：の中を（例えばラウンドロビン方式で）循環しうる。例えば、ＡＤＣの利用率は時間とともに一定に分布されるのが望ましくてよい。選択は動的でも静的でもよい。いくつかの実施形態では、同じ構成ＡＤＣが常に所定のＭ個に選択される。例えば、物理ハードウェア実装のアレイの特定の一端に最も近い構成アナログ／デジタル変換器を選択しうる。

もし実施に用いられない構成ＡＤＣがある場合は（すなわちもしＭ＜Ｎであるならば）、これらの構成ＡＤＣは工程１４０で低エネルギーモード（もしくは低電力モード）に入れられてよい。これは、例えば、これらの構成ＡＤＣへの提供電圧を遮断することによって達成することができる。あるいは、これらの構成ＡＤＣは、動作可能であってもよく、またいくつかのより電力消費の少ないタスクを実施してもよい。いくつかの実施形態によれば、低エネルギーモードは、使用されない構成ＡＤＣの処理経路全体に適合される。

工程１６０−１８０は次いで、工程１５０に示すように、選択されたＭ個の構成ＡＤＣに対応したＭ個の処理経路のそれぞれについて、（平行または略平行に）実施される。

サンプルホールドユニットは、工程１６０において、工程１２０で発生したＭ個のタイミング信号の一つでクロックされる。Ｍ個のサンプルホールドユニットのそれぞれはＭ個のタイミング信号のそれぞれの一つでクロックされる。Ｍ個のタイミング信号のそれぞれは、一つのサンプルホールドユニットを正確にクロックするのに用いられ、Ｍ個のタイミング信号のいずれも、二つ以上のサンプルホールドユニットをクロックするのには用いられない。クロックされると、サンプルホールドユニットはアナログ入力信号のサンプルを、対応する構成ＡＤＣのアナログ入力で提供する。

構成ＡＤＣは、アナログ入力信号のサンプルを工程１７０でデジタル化する。構成ＡＤＣの動作は、工程１２０で発生したＡＤＣクロックに基づく。

構成ＡＤＣの出力でデジタル化されたサンプルは、次いで工程１８０において、Ｍ個のタイミング信号のそれぞれの一つでアライメントされる。

これは概して、タイムアライナを、Ｍ個のタイミング信号のうち工程１６０で用いられるのと同じものでクロックすることで達成される（後に一つ以上のタイミング信号周期でクロックするが）。タイムアライナはそのとき、デジタル化されたサンプルを、クロッキングに応じて入力から出力に伝達するよう動作可能である。処理経路からのタイムアライメントされたサンプルは等間隔であり、サンプル率Ｒ／Ｍを有する。

工程１９０では、Ｍ個のすべての使用される処理経路からのタイムアライメントされたサンプルは、多重化されて、デジタル出力信号に等間隔サンプリングとサンプルレートＲを提供する。多重化の順は概して、工程１６０でのサンプルホールドユニットのクロッキングに結びつきうる。したがって、マルチプレクサは概して、サンプルホールドユニットがクロックされたのと同じ順で、タイムアライメントされたサンプルを出力について選ぶ。いくつかの実施形態では、クロッキングはシーケンシャルであり、マルチプレクサはシーケンサである。

他の実施形態では、工程１８０および／または１９０は、構成ＡＤＣの出力でデジタル化したサンプルを等間隔サンプリングおよびサンプルレートＲを有するデジタル出力信号のサンプルとして提供する代替の工程と入れ替えうる。

例えば、構成ＡＤＣの出力でデジタル化したサンプルは、メモリに一時的に保存されてよく、メモリはサンプルレートでアドレスされてデジタル出力信号の等間隔サンプリングを提供しうる。

別の実施形態では、（例えばタイミング信号に基づいて）サンプルレートで動作されるマルチプレクサは、構成ＡＤＣの出力に直接接続され、よって等間隔サンプリングを有するデジタル出力信号を出力する。そのような実施形態では、各サンプルは概して、サンプルを有効なサンプルとして識別するインジケータにタグ付けされる。

いくつかの実施形態によれば、各サンプルは、サンプルを有効なサンプルとして識別するインジケータと、どの構成ＡＤＣがサンプルを発生させたかを明確にするインジケータにタグ付けされうる。そのような実施形態では、多重化は、（例えばデジタル補正のような）さらなる処理が実行された時に、遅れて実行しうる。

図２Ａは、アナログ入力信号（ＳＩＧＮ＿ＩＮ）を、サンプルレートＲを有するデジタル出力信号（ＳＩＧＮ＿ＯＵＴ）に変換するための、いくつかの実施形態による例示的なタイムインターリーブ型アナログ／デジタル変換器（ＴＩ ＡＤＣ）２００ａを示す。ＴＩ ＡＤＣ２００ａは、例えば、図１に関連して説明した方法を実行するよう適合されうる。

ＴＩ ＡＤＣ２００ａは、構成ＡＤＣ（ＡＤＣ＿１、ＡＤＣ＿２、...、ＡＤＣ＿Ｎ）２２１、２２２、２２３のアレイを備える。各構成ＡＤＣは、適切な既知のもしくは将来のＡＤＣ実装を備えうる。例えば、構成ＡＤＣはそれぞれが、ＷＯ２０１２／１２３５７８Ａ１およびＥＰ０６２４２８９Ｂ１に記述されるいずれかのような逐次比較型ＡＤＣを備えうる。

タイミング回路（ＴＩＭ＿ＧＥＮ）２６０は、ＡＤＣクロック２６２とＭ個のタイミング信号２６５を発生させる。ＡＤＣクロックおよびタイミング信号の特徴および条件は、上記で既に詳しく述べている。

アナログ入力信号（ＳＩＧＮ＿ＩＮ）は、入力２０１でＴＩ ＡＤＣ２００ａに入力され、各構成ＡＤＣごとに一つのサンプルホールドユニット（Ｓ／Ｈ＿１、Ｓ／Ｈ＿２、...、Ｓ／Ｈ＿Ｎ）２１１、２１２、２１３のアレイは、タイミング信号２６５にクロックされる時にアナログ入力信号をサンプリングして、対応する構成ＡＤＣ２２１、２２２、２２３の入力でアナログ信号サンプルを提供するよう適合される。動作中、Ｎ個のサンプルホールドユニット２１１、２１２、２１３のうちＭ個は、２６５で示すＭ個のタイミング信号のそれぞれの一つによって連続的にクロックされる。

構成ＡＤＣ２２１、２２２、２２３のそれぞれは、ＡＤＣクロック２６２に基づいて動作して、その入力でアナログ信号サンプルをデジタル化するよう適合される。動作中、このタスクは、連続的にクロックされるＭ個のサンプルホールドユニットに対応するＭ個の構成ＡＤＣによって実行される。

タイムアライナ（ＴＡ）は、デジタル化した信号サンプルを（動作中のＭ個の）構成ＡＤＣのそれぞれから受け取り、Ｍ個のタイミング信号２６５に基づいてそれらをタイムアライメントするよう適合される。概して、タイムアライナの各出力は、タイムアライナの各入力に連携しており、タイムアライナの各入力は、Ｎ個の構成アナログ／デジタル変換器のそれぞれの一つのデジタル出力に接続されている。タイムアライナはタイミング信号２６５によってクロックされる時、（同じタイミング信号によってクロックされたサンプルホールドユニットを備える処理経路について）デジタル出力信号を構成アナログ／デジタル変換器のデジタル出力からタイムアライナの各入力を介してタイムアライナの出力に伝えてよい。Ｍ個の使用される処理経路について、タイムアライナの各デジタル出力信号は、サンプルレートＲ／Ｍを有する。

ＴＩ ＡＤＣ２００ａはまた、タイムアライナ２３０ａからの出力を適切に選択およびシリアル化して、ＴＩ ＡＤＣ２００ａの出力２０２ａにて、サンプルレートＲを有するデジタル出力信号（ＳＩＧＮ＿ＯＵＴ）を生成するマルチプレクサ（ＭＵＸ）２４０ａを備える。

制御信号２６２によって、タイミング回路２６０はＡＤＣクロックを構成ＡＤＣ２２１、２２２、２２３のそれぞれに提供することができる。動作中、ＡＤＣクロックはＭ個の構成ＡＤＣに提供される。さらに、ＡＤＣクロックは残りの一つ以上のＮ−Ｍ個の構成ＡＤＣに提供されてもされなくてもよい。

制御信号２６５によって、タイミング回路２６０はＮ個のサンプルホールドユニット２１１、２１２、２１３のそれぞれを各タイミング信号でクロックすることができる。動作中、タイミング回路はＭ個のサンプルホールドユニットをＭ個のタイミング信号のそれぞれの一つでクロックする。制御信号２６５はまた、タイムアライナ２３０ａおよびマルチプレクサ２４０ａに提供されて、サンプルホールドユニットのアレイが制御されるのと同様の方法でそれらの動作を制御してよい。

概して、制御信号２６５は、処理経路ごとに一つの制御信号接続を備えてよく、適切なタイミング信号は適切な処理経路にルーティングされうる。あるいは、制御信号２６５は、すべての処理経路に共通の信号制御信号接続を備えうる。次いで、制御信号２６５は、サンプルレートＲでアクティベートされてよく、またどの処置経路を現在のタイミング信号が参照しているかを示すＮ個の可能な値（例、［１、２、…、Ｎ］）の一つを備えうる。そのようなすべての変形例は、“それぞれが周期Ｍ／Ｒを有するＭ個のタイミング信号”という記述に含まれるよう意図される。

いくつかの実施形態において、例えばもし構成ＡＤＣの数が設計または製造段階で特定のサンプルレートに対して最適化され、そのサンプルレートが次いで現在の実施に用いられるならば、ＭはＮと等しくてよい。あるいは、例えばもし構成ＡＤＣの数が設計または製造段階で最大サンプルレートに基づいて選ばれ、より低いサンプルレートが次いで現在の実施に用いられるならば、ＭはＮより少なくてよい。

図２Ｂは、アナログ入力信号（ＳＩＧＮ＿ＩＮ）をサンプルレートＲを有するデジタル出力信号（ＳＩＧＮ＿ＯＵＴ）に変換するための、いくつかの実施形態による例示的なタイムインターリーブ型アナログ／デジタル変換器（ＴＩ ＡＤＣ）２００ｂを示す。ＴＩ ＡＤＣ２００ｂは、多くの点で図２ＡのＴＩ ＡＤＣ２００ａに似ている。したがって、対応する特徴（２０１、２１１、２１２、２１３、２２１、２２２、２２３、２６０、２６２、２６５）は、対応する参照番号で表され、図２Ｂに関してはさらに説明しない。

ＴＩ ＡＤＣ２００ｂは、図２Ａのタイムアライナ２３０ａの代替手段を示す。マルチプレクサ（ＭＵＸ）２４０ｂは、（制御信号２６５にトリガーされるのに応じて）構成ＡＤＣから出力を適切に選択およびシリアル化して、ＴＩ ＡＤＣ２００ｂの出力２０２ｂで、サンプルレートＲを有するデジタル出力信号（ＳＩＧＮ＿ＯＵＴ）を生成するよう適合される。

タグ（ＴＡＧ）２３０ｂは、デジタル出力信号の各サンプルに、サンプルを有効なサンプルとして識別する確認表示を提供するよう適合される。図２Ｂの例では、タグ付けはマルチプレクサ２４０ｂによる多重化に関連して実行される。ただし、タグ付けは他の実施形態での多重化動作とは別に実行されうるものとする。

図２Ｃは、アナログ入力信号（ＳＩＧＮ＿ＩＮ）をサンプルレートＲを有するデジタル出力信号（ＳＩＧＮ＿ＯＵＴ）に変換するための、いくつかの実施形態による例示的なタイムインターリーブ型アナログ／デジタル変換器（ＴＩ ＡＤＣ）２００ｃを示す。ＴＩ ＡＤＣ２００ｃは、多くの点で図２ＡのＴＩ ＡＤＣ２００ａに似ている。したがって、対応する特徴（２０１、２１１、２１２、２１３、２２１、２２２、２２３、２６０、２６２、２６５）は、対応する参照番号で表され、図２Ｃに関してはさらに説明しない。

ＴＩ ＡＤＣ２００ｃはさらに図２Ａのタイムアライナ２３０ａの代替手段を示す。メモリ（ＭＥＭ）２３０ｃは、構成ＡＤＣからの出力を一時的に保存するのに設けられる。メモリ出力リーダ（ＯＵＴ）２４０ｃは、制御信号２６５によってトリガーされる時にメモリ２３０ｃの適切な項目を読み取り、それによって、サンプルレートＲを有するデジタル出力信号（ＳＩＧＮ＿ＯＵＴ）をＴＩ ＡＤＣ２００ｃの出力２０２ｃで生成する。

図２Ａの構造を起点として用いて、図３は、入力３０１でのアナログ入力信号（ＳＩＧＮ＿ＩＮ）を出力３０２でのデジタル出力信号（ＳＩＧＮ＿ＯＵＴ）に変換するための、例示的なタイムインターリーブ型アナログ／デジタル変換器（ＴＩ ＡＤＣ）３００を示しており、構成ＡＤＣの数が設計または製造段階で最大サンプルに基づいて選ばれ、可変サンプルレートが実施の際に用いられる場合に、特に適切である。同様の変更が、図２Ｂおよび２Ｃの構造に関連してそれぞれ考慮される。例ＴＩ ＡＤＣ３００は、例えば、図１に関して説明した方法を実行するよう適合されうる。

機能ブロック３１１、３１２、３１３、３２１、３２２、３２３、３３０および３４０は、図２Ａの対応する機能ブロック２１１、２１２、２１３、２２１、２２２、２２３、２３０ａおよび２４０ａのそれぞれと同じであるか似ており、したがってより詳しい説明はしない。

タイミング回路（ＴＩＭ＿ＧＥＮ）３６０は、ＡＤＣクロック３６２およびＭ個のタイミング信号３６５を発生させる。タイミング回路３６０の一つの例示的な実装は図３に示され、図２Ａ、２Ｂ、および２Ｃのタイミング回路２６０の実装にも用いられてよい。ただし、タイミング回路２６０、３６０の適切な既知のまたは将来の実装はいずれも本発明の実施形態によって適合可能であるものとする。

タイミング回路３６０は、ＡＤＣクロック３６２およびＭ個のタイミング信号３６５を発生させるための基準として用いられるシステムクロック信号（ＣＬＫ）を入力３７０で受け取る。

ＡＤＣクロックジェネレータ（ＡＤＣ＿ＣＬＫ＿ＧＥＮ）３６１は、ＡＤＣクロック信号を生成する。例えば、ＡＤＣクロックはシステムクロックと等しくてよいか、もしくはシステムクロックの周期よりも小さいもしくは大きい周期を有してよい。例えば、ＡＤＣクロックは、ＡＤＣクロックのＸ周期がシステムクロックのＹ周期に等しくなるようなシステムクロック周期に関する周期を有してよい。

サンプルクロックジェネレータ（ＳＭＰＬ＿ＣＬＫ＿ＧＥＮ）３６３は、サンプルレートＲを有するサンプルクロック信号を生成する。例えば、サンプルクロックはシステムクロックと等しくてよいか、もしくはシステムクロックの周期より小さいもしくは大きい周期を有してよい。例えば、サンプルクロックは、サンプルクロックのＺ周期がシステムクロックのＷ周期に等しくなるようなシステムクロック周期に関するサンプルクロックを有してよい。

したがって、いくつかの実施形態によれば、ＡＤＣクロックおよびサンプルクロックの両方が、例えば異なる適切な分周係数を用いることによって、システムクロック信号から発生しうる。他の実施形態では、ＡＤＣクロックおよびサンプルクロックは他の方法で発生してうる。

サンプルクロック信号は、タイミング信号ジェネレータ（ＳＥＬ／ＳＨＩＦＴ）３６４に用いられてＭ個のタイミング信号３６５を生成する。

第一例では、タイミング信号ジェネレータ３６４は、サンプルクロック信号のインパルスを適切に選択することで、Ｍ個のタイミング信号３６５のそれぞれを生成する。

第二例では、タイミング信号ジェネレータ３６４は、サンプルクロック信号のインパルスを適切に選択することでタイミング信号３６５の最初の一つを生成し、第一タイミング信号を適切にタイムシフトすることで他のタイミング信号を生成する。

第三例では、タイミング信号ジェネレータ３６４は、サンプルクロック信号を適切に分割することでタイミング信号３６５の最初の一つを生成し、第一タイミング信号を適切にタイムシフトすることで他のタイミング信号を生成する。

第四例では、タイミング信号ジェネレータ３６４出力は、サンプルレートを有し、（例えば集合［１、２、…、Ｎ］から）異なるタイムシフトのＭ個の処理経路指数を選択することを備える。

ＴＩ ＡＤＣ３００は、コントローラ（ＣＮＴＲ）３５０を備えており、ＡＤＣクロック信号およびＭ個のタイミング信号３６５を受け取り、機能ブロック３１１、３１２、３１３、３２１、３２２、３２３、３３０および３４０の動作を制御する。

ＭがＮより少ない場合は、コントローラ３５０がＮ個の構成ＡＤＣのうちＭ個をＡＤＣクロックに基づいて動作させてデジタル出力信号を提供しうる。コントローラ３５０はまた、使用されない構成ＡＤＣを低エネルギーモードに入らせてよい。いくつかの実施形態によれば、コントローラ３５０は、Ｎ個の処理経路のうちどのＭ個を現在の実施で用いるかを決定する選択を実行しうる。

制御信号３５２によって、コントローラ３５０はＡＤＣクロックを構成ＡＤＣ３２１、３２２、３２３のそれぞれに提供して構成ＡＤＳ：ｓのそれぞれのモード（低エネルギーモードまたは動作モード）を制御することができる。

制御信号３５１、３５３および３５４によって、コントローラ３５０は、例えば上記で詳説したように、Ｎ個の処理経路のそれぞれを各タイミング信号でクロックすることができ、さもなければ適切に制御することができる。

図２Ａ、２Ｂ、２Ｃおよび３で説明した機能部（例、コントローラ３５０およびタイミング回路２６０、３６０）は、もちろん、他の実施形態による他の物理実装を有してよい。

各実施形態の説明に必須ではない多くの実装の詳細は、図および対応する文言において省略してよい。例えば、各処理経路に存在するかまたは入力２０１、３０１でのアナログ信号の提供より先でよい追加の処理工程（例、フィルタリング、増幅、欠陥補償等）は除外してよいものとする。そのような省略は、そのような特徴の存在の可能性を除外するものではない。

図４は、Ｍ＝４個の現在使用される構成ＡＤＣでの例の模式的なタイミング図である。この模式図は、特に、ＡＤＣクロックとサンプリングクロックとの分離および等間隔サンプリングがどのようにタイムアライメントによって達成されるかを示すことを意図している。

タイミング図の最上部から、レートＲを有するサンプルクロック信号（ＳＭＰＬ＿ＣＬＫ）４０１および対応するＭ＝４個のタイミング信号（Ｔ＿１、Ｔ＿２、Ｔ＿３、Ｔ＿４）４１１、４１２、４１３、４１４が図示される。もし多重化されると、Ｍ個のタイミング信号４１１、４１２、４１３、４１４は、レートＲのサンプルクロック信号を提供する。ＡＤＣクロック信号（ＡＤＣ＿ＣＬＫ）４２１もまた示される。本例では、ＡＤＣクロックの六つの周期はレートＲのサンプルクロック信号の四つの周期に対応する。

サンプルホールド信号（Ｓ／Ｈ＿１、Ｓ／Ｈ＿２、Ｓ／Ｈ＿３、Ｓ／Ｈ＿４）４３１、４３２、４３３、４３４によって示すように、使用されるＭ＝４個のサンプルホールドユニットは、Ｍ＝４個のタイミング信号（Ｔ＿１、Ｔ＿２、Ｔ＿３、Ｔ＿４）４１１、４１２、４１３、４１４のそれぞれの一つによってクロックされる。これは、時刻４８１、４８２、４８３、４８４、４８５、４８６、４８７、４８８におけるタイミング信号４１１、４１２、４１３、４１４からそれぞれのサンプルホールド信号４３１、４３２、４３３、４３４への点線で表される。サンプルホールドユニットの動作は、単に例示の目的で、ホールド段階中に高い信号値を有し、サンプリング段階に関連して信号値が下落する対応するサンプルホールド信号として表される。

本例では、各構成ＡＤＣはＡＤＣクロックＡＤＣ＿ＣＬＫ４２１の四つのサイクルの潜在時間を有する、すなわち構成ＡＤＣは対応するサンプルホールドユニットによって提供されるアナログサンプルをデジタル化するのに四つのサイクルが必要であると考えられる。また、構成ＡＤＣはＡＤＣクロックの正のフランクによってクロックされると考えられる。ＡＤＣ信号（ＡＤＣ＿１、ＡＤＣ＿２、ＡＤＣ＿３、ＡＤＣ＿４）４５１、４５２、４５３、４５４は、使用されるＭ＝４個の構成ＡＤＣが、サンプルホールドユニットによって提供されるアナログ信号サンプルに対応するデジタル化した信号サンプルを出力する用意ができている場合を模式的に図示する。

第一サンプルホールドユニット（Ｓ／Ｈ＿１で表す）は、時刻４８１でアナログ信号サンプルを提供し、（ＡＤＣクロック４２１の）四つの正のフランク後、時刻４９１で、第一構成ＡＤＣ（ＡＤＣ＿１で表す）は対応するデジタルサンプルを出力する。したがって、アナログサンプルの提供と対応するデジタルサンプルの提供との間の時間は、時間周期４７１によって示される。

第二サンプルホールドユニット（Ｓ／Ｈ＿２で表す）は、時刻４８２でアナログ信号サンプルを提供し、（ＡＤＣクロック４２１の）四つの正のフランク後、時刻４９２で、第二構成ＡＤＣ（ＡＤＣ＿２で表す）は対応するデジタルサンプルを出力する。したがって、アナログサンプルの提供と対応するデジタルサンプルの提供との間の時間は、時間周期４７２によって示される。

第三サンプルホールドユニット（Ｓ／Ｈ＿３で表す）は、時刻４８３でアナログ信号サンプルを提供し、（ＡＤＣクロック４２１の）四つ正のフランク後、時刻４９３で、第三構成ＡＤＣ（ＡＤＣ＿３で表す）は対応するデジタルサンプルを出力する。したがって、アナログサンプルの提供と対応するデジタルサンプルの提供との間の時間は、時間周期４７３によって示される。

第四サンプルホールドユニット（Ｓ／Ｈ＿４で表す）は、時刻４８４でアナログ信号サンプルを提供し、（ＡＤＣクロック４２１の）四つの正のフランク後、時刻４９４で、第四構成ＡＤＣ（ＡＤＣ＿４で表す）は対応するデジタルサンプルを出力する。したがって、アナログサンプルの提供と対応するデジタルサンプルの提供との間の時間は、時間周期４７４によって示される。

時刻４９１、４９２、４９３、４９４によって示されるように、使用されるＭ＝４個の構成ＡＤＣによるデジタルサンプルの提供の時間は等間隔ではない。これは、ＡＤＣクロックがサンプルクロックから分離しているためである。タイムアライメントされた信号（ＴＡ＿１、ＴＡ＿２、ＴＡ＿３、ＴＡ＿４）４６１、４６２、４６３、４６４は、ＡＤＣクロックがサンプルクロックから分離していても、タイムアライナの動作がいかに等間隔サンプリング時間を提供しうるかを示す。

第一構成ＡＤＣの時刻４９１での出力は、タイムアライメントされた信号ＴＡ＿１によって示すように、時刻４８５に合わされる。これは、タイムアライナの第一出力をタイミング信号Ｔ＿１でクロックすることで達成しうる。同様に、第二、第三、および第四構成ＡＤＣの時刻４９２、４９３、４９４での出力は、タイムアライメントされた信号ＴＡ＿２、ＴＡ＿３、ＴＡ＿４に示されるように、時刻４８６、４８７、４８８にそれぞれ合わされる。これは、タイムアライナの各出力を各タイミング信号Ｔ＿２、Ｔ＿３、Ｔ＿４でクロックすることで達成しうる。

もし、ＴＡ＿１、ＴＡ＿２、ＴＡ＿３、ＴＡ＿４で表されるＭ＝４個のタイムアライメントされたデジタルサンプルが多重化されると、サンプルレートＲを有するデジタル出力信号および等間隔サンプリングが提供される。

本発明の実施形態は、欠陥測定、校正、および補償が実践される応用と組み合わされうる。例えば、もしＭ＜Ｎならば、アナログ入力信号をデジタル化するのに現在使用されないＮ−Ｍ個の処理経路の一つ以上が欠陥測定の対象となってよく、その結果は後に校正および補償のために使用されてよい。

欠陥測定は、測定される処理経路の構成ＡＤＣのアナログ入力に、構成ＡＤＣのアレイのアクティベーション中に、アナログ入力信号の代わりに基準信号値を受信させることで実現しうる。基準値はグラウンドレベルもしくはゼロレベル（例、０Ｖ）でよく、その場合、概して、欠陥は直線的である（すなわち、欠陥は入力信号値から独立している）と考えられる。あるいは、基準値は非ゼロレベルでよい。非ゼロレベルが構成ＡＤＣを校正するのにいかに用いられうるかの一例は、ＷＯ２０１２／１２３５７８Ａ１で説明されている。またあるいは、基準値は、異なる測定機会の間の、（異なるタイプの欠陥測定を行うのに適切な）多くの異なる基準レベルの中で変化しうる。いくつかの実施形態では、基準値は変化する信号であり、サンプリング時間欠陥および周波数ドリフトの測定および補償を可能にする。

基準値は、構成ＡＤＣの入力で、スイッチの動作によって構成ＡＤＣに入力されうる。あるいは、基準値は構成ＡＤＣへの入力される際に前の処理工程によって設定されうる。

説明した実施形態およびそれと同等のものが、ソフトウェアまたはハードウェアまたはその組み合わせにおいて実現しうる。それらは、デジタル信号プロセッサ（ＤＳＰ）、中央処理部（ＣＰＵ）、コプロセッサー部、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または他のプログラマブルハードウェアのような通信デバイスに関連した、もしくは不可欠の汎用回路によって実行することができる。もしくは、例えば特定用途向け集積回路（ＡＳＩＣ）のような専用回路によって実行することができる。そのようなすべての形式は本開示の範囲内であると考えられる。

実施形態は、回路構成／論理を備えるか、またはいずれかの実施形態による方法を実行する電子機器内で現れうる。電子機器は、例えば、アナログフロントエンド、通信デバイス、マルチメディアデバイス、オーディオ／ビデオレコーダ等であってよい。例えば、ビデオプロセッサは、三つのＴＩ ＡＤＣ（例、図２Ａ、２Ｂ、２Ｃおよび図３で説明したもののいずれか）を、各チャンネル（ＲＧＢ−赤、緑、青）に一つ備えてよい。

いくつかの実施形態によれば、コンピュータプログラム製品は、例えば、ディスケットまたは図５のＣＤ−ＲＯＭ５００によって図示されるＣＤ−ＲＯＭなどのコンピュータ可読媒体を備える。コンピュータ可読媒体は、プログラム命令を備えるコンピュータプログラムを記憶していてもよい。コンピュータプログラムは、データ処理ユニット５３０にローディング可能でよく、例えば、デバイス５１０に備えられうる。データ処理装置５３０にローディングされると、コンピュータプログラムは、データ処理ユニット６３０に連携した、またはデータ処理装置６３０に不可欠のメモリ５２０に記憶されうる。いくつかの実施形態によれば、コンピュータプログラムは、データ処理ユニットにローディングされて実行される際、例えば図１に示した方法による方法工程をデータ処理ユニットに実施させることができる。

本明細書において、種々の実施形態に対して参照を行った。しかしながら、当業者であれば、なお請求の範囲内である説明した実施形態の多数の変形例を認識するであろう。例えば、本明細書で説明される方法実施形態は、特定の順で実行される方法工程を通して例示的な方法を説明する。しかしながら、これらのイベントの順序は、請求の範囲から逸脱しない範囲で別の順で起こってもよいと認識される。さらに、いくつかの方法工程は、順におよび逆に実行されると説明されていても、平行して実行されうる。

同様に、実施形態の説明において、機能ブロックを特定の部に分割することは決して限定ではないと認識されたい。逆に、これらの分割は単なる例示である。本発明で一つの部として説明される機能ブロックは、二つ以上の部に分けられうる。同様に、本明細書で説明される、二つ以上の部として実装される機能ブロックは、請求の範囲を逸脱しない範囲で、単一の部として実装しうる。例えば、図３のコントローラ３５０は、いくつかの部として実装されてよく、および／または図２Ａ、図２Ｂ、図２Ｃ、および図３のタイミング回路２６０、３６０は、いくつかの部（例、一つはＡＤＣクロックを発生させ、一つはＭ個のタイミング信号を発生させる）として実装しうる。別の例について述べると、図２Ａおよび３のタイムアライナ２３０ａ、３３０は、処理経路ごとに一つの部として実行されうる。

したがって、説明された実施形態の詳細は、単に例示の目的であり、決して限定ではない。と認識されたい。その代わり、請求の範囲内のすべての変形例は、そこに含まれると意図される。

Claims (17)

1. アナログ入力信号を、サンプルレートＲを有するデジタル出力信号に変換するためのタイムインターリーブ型アナログ／デジタル変換器を動作させる方法であって、前記タイムインターリーブ型アナログ／デジタル変換器は、
   それぞれがアナログ入力およびデジタル出力を有する整数Ｎ個の構成アナログ／デジタル変換器のアレイと、
   整数Ｎ個のサンプルホールドユニットであって、各サンプルホールドユニットがＮ個の構成アナログ／デジタル変換器のそれぞれの一つのアナログ入力に接続される、サンプルホールドユニットと、
   タイミング回路（１２０）であって、
   アナログ／デジタル変換器動作クロックに基づいて動作する構成アナログ／デジタル変換器がＭ／Ｒと等しい時間周期中にアナログ信号サンプルをデジタル化することを可能にする周期を有するアナログ／デジタル変換器動作クロック信号と、
   Ｍ個のタイミング信号であって、各タイミング信号が周期Ｍ／Ｒを有し、ＭはＮより小さいかＮと等しい、タイミング信号と、を発生させる、タイミング回路（１２０）と、を備え、
   前記方法は、前記Ｎ個の構成アナログ／デジタル変換器の数Ｍのそれぞれについて（１５０）、前記Ｍ個の構成アナログ／デジタル変換器のそれぞれが、対応するサンプルホールドユニットと連携し、
   前記対応するサンプルホールドユニットを前記Ｍ個のタイミング信号のそれぞれの一つでクロックして、前記構成アナログ／デジタル変換器の前記アナログ入力で前記アナログ入力信号のサンプルを提供し、タイミング信号は、二つ以上の前記サンプルホールドユニットをクロックするのに用いない、工程（１６０）と、
   前記構成アナログ／デジタル変換器を前記アナログ／デジタル変換器動作クロックに基づいて動作させ、前記構成アナログ／デジタル変換器の前記デジタル出力でデジタル信号を提供する工程（１７０）と、
   前記構成アナログ／デジタル変換器の前記デジタル出力の前記デジタル信号のサンプルを、前記Ｍ個のタイミング信号の前記それぞれの一つに基づいて前記デジタル出力信号のサンプルとして提供する工程（１８０、１９０）と、を備えた、タイムインターリーブ型アナログ／デジタル変換器を動作させる方法。
2. 前記タイムインターリーブ型アナログ／デジタル変換器は、Ｎ個の入力およびＮ個の出力を有するタイムアライナを備え、各出力はそれぞれの入力と連携され、各入力は前記Ｎ個の構成アナログ／デジタル変換器のそれぞれの一つの前記デジタル出力に接続され、前記構成アナログ／デジタル変換器の前記デジタル出力の前記デジタル信号の前記サンプルを、前記Ｍ個のタイミング信号の前記それぞれの一つに基づいて前記デジタル出力信号のサンプルとして提供し、
   前記タイムアライナを前記Ｍ個のタイミング信号の前記それぞれの一つでクロックする工程（１８０）と、
   前記Ｍ個のタイミング信号の前記それぞれの一つで前記タイムアライナをクロックすることに応じて、前記デジタル信号を、前記構成アナログ／デジタル変換器の前記デジタル出力から、前記タイムアライナの対応する入力を介して前記タイムアライナの対応する出力に伝達する工程（１８０）と、を備え、前記タイムアライナの前記対応する出力の前記デジタル信号は、サンプルレートＲ／Ｍを有する、請求項１に記載の方法。
3. 前記タイムアライナの前記対応する出力の前記デジタル信号を多重化する工程（１９０）をさらに備えた、請求項２に記載の方法。
4. Ｒが乗算された構成アナログ／デジタル変換器の潜在時間ＴがＭよりも小さいかまたはＭと等しいことを満たす整数としてＭを決定する工程（１１０）をさらに備えた、請求項１乃至請求項３のいずれか一項に記載の方法。
5. 前記整数Ｍは、Ｒが乗算されたＴがＭより小さいかまたはＭと等しいことを満たす最小の整数として決定される、請求項４に記載の方法。
6. ＭはＮより小さく、前記方法は、前記Ｍ個の構成アナログ／デジタル変換器に含まれない構成アナログ／デジタル変換器を、低エネルギーモードに入らせる工程（１４０）をさらに備えた、請求項１乃至請求項５のいずれか一項に記載の方法。
7. 前記Ｎ個の構成アナログ／デジタル変換器のアレイから前記Ｍ個の構成アナログ／デジタル変換器を選択する工程（１３０）をさらに備えた、請求項６に記載の方法。
8. コンピュータ可読媒体（５００）を備えたコンピュータプログラム製品であって、プログラム命令を備えるコンピュータプログラムを有し、前記コンピュータプログラムは、データ処理ユニット（５３０）にローディング可能であり、前記コンピュータプログラムが前記データ処理ユニットによって実行されるとき、請求項１乃至請求項７のいずれか一項に記載の方法を実施するよう適合された、コンピュータプログラム製品。
9. アナログ入力信号を、サンプルレートＲを有するデジタル出力信号に変換するタイムインターリーブ型アナログ／デジタル変換器であって、前記タイムインターリーブ型アナログ／デジタル変換器は、
   整数Ｎ個の構成アナログ／デジタル変換器（２２１、２２２、２２３、３２１、３２２、３２３）のアレイであって、各構成アナログ／デジタル変換器はアナログ入力およびデジタル出力を有し、アナログ／デジタル変換器動作クロックに基づいて動作して前記デジタル出力でデジタル信号を提供するよう適合された、構成アナログ／デジタル変換器（２２１、２２２、２２３、３２１、３２２、３２３）のアレイと、
   整数Ｎ個のサンプルホールドユニット（２１１、２１２、２１３、３１１、３１２、３１３）であって、各サンプルホールドユニットは前記Ｎ個の構成アナログ／デジタル変換器のそれぞれの一つの前記アナログ入力に接続され、Ｍ個のタイミング信号のそれぞれの一つに基づいて動作して前記各構成アナログ／デジタル変換器の前記アナログ入力で前記アナログ入力信号のサンプルを提供するよう適合さ、二つ以上の前記サンプルホールドユニットをクロックするのにタイミング信号は用いられない、サンプルホールドユニット（２１１、２１２、２１３、３１１、３１２、３１３）と、
   前記構成アナログ／デジタル変換器の前記デジタル出力の前記デジタル信号のサンプルを、前記デジタル出力信号のサンプルとして、前記Ｍ個のタイミング信号の前記それぞれの一つに基づいて提供するよう適合された、一つ以上のデジタル出力処理ユニット（２３０ａ、２４０ａ、２３０ｂ、２４０ｂ、２３０ｃ、２４０ｃ、３３０）と、
   タイミング回路（２６０、３６０）であって、
   前記アナログ／デジタル変換器動作クロックに基づいて動作する構成アナログ／デジタル変換器がＭ／Ｒと等しい時間周期中にアナログ信号サンプルをデジタル化することを可能にする周期を有する前記アナログ／デジタル変換器動作クロック信号（２６２、３６２）と、
   Ｍ個のタイミング信号（２６５、３６５）であって、各タイミング信号がＭ／Ｒの周期を有し、ＭはＮより小さいかＮと等しい、タイミング信号（２６５、３６５）と、を発生させるよう適合された、タイミング回路（２６０、３６０）と、を備えた、タイムインターリーブ型アナログ／デジタル変換器。
10. 前記一つ以上のデジタル出力処理ユニットは、Ｎ個の入力とＮ個の出力を有するタイムアライナ（２３０ａ、３３０）を備え、前記タイムアライナの各出力は前記タイムアライナのそれぞれの入力と連携され、前記タイムアライナの各入力は前記Ｎ個の構成アナログ／デジタル変換器のそれぞれの一つの前記デジタル出力に接続され、前記タイムアライナは、前記タイムアライナの前記出力のそれぞれについて、前記タイムアライナが前記Ｍ個のタイミング信号の前記それぞれの一つでクロックされるのに応じて、前記デジタル信号を、前記各構成アナログ／デジタル変換器の前記デジタル出力から、前記タイムアライナの前記それぞれの入力を介して前記タイムアライナの前記出力に伝達するよう適合され、前記タイムアライナの前記出力の前記デジタル信号は、サンプルレートＲ／Ｍを有する、請求項９に記載のタイムインターリーブ型アナログ／デジタル変換器。
11. 前記一つ以上のデジタル出力処理ユニットは、前記タイムアライナの前記出力の前記デジタル信号を多重化して、前記デジタル出力信号を生成するよう適合されたマルチプレクサ（２４０ａ、３４０）をさらに備えた、請求項１０に記載のタイムインターリーブ型アナログ／デジタル変換器。
12. ＭはＮと等しい、請求項９乃至請求項１１のいずれか一項に記載のタイムインターリーブ型アナログ／デジタル変換器。
13. ＭはＮより小さく、前記タイムインターリーブ型アナログ／デジタル変換器は、前記Ｎ個の構成アナログ／デジタル変換器のうちのＭ個を、前記アナログ／デジタル変換器動作クロックに基づいて動作させて、前記デジタル出力で前記デジタル信号を提供するよう、および前記Ｍ個の構成アナログ／デジタル変換器に含まれない構成アナログ／デジタル変換器を、低エネルギーモードに入らせるよう適合されたコントローラ（３５０）をさらに備えた、請求項９乃至請求項１１のいずれか一項に記載のタイムインターリーブ型アナログ／デジタル変換器。
14. 前記コントローラ（３５０）は、前記Ｎ個の構成アナログ／デジタル変換器のアレイから前記Ｍ個の構成アナログ／デジタル変換器を選択するようさらに適合された、請求項１３に記載のタイムインターリーブ型アナログ／デジタル変換器。
15. 請求項９から請求項１４のいずれか一項に記載のタイムインターリーブ型アナログ／デジタル変換器を備えた集積回路。
16. 請求項９乃至請求項１４のいずれか一項に記載のタイムインターリーブ型アナログ／デジタル変換器または請求項１５に記載の集積回路を備えた電子機器。
17. アナログ入力信号を、サンプルレートＲを有するデジタル出力信号に変換するためのタイムインターリーブ型アナログ／デジタル変換器の製造方法であって、前記タイムインターリーブ型アナログ／デジタル変換器は、
    整数Ｎ個の構成アナログ／デジタル変換器のアレイであって、各構成アナログ／デジタル変換器はアナログ入力およびデジタル出力を有し、アナログ／デジタル変換器動作クロックに基づいて動作して、前記デジタル出力でデジタル信号に構成アナログ／デジタル変換器潜在時間Ｔを提供するよう適合された、構成アナログ／デジタル変換器のアレイと、
    整数Ｎ個のサンプルホールドユニットであって、各サンプルホールドユニットは、前記Ｎ個の構成アナログ／デジタル変換器のそれぞれの一つの前記アナログ入力に接続され、Ｎ個のタイミング信号のそれぞれの一つに基づいて動作して、前記各構成アナログ／デジタル変換器の前記アナログ入力で前記アナログ入力信号のサンプルを提供するよう適合され、タイミング信号は二つ以上の前記サンプルホールドユニットをクロックするのには用いられない、サンプルホールドユニットと、
    一つ以上のデジタル出力処理ユニットであって、前記構成アナログ／デジタル変換器の前記デジタル出力の前記デジタル信号のサンプルを、前記デジタル出力信号のサンプルとして、前記Ｍ個のタイミング信号の前記それぞれの一つに基づいて提供するよう適合された、デジタル出力処理ユニットと、
    前記アナログ／デジタル変換器動作クロック信号および各タイミング信号が周期Ｎ／Ｒを有する前記Ｎ個のタイミング信号を発生させるよう適合されたタイミング回路と、を備え、
    前記方法は、
    Ｒが乗算されたＴがＭより小さいかＭと等しくなることを満たす整数Ｍを決定する工程と、
    Ｍと等しいＮを選択する工程と、を備えた、タイムインターリーブ型アナログ／デジタル変換器の製造方法。

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