JP2002535909A - 低エネルギーａｄｃ - Google Patents

Abstract

(57)【要約】 本発明は並列式アナログ・ディジタル変換器（ＡＤＣ）に関するものであって、それは、少なくとも２つのＡ／Ｄチャンネルであって、１つの入力および１つの出力を有し、アナログ入力信号がディジタル出力信号に変換され、Ａ／Ｄチャンネルの入力の各々がサンプルおよびホールド・ユニットにつながれた少なくとも２つのＡ／Ｄチャンネル；少なくとも２つの入力を有し、それらの入力の各々がＡ／Ｄチャンネルの出力へつながれたマルチプレクサ；Ａ／Ｄチャンネルにクロックを与え、マルチプレクサ・ユニットを制御するための時間制御ユニット；を含んでおり、更にいわゆるアイドル・モードからいわゆる通常モードへスイッチするための手段が設けられている。本発明はまた、並列式アナログ・ディジタル変換においてエネルギーを節約する方法にも関する。

Description

【発明の詳細な説明】

【０００１】 （発明の分野） 本発明は、それぞれ対応する請求項１および７の前文に従う、並列式アナログ
・ディジタル変換器および並列式のアナログ・ディジタル変換法に関する。

【０００２】 （従来技術の説明） 既知の技術レベルに従う並列式アナログ・ディジタル変換器については、なか
でも１９９７年３月号のＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａ
ｔｅ Ｃｉｒｃｕｉｔｓ誌の第３２巻、第３号に発表された、ＩＥＥＥ学生会員
クワン ヤン キム（Ｋｗａｎｇ Ｙｏｕｎｇ Ｋｉｍ）、ナオヤ クサヤナギ
（Ｎａｏｙａ Ｋｕｓａｙａｎａｇｉ）、正会員のアサッド Ａ． アビディ（
Ａｓａｄ Ａ． Ａｂｉｄｉ）著の“１０−ｂ、１００−ＭＳ／ｓのＣＭＯＳ
Ａ／Ｄ変換器（Ａ １０−ｂ，１００−ＭＳ／ｓ ＣＭＯＳ Ａ／Ｄ Ｃｏｎｖ
ｅｒｔｅｒ）”に述べられている。

【０００３】 この種のアナログ・ディジタル変換器に関する１つの問題は、それらが不必要
に多量のエネルギーを消費することである。

【０００４】 （発明の概要） 本発明の目的は、並列式アナログ・ディジタル変換器の電力消費を削減するこ
とである。

【０００５】 この問題は、本発明に従って、それぞれ対応する請求項１および７の特徴付け
条項に従う配置および方法で対処される。

【０００６】 並列式アナログ・ディジタル変換器が使用されると想定される環境は、例えば
、ＤＳＬモデム（ディジタル加入者ループ）や、移動電話システムのように使用
時に活動状態が変動するシステムである。それらは、必ずしも全く同一である必
要はないが、例えば、ケーブルや無線電波を含む通信チャンネルを介して互いに
通信を行う２つの等価なシステムである。多くのユニットが１つの同一通信チャ
ンネルを共有することも可能である。無線電波を介して通信を行う場合がそうで
ある。

【０００７】 本発明の１つの特徴は、従来行われてきたようにオン／オフ・モードだけを使
用する代わりに、Ａ／Ｄ変換器を一般的な要求に応えるように適応させることに
よってエネルギーの節約ができることである。

【０００８】 本発明の別の特徴は本方法が並列式アナログ・ディジタル変換器に容易に組み
込めることである。

【０００９】 ここで本発明の好適な実施の形態および添付の図面を参照しながら、本発明に
ついてもっと詳しく説明することにしよう。

【００１０】 図１に従う並列式アナログ・ディジタル変換器の例示された実施の形態では、
アナログ入力信号５は４つのＡ／Ｄチャンネル２０、２２、２４、および２６中
へ入力され、各Ａ／Ｄチャンネルはそれぞれ対応するサンプルおよびホールド・
ユニット２１、２３、２５、および２７を含んでいる。これらのＡ／Ｄチャンネ
ルは１つの信号入力および１つの信号出力を有する。サンプルおよびホールド・
ユニット２１、２３、２５、および２７は時間制御ユニット１０によって監視お
よび制御される。Ａ／Ｄチャンネル２０、２２、２４、および２６は図示の場合
は外部供給電源である供給電圧源５０へつながれている。供給電圧スイッチ３０
、３２、３４、および３６が供給電圧源５０とＡ／Ｄチャンネルの各々との間に
設けられている。信号４０、４２、４４、および４６によって活動制御１５の制
御の下でＡ／Ｄチャンネルが通常状態と静止状態との間で操作される。活動制御
１５は、また、システム制御ユニット（図示されていない）によって制御される
。Ａ／Ｄチャンネル４０、４２、４４、および４６上の出力は多重化ユニット１
７中で一緒に多重化される。多重化ユニット１７からの出力信号はアナログ入力
信号のディジタル表現である。

【００１１】 並列式Ａ／Ｄ変換器はいくつかのクロック周期にまたがる動作サイクルを有す
るので、スタート時刻を決める必要がある。原理的にＡ／Ｄチャンネルは互いに
独立している。時間制御ユニット１０が、各チャンネルをスタートすべき時刻を
指示する。時間制御ユニット１０はまた、電力消費削減のためにも使用できる。
もし動作シーケンスが静止状態よりも多くのエネルギーを消費するならば、Ａ／
Ｄチャンネルをスタートさせる頻度をより少なくすることによってエネルギーを
節約できる。エネルギー節約のためのもっと積極的な方法は供給電圧５０をスイ
ッチ３０、３２、３４、および３６を介して切断することである。供給電圧は、
例えば、＋５Ｖでよい。

【００１２】 図２に示す並列式アナログ・ディジタル変換器の実施例の場合には、アナログ
入力信号５は共通のサンプルおよびホールド・ユニット２１を介して４つのＡ／
Ｄチャンネル２０、２２、２４、および２６中へ入力される。これらのＡ／Ｄチ
ャンネルは１つの信号入力および１つの信号出力を含む。サンプルおよびホール
ド・ユニット２１は時間制御ユニット１０によって監視および制御される。供給
電圧源５０がＡ／Ｄチャンネル２０、２２、２４、および２６へつながれており
、この電圧源は図示の場合には外部供給電源である。供給電圧スイッチ３０、３
２、３４、および３６が供給電圧源５０とＡ／Ｄチャンネルの各々との間に設け
られている。信号４０、４２、４４、および４６によって活動制御１５の制御の
下でＡ／Ｄチャンネルは通常状態と静止状態との間で操作される。活動制御１５
は、また、システム制御ユニット（図示されていない）によって制御される。Ａ
／Ｄチャンネル４０、４２、４４、および４６上の出力は多重化ユニット１７中
で一緒に多重化される。多重化ユニット１７からの出力信号はアナログ入力信号
のディジタル表現である。

【００１３】 図２の実施例は、ユーティリティ信号（入力信号）が、選ばれた時刻に単に標
本化およびＡ／Ｄ変換される代わりに、周期毎に標本化され選ばれた時刻にＡ／
Ｄ変換される点で図１の実施例とは異なっている。本質的な違いは、Ａ／Ｄ変換
器の一部のみを切り、変換器の残りを通常どおりに動作させることがいくつかの
理由により実用的であるということである。この場合にエネルギーの節約はより
小さいが、起動ルーチンにおいて問題が発生する場合には必要な手続きであるか
もしれない。Ｓ／Ｈユニット２１、２３、２５、および２７は定常的に作動して
いるＡ／Ｄ変換器部の例である。

【００１４】 特定の例では、並列式アナログ・ディジタル変換器中のＡ／Ｄチャンネルのい
くつかを切断することができ、それによってエネルギーを節約することができる
。ウエイク・アップ・トーン（ｗａｋｅ ｕｐ ｔｏｎｅ）あるいは警告トーン
の検出は１つまたは数個のＡ／Ｄチャンネルで行うことができる。周波数は明確
には決定できない。しかし、もし多分正しいとみられる信号が発生すれば、その
他のＡ／Ｄチャンネルは注意を喚起され、より綿密な調査が行われる。

【００１５】 待機モードはしばしばより低い性能を要求する。低い性能は、例えば、クロッ
ク周波数を下げたり、あるいはＡ／Ｄチャンネル中の構築ブロックである比較器
および演算増幅器中の電流を変更したりすることによって達成できる。

【００１６】 パイプライン方式または連続近似型のＡ／Ｄ変換器はアナログ入力信号のディ
ジタル表現を見出すためのアルゴリズムで動作する。このアルゴリズムは中間結
果を得るなどのために、最上位ビットから始まる。中間結果の精度はビットが計
算されるにつれて増大する。ディジタル出力信号の要求精度が低い場合には、予
め定められた精度に到達した後で変換を終了させることによってエネルギーを節
約できる。

【００１７】 一般に言って、高性能を実現するためには大電力の入力が必要となる。駆動信
号の存在を検出するのに、それほど高い精度やエネルギー消費は必要ではない。
この点に関していくつかの状況が考えられる。第１の状況は、使用されていない
場合に通信チャンネルは沈黙し、システムを駆動すべき時に信号を送る場合であ
る。信号の存在を検出するにはこれで十分である。第２の状況は、チャンネルが
使用されていないときに、その通信チャンネル上に雑音やその他の信号が存在す
る場合である。その場合、特別な１つのトーンまたはトーン群を検出することが
必要となるが、１つのトーンまたは複数のトーンの存在を検出すれば十分である
。第３の状況は、入力の駆動信号が、特定のユニットを駆動すべきことを示すメ
ッセージまたは番地を含む場合である。この場合は、まずメッセージを復号する
必要がある。本発明によれば、第１の状況では信号の存在を検出するのにアナロ
グ・ディジタル変換が使用される。この検出は受信したデータを解析することに
よって実行される。駆動信号は実際のメッセージ信号よりも少ない情報を含むと
仮定される。従って、受信要求は、信号の検出には十分であるが低いものとなる
。このことは数個のＡ／Ｄチャンネルあるいは単一のＡ／Ｄチャンネルで実現で
きる。Ａ／Ｄチャンネル中の精度も既に述べたように、引き下げられる。

【００１８】 本発明に従えば、第２の状況において、アナログ・ディジタル変換器は知能的
に使用すべきである。信号および雑音に対して適用できる仕様は、使用すべきチ
ャンネル数の基礎として用いられる。この点に関して、フル稼働の場合と比べて
要求は低いと仮定している。１つまたは複数のトーンを検出すべき場合には、そ
のトーンを一義的に検出することは多分不可能である。エイリアス？によってＡ
／Ｄ変換器出力の周波数表現が変更されよう。並列式アナログ・ディジタル変換
器は時刻ｎ／ｆｓで標本化を行う。ここでｎは整数でｆｓは並列式アナログ・デ
ィジタル変換器に関する実効的な標本化周波数である。各チャンネルはｍ／ｆｓ
の時間間隔で標本化を行う。ここでｍはチャンネル数である。従って、各チャン
ネルに対する標本化周波数はｆｓ／ｍである。時間制御ユニットは、各チャンネ
ルが、対応する標本化を行うべき時刻を決定する。もし標本が時間的に均等に分
散すべきであると仮定されれば、第１チャンネルはそれの標本化を時刻ｍ×ｎ／
ｆｓにおいて行い、また第２チャンネルはそれの標本化を時刻（ｍ×ｎ＋ｍ−１
）／ｆｓにおいて行う。ナイキスト（Ｎｙｑｖｉｓｔ）によれば、アナログ周波
数は、標本化周波数の半分までは、アナログ・ディジタル変換器から到着する時
間離散的表現において一義的である。いくつかのスイッチがオフの場合には周波
数表現は一義的にはならないであろうが、ディジタル表現が得るアナログ周波数
は知ることができる。

【００１９】 もしアナログ・ディジタル変換器が、一義的に表現できる周波数帯域外の信号
を検出するために待機していれば、標本化された値から、受信したトーンが正し
いと仮定することが可能かどうかを知ることができる。正しい周波数というのは
、例えば、ｆｓが４４ＭＨｚでトーンが１０ＭＨｚ、そしてＡＤＣへのすべての
許可された入力信号が０−２２ＭＨｚの周波数帯にある場合には、トーンの１０
ＭＨｚを明瞭に検出することが可能である、ということを意味する。ここでもし
４つのＡ／Ｄチャンネルのうち３つが切られれば、等価的な標本化周波数は１１
ＭＨｚに変更される。ナイキストの標本化理論に従えば、周波数１ＭＨｚ、１０
ＭＨｚ、１２ＭＨｚ、および２１ＭＨｚを有するトーンは、Ａ／Ｄ変換器の出力
データ中で同一に見えよう。

【００２０】 トーンが狭帯域トーンの場合、そしてシステム仕様からウエイク・アップ・ト
ーン以外に送信されるトーンがない場合、そのトーンを検出できる可能性は高い
。疑わしい場合には、アナログ・ディジタル変換器を駆動して何が受信されたの
かをはっきり判定する必要がある。

【００２１】 第３の状況では、もしメッセージが狭帯域メッセージであれば、Ａ／Ｄ変換器
の低い精度にも拘わらず周波数表現は一義的であるという事実によって、アナロ
グ・ディジタル変換器を完全に駆動することなしに、そのメッセージを検出する
ことができる。メッセージが広帯域メッセージの場合は、アナログ・ディジタル
変換器全体を駆動する必要がある。

【００２２】 チャンネルは切断することができ、スイッチ３０、３２、３４、または３６の
うちの１つまたは複数を切断することによって、Ａ／Ｄチャンネルの１つまたは
複数への供給電流を十分に低減することによって、エネルギーを節約できる。

【００２３】 別の方法は回路クロックを切断するものである。もしクロックがスタティック
であれば、クロックを切断すれば十分である。ただし、クロックがダイナミック
・モードを含むものであれば、スイッチ３０、３２、３４、および３６を介して
電圧供給を切断することが有益であることも多い。ダイナミック・モードでの問
題点は、キャパシタ中の電荷の助けによって論理値が保持されることである。こ
の電荷は時間とともにリークするはずである。電荷は通常はクロック周期毎に更
新される。１０％の電荷リークであれば、論理１と論理０の区別が可能であるた
め、大きな影響はない。しかしクロックが長時間にわたって切断された場合など
には大量の電荷がリークすることもありえる。もしダイナミック・モードがイバ
ータへの入力であり、電位がアースと供給電圧の間のどこかに到達すれば、イン
バータを通して流れる大きな電流の経路によって短絡回路が生ずる。

【００２４】 インバータ、ＣＭＯＳ中の１つの論理ブロック（ゲート）は通常は２個のトラ
ンジスタを含む。インバータ入力がアースへつながれる場合は、前記トランジス
タの１個は導通する。他方、インバータ入力が供給電圧へつながれる場合は、他
方のトランジスタが導通する。両トランジスタはそれらの中間の電圧、すなわち
、アースと供給電圧との間の或る電圧で導通できる。

【００２５】 Ａ／Ｄチャンネルのアナログ部分、例えば、比較器および演算増幅器はしばし
ば制御信号を有し、それによって例えば、待機または停止電流を制御する。これ
らの制御信号はＡ／Ｄチャンネルのアナログ部を切断するために利用することが
できる。

【００２６】 実際的な理由で、単に回路の主要部分を切断することが考えられる。図２に示
すように、共通のサンプルおよびホールド・ユニットを含むことも考えられる。

【図面の簡単な説明】

【図１】 本発明の電力節約機能を組み込むことのできる並列式アナログ・ディジタル変
換器の実施例を示す。

【図２】 本発明の電力節約機能を組み込むことのできる並列式アナログ・ディジタル変
換器の別の実施例を示す。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｕ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ， ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，Ｌ Ｋ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ， ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，Ｔ Ｍ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ ，ＺＷ

Claims (12)

【特許請求の範囲】
1. 【請求項１】 並列式アナログ・ディジタル変換器（ＡＤＣ）であって： １つの信号入力と１つの信号出力を含み、アナログ入力信号をディジタル出力
   信号に変換すると共に、前記信号入力の各々をサンプルおよびホールド・ユニッ
   トに結合するようにした、少なくとも２つのＡ／Ｄチャンネル； 少なくとも２つの入力および１つの出力を含み、該入力の各々が前記Ａ／Ｄチ
   ャンネルの前記出力へ結合された、マルチプレクサ・ユニット；および 計算チャンネルにクロック信号を与え、前記マルチプレクサ・ユニットを制御
   するための時間制御ユニット； を含み、 前記アナログ・ディジタル変換器に対して、いわゆるアイドル・モードといわ
   ゆる通常モードとの間でスイッチングを行うための手段が設けられていることを
   特徴とする、 並列式アナログ・ディジタル変換器。
2. 【請求項２】 請求項１に記載の並列式アナログ・ディジタル変換器であっ
   て、少なくとも１つのＡ／Ｄチャンネルが、前記変換器のアイドル・モードにお
   いて、完全にあるいは部分的に切断されることを特徴とする並列式アナログ・デ
   ィジタル変換器。
3. 【請求項３】 請求項１に記載の並列式アナログ・ディジタル変換器であっ
   て、前記時間制御ユニットの前記クロック周波数が前記アイドル・モードにおい
   て低下することを特徴とする並列式アナログ・ディジタル変換器。
4. 【請求項４】 請求項２に記載の並列式アナログ・ディジタル変換器であっ
   て、前記Ａ／Ｄチャンネルへの前記電流が減らされるかあるいは完全に切断され
   ることを特徴とする並列式アナログ・ディジタル変換器。
5. 【請求項５】 先行する請求項のいずれか１項に記載の並列式アナログ・デ
   ィジタル変換器であって、前記アナログ・ディジタル変換器中の少なくとも１つ
   のＡ／Ｄチャンネルが、駆動信号を検出するように、また前記アナログ・ディジ
   タル変換器をアイドル・モードから通常モードへスイッチするように適応してい
   ることを特徴とする並列式アナログ・ディジタル変換器。
6. 【請求項６】 請求項１−４のいずれか１項に記載の並列式アナログ・ディ
   ジタル変換器であって、前記アナログ・ディジタル変換器が、前記Ａ／Ｄチャン
   ネルの少なくとも１つにおいて、与えられた信号不在の時間が経過した後でアイ
   ドル・モードへスイッチするように適応していることを特徴とする並列式アナロ
   グ・ディジタル変換器。
7. 【請求項７】 並列式アナログ・ディジタル変換に関する方法であって： １つの信号入力および１つの信号出力を含む少なくとも２つのＡ／Ｄチャンネ
   ルの助けによってアナログ入力信号をディジタル出力信号に変換する工程であっ
   て、前記Ａ／Ｄチャンネル上の前記信号入力の各々がサンプルおよびホールド・
   ユニットにつながれている変換工程； 前記Ａ／Ｄチャンネルの各々からの前記ディジタル出力信号を、マルチプレク
   サ・ユニット中で一緒に多重化する工程；および 時間制御ユニットの助けによって、前記Ａ／Ｄチャンネルおよび前記マルチプ
   レクサ・ユニットにクロックを与え制御する工程； を含み、 前記アナログ・ディジタル変換器をいわゆるアイドル・モードといわゆる通常
   モードとの間でスイッチする前記別の工程によって特徴付けられる、 並列式アナログ・ディジタル変換に関する方法。
8. 【請求項８】 請求項７に記載の並列式アナログ・ディジタル変換に関する
   方法であって、前記アイドル・モードにある少なくとも１つのＡ／Ｄチャンネル
   において、完全にあるいは部分的に切断することを特徴とする並列式アナログ・
   ディジタル変換に関する方法。
9. 【請求項９】 請求項７に記載の並列式アナログ・ディジタル変換に関する
   方法であって、前記時間制御ユニットの前記クロック周波数を前記アイドル・モ
   ードにおいて低下させることを特徴とする並列式アナログ・ディジタル変換に関
   する方法。
10. 【請求項１０】 請求項９に記載の並列式アナログ・ディジタル変換に関す
    る方法であって、前記Ａ／Ｄチャンネルへの電流を減らすかあるいは完全に切断
    することを特徴とする並列式アナログ・ディジタル変換に関する方法。
11. 【請求項１１】 請求項７−１０のいずれか１項に記載の並列式アナログ・
    ディジタル変換に関する方法であって、前記アナログ・ディジタル変換器中の少
    なくとも１つのＡ／Ｄチャンネルによって駆動信号を検出すること；および前記
    アナログ・ディジタル変換器をアイドル・モードから通常モードへスイッチする
    ことを特徴とする並列式アナログ・ディジタル変換に関する方法。
12. 【請求項１２】 請求項７−１０のいずれか１項に記載の並列式アナログ・
    ディジタル変換に関する方法であって、前記Ａ／Ｄチャンネルの少なくとも１つ
    において一定の期間、信号不在が示された場合に、前記ディジタル変換器をそれ
    の通常モードからそれのアイドル・モードへスイッチすることを特徴とする並列
    式アナログ・ディジタル変換に関する方法。