JP2016513898A5

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Publication number: JP2016513898A5
Application number: JP2015560709A
Authority: JP
Filing date: 2014-03-07
Publication date: 2017-04-13

Claims

アナログ入力信号を、サンプルレートＲを有するデジタル出力信号に変換するためのタイムインターリーブ型アナログ／デジタル変換器を動作させる方法であって、前記タイムインターリーブ型アナログ／デジタル変換器は、
Ｍ個のタイミング信号を発生させるためのタイミング回路と、
それぞれがアナログ入力およびデジタル出力を有する整数Ｎ個の構成アナログ／デジタル変換器のアレイと、を備え、
前記方法は、
前記構成アナログ／デジタル変換器のアレイの少なくともいくつかのアクティベーション（１１０）のそれぞれについて、
整数Ｋ個の前記構成アナログ／デジタル変換器の第一組と、整数Ｌ個の前記構成アナログ／デジタル変換器の第二組とを定義する工程（１２０）であって、Ｋ＋Ｌ＝Ｎであり、Ｋは少なくとも１でありＮよりも小さく、前記第一組および前記第二組は重複しない、工程（１２０）と、
前記第一組の前記構成アナログ・デジタル変換器のそれぞれの前記アナログ入力に、欠陥測定（１３４）のための基準値を供給する工程（１３０）と、
前記第一組の前記構成アナログ／デジタル変換器のそれぞれを前記タイミング信号の一つでクロックする工程（１３２）と、
前記第二組の前記構成アナログ／デジタル変換器のそれぞれの前記アナログ入力に、前記デジタル出力で中間構成デジタル出力信号を発生させる（１４４）ための前記アナログ入力信号を供給する工程（１４０）と、
前記第二組の前記構成アナログ／デジタル変換器のそれぞれを前記タイミング信号の一つでクロックする工程（１４２）であって、二つ以上の前記第二組の前記構成アナログ／デジタル変換器をクロックするのにタイミング信号を用いない、工程と、を備えた、方法。
前記アナログ／デジタル変換器のアレイの前記少なくともいくつかのアクティベーションのそれぞれについて、先のアクティベーションにおける前記第二組の前記Ｌ個の構成アナログ／デジタル変換器のうちから前記第一組の前記Ｋ個の構成アナログ／デジタル変換器を選択する工程をさらに備えた、請求項１に記載の方法。
前記選択は、あらゆるＮ／Ｋ個のアクティベーション中に、前記アレイのＮ個の構成アナログ／デジタル変換器のすべてが少なくとも一度前記第一組に属することになることによって条件づけられる、請求項２に記載の方法。
前記第二組の前記構成アナログ／デジタル変換器のそれぞれについて、前記構成アナログ／デジタル変換器の先の欠陥測定に基づいて前記中間構成デジタル出力信号を補償する工程（１４６）をさらに備えた、請求項１乃至請求項３のいずれか一項に記載の方法。
前記第二組の前記構成アナログ／デジタル変換器の前記補償された中間構成デジタル出力信号を多重化して（１４８）前記デジタル出力信号を生成する工程をさらに備えた、請求項４に記載の方法。
コンピュータ可読媒体（６００）を備えたコンピュータプログラム製品であって、プログラム命令を備えたコンピュータプログラムを有し、前記コンピュータプログラムは、データ処理ユニット（６３０）にローディング可能であり、前記コンピュータプログラムが前記データ処理ユニットによって実行されるとき、請求項１乃至請求項５のいずれか一項に記載の方法を実行させるよう適合された、コンピュータプログラム製品。
アナログ入力信号（５１０、５１０ｂ）を、サンプルレートＲを有するデジタル出力信号（５７０）に変換するよう適合されたタイムインターリーブ型アナログ／デジタル変換器であって、前記タイムインターリーブ型アナログ／デジタル変換器は、
Ｍ個のタイミング信号を生成するよう適合されたタイミング回路（５９０）と、
それぞれがアナログ入力とデジタル出力を有する整数Ｎ個の構成アナログ／デジタル変換器（５０１、５０２、５０３）のアレイと、
前記構成アナログ／デジタル変換器のそれぞれの前記アナログ入力に、欠陥測定のための基準値もしくは前記デジタル出力で中間構成デジタル出力信号を発生させるための前記アナログ入力信号のいずれかを供給するよう適合された前記構成アナログ／デジタル変換器（５０１、５０２、５０３）のそれぞれについてのセレクタ（５３１、５３２、５３３、５３１ｂ、５３２ｂ、５３３ｂ）と、
コントローラ（５８０、５８０ｂ）であって、前記構成アナログ／デジタル変換器のアレイの少なくともいくつかのアクティベーションについて、
整数Ｋ個の前記構成アナログ／デジタル変換器の第一組と、整数Ｌ個の前記構成アナログ／デジタル変換器の第二組とを定義し、Ｋ＋Ｌ＝Ｎであり、Ｋは少なくとも１でありＮよりも小さく、前記第一組および前記第二組は重複せず、
前記第一組の前記構成アナログ／デジタル変換器のそれぞれの前記セレクタに、前記第一組の前記構成アナログ／デジタル変換器へ前記基準値を供給させ、
前記第二組の前記構成アナログ／デジタル変換器のそれぞれの前記セレクタに、前記第二組の前記構成アナログ／デジタル変換器へ前記アナログ入力信号を供給させ、
前記第一組の前記構成アナログ／デジタル変換器のそれぞれを前記タイミング信号の一つでクロックし、
前記第二組の前記構成アナログ／デジタル変換器のそれぞれを前記タイミング信号の一つでクロックし、二つ以上の前記第二組のアナログ／デジタル変換器をクロックするのにタイミング信号は用いられない、ように適合されたコントローラ（５８０、５８０ｂ）と、を備えた、タイムインターリーブ型アナログ／デジタル変換器。
前記構成アナログ／デジタル変換器（５０１、５０２、５０３）のそれぞれについての前記セレクタ（５３１、５３２、５３３）は、前記アナログ入力信号（５１０）と前記基準値（５２１、５２２、５２３）との間で前記アナログ入力を切り替えるよう適合された、前記構成アナログ／デジタル変換器（５０１、５０２、５０３）のそれぞれについての入力スイッチ（５３１、５３２、５３３）を備え、
前記コントローラ（５８０）は、前記第一組の前記構成アナログ／デジタル変換器のそれぞれの前記入力スイッチ（５３１、５３２、５３３）を前記基準値に設定することで、前記第一組の前記構成アナログ／デジタル変換器のそれぞれの前記セレクタに、前記第一組の前記構成アナログ／デジタル変換器へ前記基準値を供給させるよう適合され、
前記コントローラ（５８０）は、前記第二組の前記構成アナログ／デジタル変換器のそれぞれの前記入力スイッチ（５３１、５３２、５３３）を前記アナログ入力信号に設定することで、前記第二組の前記構成アナログ／デジタル変換器のそれぞれの前記セレクタに、前記第二組の前記構成アナログ／デジタル変換器へ前記アナログ入力信号を供給させるよう適合された、請求項７に記載のタイムインターリーブ型アナログ／デジタル変換器。
前記デジタル出力を中間構成デジタル出力信号経路（５４７、５４８、５４９）と欠陥測定経路（５４４、５４５、５４６）との間でスイッチするよう適合された出力スイッチ（５４１、５４２、５４３）を前記構成アナログ／デジタル変換器（５０１、５０２、５０３）のそれぞれについてさらに備え、前記コントローラ（５８０）は、前記構成アナログ／デジタル変換器のアレイの少なくともいくつかのアクティベーションのそれぞれについて、前記第一組の前記構成アナログ／デジタル変換器のそれぞれの前記出力スイッチ（５４１、５４２、５４３）を前記欠陥測定経路に設定し、前記第二組の前記構成アナログ／デジタル変換器のそれぞれの前記出力スイッチ（５４１、５４２、５４３）を前記中間構成デジタル出力信号経路に設定するようさらに適合された、請求項７または請求項８に記載のタイムインターリーブ型アナログ／デジタル変換器。
前記コントローラ（５８０、５８０ｂ）は、前記構成アナログ／デジタル変換器のアレイの少なくともいくつかのアクティべーションについて、先のアクティベーションの前記第二組の前記Ｌ個の構成アナログ／デジタル変換器の中から前記第一組の前記Ｋ個の構成アナログ／デジタル変換器を選択するようさらに適合された、請求項７乃至請求項９のいずれか一項に記載のタイムインターリーブ型アナログ／デジタル変換器。
前記第二組の前記構成アナログ／デジタル変換器のそれぞれについて、前記構成アナログ／デジタル変換器の先の欠陥測定に基づいて前記中間構成デジタル出力信号を補償するよう適合された一つ以上の補償ユニット（５５１、５５２、５５３）をさらに備えた、請求項７乃至請求項１０のいずれか一項に記載のタイムインターリーブ型アナログ／デジタル変換器。
前記第二組の前記構成アナログ／デジタル変換器の前記補償された中間構成デジタル出力信号を多重化して前記デジタル出力信号を生成するよう適合されたマルチプレクサ（５６０）をさらに備えた、請求項１１に記載のタイムインターリーブ型アナログ／デジタル変換器。
請求項７乃至請求項１２のいずれか一項に記載のタイムインターリーブ型アナログ／デジタル変換器を備えた集積回路。
請求項７乃至請求項１２のいずれか一項に記載のタイムインターリーブ型アナログ／デジタル変換器または請求項１３に記載の集積回路を備えた電子機器。