JP2010263399A5 - - Google Patents

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本発明の一態様は、比較回路と、前記比較回路からの比較結果信号によりレジスタ値が設定される逐次比較レジスタを有し、逐次比較用データを出力する制御回路と、前記制御回路からの前記逐次比較用データをD/A変換して、前記逐次比較用データに対応するD/A出力信号を出力する第1のD/A変換回路と、時間的に変化するコードデータをD/A変換して、前記コードデータに対応するコード信号を出力する第2のD/A変換回路を含み、前記比較回路は、入力信号のサンプリング信号および前記コード信号の加算信号と、前記D/A出力信号とを比較する処理、或いは前記サンプリング信号と、前記D/A出力信号および前記コード信号の加算信号とを比較する処理を行い、前記制御回路は、前記逐次比較レジスタの逐次比較結果データと前記コードデータとに基づき求められる出力データを、前記入力信号のA/D変換データとして出力するA/D変換回路に関係する。
また本発明の他の態様は、比較回路と逐次比較レジスタとD/A変換回路を有する逐次比較型のA/D変換回路におけるA/D変換方法であって、時間的に変化するコードデータに対応するコード信号を生成し、入力信号のサンプリング信号および前記コード信号の加算信号と、前記D/A変換回路からのD/A出力信号とを比較する処理、或いは前記サンプリング信号と、前記D/A出力信号および前記コード信号の加算信号とを比較する処理を行い、前記逐次比較レジスタからの逐次比較結果データと前記コードデータとに基づき求められる出力データを、前記入力信号のA/D変換データとして出力するA/D変換方法に関係する。

Claims (10)

  1. 比較回路と、
    前記比較回路からの比較結果信号によりレジスタ値が設定される逐次比較レジスタを有し、逐次比較用データを出力する制御回路と、
    前記制御回路からの前記逐次比較用データをD/A変換して、前記逐次比較用データに対応するD/A出力信号を出力する第1のD/A変換回路と、
    時間的に変化するコードデータをD/A変換して、前記コードデータに対応するコード信号を出力する第2のD/A変換回路を含み、
    前記比較回路は、
    入力信号のサンプリング信号および前記コード信号の加算信号と、前記D/A出力信号とを比較する処理、或いは前記サンプリング信号と、前記D/A出力信号および前記コード信号の加算信号とを比較する処理を行い、
    前記制御回路は、
    前記逐次比較レジスタの逐次比較結果データと前記コードデータとに基づき求められる出力データを、前記入力信号のA/D変換データとして出力することを特徴とするA/D変換回路。
  2. 請求項1において、
    前記入力信号のサンプリング信号および前記コード信号の加算信号と、前記D/A出力信号とを比較する処理を行う場合に、
    前記制御回路は、前記逐次比較結果データから前記コードデータを減算して前記入力信号のA/D変換データとして出力することを特徴とするA/D変換回路。
  3. 請求項1において、
    前記サンプリング信号と、前記D/A出力信号および前記コード信号の加算信号とを比較する処理を行う場合に、
    前記制御回路は、前前記逐次比較結果データから前記コードデータを加算して前記入力信号のA/D変換データとして出力することを特徴とするA/D変換回路。
  4. 請求項1ないし3のいずれか一項において、
    前記第1のD/A変換回路の最小分解能をRS1、前記第2のD/A変換回路の最小分解能をRS2とした場合に、RS2≧RS1であることを特徴とするA/D変換回路。
  5. 請求項1ないし4のいずれか一項において、
    前記コードデータを生成して、前記第2のD/A変換回路に対して出力するコードデータ生成部を含み、
    前記コードデータ生成部は、
    所定のデータ範囲内において、A/D変換タイミング毎に異なった値になるデータを、前記コードデータとして出力することを特徴とするA/D変換回路。
  6. 請求項1ないし5のいずれか一項において、
    前記第1のD/A変換回路及び前記第2のD/A変換回路は、電荷再分配型のD/A変換回路であることを特徴とするA/D変換回路。
  7. 請求項において、
    前記第1のD/A変換回路は、
    前記比較回路の比較ノードに一端が接続される複数のキャパシタを有する第1のキャパシタアレイ部と、
    前記第1のキャパシタアレイ部の前記複数のキャパシタの他端に接続され前記逐次比較用データの上位ビットデータに基づきスイッチ制御される複数のスイッチ素子を有する第1のスイッチアレイ部と、
    前記比較ノードと第1のノードとの間に設けられる第1の直列キャパシタと、
    前記第1のノードに一端が接続される複数のキャパシタを有する第2のキャパシタアレイ部と、
    前記第2のキャパシタアレイ部の前記複数のキャパシタの他端に接続され前記逐次比較用データの下位ビットデータに基づきスイッチ制御される複数のスイッチ素子を有する第2のスイッチアレイ部を含み、
    前記第2のD/A変換回路は、
    前記比較ノードと第2のノードとの間に設けられる第2の直列キャパシタと、
    前記第2のノードに一端が接続される複数のキャパシタを有する第3のキャパシタアレイ部と、
    前記第3のキャパシタアレイ部の前記複数のキャパシタの他端に接続され前記コードデータに基づきスイッチ制御される複数のスイッチ素子を有する第3のスイッチアレイ部を含むことを特徴とするA/D変換回路。
  8. 請求項において、
    前記コードデータを生成して、前記第2のD/A変換回路に対して出力するコードデータ生成部を含み、
    前記コードデータ生成部は、
    前記逐次比較用データの下位ビットデータのデータ範囲内において、1又は複数回のA/D変換タイミング毎に異なった値になるデータを、前記コードデータとして出力することを特徴とするA/D変換回路。
  9. 請求項1ないし8のいずれか一項に記載のA/D変換回路を含むことを特徴とする電子機器。
  10. 比較回路と逐次比較レジスタとD/A変換回路を有する逐次比較型のA/D変換回路におけるA/D変換方法であって、
    時間的に変化するコードデータに対応するコード信号を生成し、
    入力信号のサンプリング信号および前記コード信号の加算信号と、前記D/A変換回路からのD/A出力信号とを比較する処理、或いは前記サンプリング信号と、前記D/A出力信号および前記コード信号の加算信号とを比較する処理を行い、
    前記逐次比較レジスタからの逐次比較結果データと前記コードデータとに基づき求められる出力データを、前記入力信号のA/D変換データとして出力することを特徴とするA/D変換方法。
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