JP2014200116A5

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Publication number: JP2014200116A5
Application number: JP2014155183A
Authority: JP
Filing date: 2014-07-30
Publication date: 2015-02-26
Anticipated expiration: 2030-11-08

Claims

入力信号に基づいてＡ／Ｄ変換を行い、Ａ／Ｄ変換データを出力するＡ／Ｄ変換回路であって、
比較回路と、
前記比較回路からの比較結果信号により逐次比較結果データが設定される逐次比較レジスターを有し、逐次比較用データを出力する制御回路と、
前記制御回路からの前記逐次比較用データをＤ／Ａ変換して、Ｄ／Ａ出力信号を出力する第１のＤ／Ａ変換回路と、
時間的に変化するコードデータをＤ／Ａ変換して、コード信号を出力する第２のＤ／Ａ変換回路と、
補正処理を行う補正部と、
を含み、
前記比較回路は、
前記入力信号のサンプリング信号と前記コード信号との加算信号を、前記Ｄ／Ａ出力信号と比較する処理、又は前記Ｄ／Ａ出力信号と前記コード信号との加算信号を、前記サンプリング信号と比較する処理を行い、
前記制御回路は、
前記逐次比較結果データと前記コードデータとに基づき求められる出力データを、前記Ａ／Ｄ変換データとして出力し、
前記補正部は、
前記コードデータを補正する補正処理を、前記補正処理より前に行われた前記Ａ／Ｄ変換において前記逐次比較レジスターに設定された前記逐次比較結果データである過去の前記逐次比較結果データに基づいて行うことを特徴とするＡ／Ｄ変換回路。
請求項１において、
前記第１のＤ／Ａ変換回路の最小分解能をＲＳ１、前記第２のＤ／Ａ変換回路の最小分解能をＲＳ２とした場合に、ＲＳ２≧ＲＳ１であることを特徴とするＡ／Ｄ変換回路。
請求項１又は２において、
前記補正部は、
前記過去の逐次比較結果データが、Ａ／Ｄ入力電圧範囲の高電位側の第１の範囲に対応するデータである場合には、前記逐次比較結果データが低電位側にシフトするように、前記コードデータの前記補正処理を行い、
前記過去の逐次比較結果データが、前記Ａ／Ｄ入力電圧範囲の低電位側の第２の範囲に対応するデータである場合には、前記逐次比較結果データが高電位側にシフトするように、前記コードデータの前記補正処理を行うことを特徴とするＡ／Ｄ変換回路。
請求項３において、
前記コードデータを生成して前記第２のＤ／Ａ変換回路に出力するコードデータ生成部を含み、
前記コードデータ生成部は、
前記過去の逐次比較結果データが、前記第１の範囲と前記第２の範囲の間の第３の範囲に対応するデータである場合には、交互に正、負となる前記コードデータを生成して前記第２のＤ／Ａ変換回路に出力することを特徴とするＡ／Ｄ変換回路。
請求項３又は４において、
前記補正部は、
前記過去の逐次比較結果データが、前記第１の範囲又は前記第２の範囲に対応するデータであったか否かについての情報を記憶する情報レジスターを含むことを特徴とするＡ／Ｄ変換回路。
請求項５において、
前記情報レジスターは、
複数のチャンネルの信号を時分割で前記Ａ／Ｄ変換する場合に、前記複数のチャンネルの各チャンネルについて、前記過去の逐次比較結果データが前記第１の範囲又は前記第２の範囲に対応するデータであったか否かについての前記情報を記憶することを特徴とするＡ／Ｄ変換回路。
請求項１乃至６のいずれか一項において、
前記コードデータを生成して、前記第２のＤ／Ａ変換回路に対して出力するコードデータ生成部を含み、
前記コードデータ生成部は、
所定のデータ範囲内において、１又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるデータを、前記コードデータとして出力することを特徴とするＡ／Ｄ変換回路。
請求項７において、
前記コードデータ生成部は、
２のべき乗倍のオーバーサンプリングの前記Ａ／Ｄ変換が行われる場合に、素数個のコードデータを生成して出力することを特徴とするＡ／Ｄ変換回路。
請求項１乃至８のいずれか一項において、
前記第１のＤ／Ａ変換回路及び前記第２のＤ／Ａ変換回路は、電荷再分配型のＤ／Ａ変換回路であることを特徴とするＡ／Ｄ変換回路。
請求項９において、
前記第１のＤ／Ａ変換回路は、
前記比較回路の比較ノードに一端が接続される複数のキャパシタを有する第１のキャパシタアレイ部と、
前記第１のキャパシタアレイ部の前記複数のキャパシタの他端に接続され前記逐次比較用データの上位ビットデータに基づきスイッチ制御される複数のスイッチ素子を有する第１のスイッチアレイ部と、
前記比較ノードと第１のノードとの間に設けられる第１の直列キャパシタと、
前記第１のノードに一端が接続される複数のキャパシタを有する第２のキャパシタアレイ部と、
前記第２のキャパシタアレイ部の前記複数のキャパシタの他端に接続され前記逐次比較用データの下位ビットデータに基づきスイッチ制御される複数のスイッチ素子を有する第２のスイッチアレイ部を含み、
前記第２のＤ／Ａ変換回路は、
前記比較ノードと第２のノードとの間に設けられる第２の直列キャパシタと、
前記第２のノードに一端が接続される複数のキャパシタを有する第３のキャパシタアレイ部と、
前記第３のキャパシタアレイ部の前記複数のキャパシタの他端に接続され前記コードデータに基づきスイッチ制御される複数のスイッチ素子を有する第３のスイッチアレイ部を含むことを特徴とするＡ／Ｄ変換回路。
請求項１乃至１０のいずれか一項において、
前記制御回路は、
前記サンプリング信号と前記コード信号との前記加算信号を、前記Ｄ／Ａ出力信号と比較する前記処理が行われる場合に、前記逐次比較レジスターの前記逐次比較結果データから前記コードデータを減算する処理を行うことを特徴とするＡ／Ｄ変換回路。
請求項１乃至１０のいずれか一項において、
前記制御回路は、
前記Ｄ／Ａ出力信号と前記コード信号との加算信号を、前記サンプリング信号と比較する前記処理が行われる場合に、前記逐次比較レジスターの前記逐次比較結果データに前記コードデータを加算する処理を行うことを特徴とするＡ／Ｄ変換回路。
請求項１乃至１２のいずれか一項に記載のＡ／Ｄ変換回路を含むことを特徴とする電子機器。
比較回路と逐次比較レジスターとＤ／Ａ変換回路とを有し、入力信号に基づいてＡ／Ｄ変換を行い、Ａ／Ｄ変換データを出力する逐次比較型のＡ／Ｄ変換回路におけるＡ／Ｄ変換方法であって、
時間的に変化するコードデータに対応するコード信号を生成し、
前記入力信号のサンプリング信号と前記コード信号との加算信号を、前記Ｄ／Ａ変換回路からのＤ／Ａ出力信号と比較する処理、又は前記Ｄ／Ａ出力信号と前記コード信号との加算信号を、前記サンプリング信号と比較する処理を行い、
前記逐次比較レジスターからの逐次比較結果データと前記コードデータとに基づき求められる出力データを、前記Ａ／Ｄ変換データとして出力し、
前記コードデータを補正する補正処理を、前記補正処理より前に行われた前記Ａ／Ｄ変換において前記逐次比較レジスターに設定された前記逐次比較結果データに基づいて行うことを特徴とするＡ／Ｄ変換方法。