JP6769141B2 - 回路装置、物理量検出装置、電子機器及び移動体 - Google Patents

Description

本発明は、回路装置、物理量検出装置、電子機器及び移動体等に関する。

従来から、アナログ信号をデジタルデータに変換するＡ／Ｄ変換回路として、逐次比較型のＡ／Ｄ変換回路が知られている。この逐次比較型のＡ／Ｄ変換回路は、比較回路と、逐次比較レジスターと、Ｄ／Ａ変換回路を備え、入力信号をサンプル・ホールドした信号を逐次比較動作によりＡ／Ｄ変換することでデジタルデータを出力する。

入力信号をｎビットのデジタルデータに変換する逐次比較型のＡ／Ｄ変換回路において、ＭＳＢ側から１ビットずつビットデータを決定していく一般的な手法を用いた場合、変換サイクルはｎサイクルとなる。サイクル数は消費電力や変換速度に影響を与えるため、変換サイクルを減らすことで、低消費電力で高速のＡ／Ｄ変換を実現する手法が提案されている。

例えば特許文献１には、アナログ信号毎に変換範囲を限定することで高速化を図る逐次比較Ａ／Ｄ変換回路が開示されている。特許文献２には、前回の変換コードの上位ビットを用い、下位ビットのみの変換をすることで高速化を図る逐次比較Ａ／Ｄ変換回路が開示されている。特許文献３には、疑似オーバーサンプリング動作を行う際に、逐次比較を行うデータ範囲を限定することで高速化を図るＡ／Ｄ変換回路が開示されている。

特開２００６−１４０８１９号公報 特開２００６−１０８８９３号公報 特開２０１３−２１１６１１号公報

特許文献１〜特許文献３のいずれも、変換範囲を限定することで変換サイクルを削減し、高速化を図っている。しかし、想定から大きく外れた信号が入力された場合、入力信号に対応するデジタルデータが変換範囲外となり、入力信号を適切に変換できないという課題があった。

本発明の幾つかの態様によれば、Ａ／Ｄ変換の高速化と、変換エラーの抑制を図る回路装置、物理量検出装置、電子機器及び移動体等を提供できる。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

本発明の一態様は、アナログ入力信号をＡ／Ｄ変換する回路装置であって、逐次比較データを保持する逐次比較レジスターを有する制御回路と、前記逐次比較レジスターからの出力データをＤ／Ａ変換するＤ／Ａ変換回路と、前記アナログ入力信号と、前記Ｄ／Ａ変換回路からの出力信号との比較処理を行う比較回路と、を含み、前記制御回路は、前記アナログ入力信号のＡ／Ｄ変換により得られるＡ／Ｄ変換結果データの変換範囲の上限値を保持する上限値レジスターと、前記変換範囲の下限値を保持する下限値レジスターを有し、逐次比較処理において、前記比較回路が同一の比較結果を所定の回数以上出力した場合に、前記上限値を増加させる更新及び前記下限値を減少させる更新の少なくとも一方を行う回路装置に関係する。

本発明の一態様では、逐次比較型のＡ／Ｄ変換回路である回路装置において、比較回路から同一の比較結果が所定の回数以上出力された場合に、変換範囲の上限値の増加、及び下限値の減少の少なくとも一方を行う。このようにすれば、更新前は変換範囲に含まれていなかった範囲を、新たに変換範囲に含めることが可能になる。つまり、変換範囲を設定することにより変換の高速化を実現するとともに、変換範囲の適切な更新によりエラーのない変換結果を出力すること等が可能になる。

また本発明の一態様では、前記制御回路は、前記逐次比較処理において、前記比較回路が、１回目の比較から同一の比較結果を前記所定の回数以上出力した場合に、前記上限値を増加させる更新及び前記下限値を減少させる更新の少なくとも一方を行ってもよい。

このようにすれば、逐次比較処理の１回目から同一の比較結果が出力されることを、上限値の増加や下限値の減少の条件とできるため、過剰に変換範囲を広げてしまうこと等を抑止できる。

また本発明の一態様では、前記制御回路は、前記アナログ入力信号の電圧レベルが前記Ｄ／Ａ変換回路からの前記出力信号の電圧レベル以上であるとの比較結果を、前記比較回路が前記所定の回数以上出力した場合に、前記上限値を増加させ、前記アナログ入力信号の電圧レベルが前記Ｄ／Ａ変換回路からの前記出力信号の電圧レベル未満であるとの比較結果を、前記比較回路が前記所定の回数以上出力した場合に、前記下限値を減少させる更新を行ってもよい。

このようにすれば、比較結果に応じて上限値又は下限値を更新することが可能になる。

また本発明の一態様では、前記制御回路は、前記上限値が前記逐次比較データのフルスケールの上限に達した場合、前記上限値を前記フルスケールの上限に更新し、前記下限値が前記逐次比較データの前記フルスケールの下限に達した場合、前記下限値を前記フルスケールの下限に更新してもよい。

このようにすれば、フルスケールの上限、下限を考慮するため、過剰に変換範囲を広げてしまうこと等を抑止できる。

また本発明の一態様では、前記制御回路は、前記アナログ入力信号の電圧レベルが前記Ｄ／Ａ変換回路からの前記出力信号の電圧レベル以上であるとの比較結果を、前記比較回路が出力した場合に、前記下限値を、更新前の前記下限値と前記逐次比較データとの間の値に更新し、前記アナログ入力信号の電圧レベルが前記Ｄ／Ａ変換回路からの前記出力信号の電圧レベル未満であるとの比較結果を、前記比較回路が出力した場合に、前記上限値を、更新前の前記上限値と前記逐次比較データとの間の値に更新する冗長範囲付加処理を行ってもよい。

このようにすれば、上限値、下限値の更新時に冗長範囲を付加でき、比較結果に誤りがある場合にも適切な変換を行うこと等が可能になる。

また本発明の一態様では、前記制御回路は、前記逐次比較処理において、前記比較回路が同一の比較結果を前記所定の回数以上出力した場合は、前記冗長範囲付加処理をスキップしてもよい。

このようにすれば、必要性が低い場合に冗長範囲付加処理をスキップできるため、変換処理の高速化が可能になる。

また本発明の一態様では、前記制御回路は、前記上限値及び前記下限値で設定される前記変換範囲の大きさが、所定の範囲幅よりも小さくなった場合は、前記冗長範囲付加処理をスキップしてもよい。

このようにすれば、Ａ／Ｄ変換結果が収束しなくなるような過剰な冗長範囲付加処理をスキップすることが可能になる。

また本発明の一態様では、前記制御回路は、前記上限値及び前記下限値で設定される前記変換範囲が前記範囲幅よりも小さくなった場合は、前記比較回路に対して、前記アナログ入力信号と前記Ｄ／Ａ変換回路からの前記出力信号との比較処理を複数回実行させる複数回比較処理を行ってもよい。

このようにすれば、比較処理を複数回実行するため、比較処理の精度を高くすることが可能になる。

また本発明の一態様では、前記アナログ入力信号の電圧レベルと、前記Ｄ／Ａ変換回路からの前記出力信号の電圧レベルとの差の大きさを判定する微小信号判定回路を含み、前記制御回路は、前記微小信号判定回路により微小信号と判定された場合は、前記冗長範囲付加処理又は前記複数回比較処理を行い、前記微小信号判定回路により非微小信号と判定された場合は、前記冗長範囲付加処理及び前記複数回比較処理をスキップしてもよい。

このようにすれば、微小信号判定を行うことで、必要性が高い状況で冗長範囲付加処理や複数回比較処理を実行することが可能になる。

また本発明の一態様では、前記逐次比較処理の開始時の前記変換範囲は、前回のＡ／Ｄ変換結果データを含む所定の範囲であり、前記制御回路は、前記所定の範囲の上限値を前記上限値レジスターの値として設定し、前記所定の範囲の下限値を前記下限値レジスターの値として設定してもよい。

このようにすれば、前回のＡ／Ｄ変換結果データに基づいて、比較処理開始時の変換範囲を設定することが可能になる。

また本発明の一態様では、前記制御回路は、前記アナログ入力信号の電圧レベルが前記Ｄ／Ａ変換回路からの前記出力信号の電圧レベル以上であるとの比較結果を、前記比較回路が出力した場合に、前記下限値を増加させ、前記アナログ入力信号の電圧レベルが前記Ｄ／Ａ変換回路からの前記出力信号の電圧レベル未満であるとの比較結果を、前記比較回路が出力した場合に、前記上限値を減少させる更新を行ってもよい。

このようにすれば、比較結果に基づいて変換範囲を狭めていくことで、Ａ／Ｄ変換結果データを求めることが可能になる。

また本発明の一態様では、前記制御回路は、更新後の前記上限値及び前記下限値の平均値に対応する値に、前記逐次比較データを更新してもよい。

このようにすれば、上限値、下限値の更新に合わせて、逐次比較データを適切に更新することが可能になる。

また本発明の他の態様は、物理量トランスデューサーと、前記物理量トランスデューサーからの検出信号に基づく物理量の検出のためのＡ／Ｄ変換を行う上記の回路装置を含む物理量検出装置に関係する。

また本発明の他の態様は、上記の回路装置を含む電子機器に関係する。

また本発明の他の態様は、上記の回路装置を含む移動体に関係する。

本実施形態の回路装置であるＡ／Ｄ変換回路の構成例。 変換範囲の推移を表すシミュレーション図。 変換範囲の推移を表すシミュレーション図。 入力信号振幅とサイクル数の関係図。 本実施形態の回路装置であるＡ／Ｄ変換回路の構成例。 Ａ／Ｄ変換回路の詳細な構成例。 本実施形態の逐次比較処理を説明するフローチャート。 上限値、下限値、逐次比較データの更新例。 本実施形態のレジスター動作の説明図。 本実施形態のレジスター動作の説明図。 冗長範囲付加処理を行う場合の逐次比較処理を説明するフローチャート。 冗長範囲付加処理を行う場合の上限値、下限値、逐次比較データの更新例。 冗長範囲付加処理を行う場合のレジスター動作の説明図。 冗長範囲付加処理を行う場合のレジスター動作の説明図。 微小信号判定を行う場合の逐次比較処理を説明するフローチャート。 比較回路及び微小信号判定回路の構成例。 比較回路、微小信号判定回路の動作を説明する波形図。 比較回路、微小信号判定回路の動作を説明する波形図。 本実施形態の回路装置を含む物理量検出装置の構成例。 本実施形態の回路装置を含む電子機器の例。 本実施形態の回路装置を含む移動体の例。

以下、本発明の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．本実施形態の手法
まず本実施形態の手法について説明する。逐次比較型のＡ／Ｄ変換回路では、変換サイクル数に応じて速度や消費電力が決まる。ここでの変換サイクルとは、逐次比較データのＤ／Ａ変換を行い、Ｄ／Ａ変換結果とサンプル・ホールドされた入力信号との比較処理を行い、比較結果を出力する１サイクル分の動作を表す。例えばｎビットのＡ／Ｄ変換回路において、ＭＳＢから１ビットずつデータを決定していく一般的なＡ／Ｄ変換処理を行う場合、変換サイクルはｎサイクルとなる。

上記一般的なＡ／Ｄ変換処理とは、フルスケール電圧ＶＦＳに対応するデジタルデータのフルスケール０〜２^ｎ−１の全体を変換範囲として、アナログ入力信号（入力電圧）の変換を行うことになる。これに対して、変換範囲をフルスケールよりも狭い範囲に限定できれば、変換サイクルを少なくでき、Ａ／Ｄ変換の高速化、省電力化が可能になる。

例えば特許文献２のように、上位ビットを固定し、下位ビットのみを変換範囲とする。ｎビットのうちの上位ｋビットを固定できれば、変換範囲は下位ｎ−ｋビットに相当する２^ｎ−ｋの範囲に限定でき、変換サイクルはｎ−ｋサイクルとなる。また、変換範囲を狭い範囲に限定できればよいため、特許文献３のように、変換範囲の上限値及び下限値を設定し、当該上限値及び下限値で設定される変換範囲を対象としてＡ／Ｄ変換を行うことでも、高速化、省電力化を図ることができる。

しかし、これらの手法は、変換範囲外の部分を探索対象としないことで高速化等を実現する手法であるため、正解データ（アナログ入力信号に対応するデジタルデータ）が狭く限定した変換範囲内にあることが必要となる。そのため、想定から大きく外れた信号が入力され、正解データが変換範囲外となったとしても、出力されるデジタルデータの候補は変換範囲内に限定されてしまい、適切な変換ができないという課題があった。

言い換えれば、従来手法は入力信号の範囲をある程度想定可能な場合に有用な手法と言える。例えば、特許文献３の手法は、疑似オーバーサンプリングを行うため、同じ入力信号を対象として複数回の逐次比較処理を行う。所与の入力信号に対して２回目以降の逐次比較処理を行う場合、Ａ／Ｄ変換結果データは、前回のＡ／Ｄ変換結果データと同等となることが期待されるため、変換範囲を狭めたとしても問題は生じにくい。これに対して、入力信号の変動を考慮しなければならない状況では、上記のように適切な変換ができないおそれがある。

これに対して、正解データが変換範囲から外れているか否かを判定し、外れている場合には変換範囲を変更する手法も考えられる。このようにすれば、想定から大きく外れた信号が入力された場合にも、適切な変換結果を取得可能である。しかしこの場合、変換範囲を外れたか否かの判定サイクルが生じることになり、変換サイクル数の増大を招く。そもそも変換範囲を限定する手法が変換サイクル数を削減し、高速化、省電力化を意図したものであるのに、判定サイクルによるサイクル数の増大はそれらの効果を損なわせてしまう。

よって本出願人は、高速化と、エラーのない変換結果を得ることとを両立する手法を提案する。本実施形態に係る回路装置４０は、アナログ入力信号をＡ／Ｄ変換する回路装置であって、図１に示すように、逐次比較データを保持する逐次比較レジスター５２を有する制御回路５０と、逐次比較レジスター５２からの出力データ（逐次比較データ）をＤ／Ａ変換するＤ／Ａ変換回路ＤＡＣと、アナログ入力信号ＶＩＮと、Ｄ／Ａ変換回路ＤＡＣからの出力信号ＤＱとの比較処理を行う比較回路ＣＰを含む。そして制御回路５０は、アナログ入力信号のＡ／Ｄ変換により得られるＡ／Ｄ変換結果データの変換範囲の上限値を保持する上限値レジスター５３と、変換範囲の下限値を保持する下限値レジスター５４を有し、逐次比較処理において、比較回路ＣＰが同一の比較結果を所定の回数以上出力した場合に、上限値を増加させる更新及び下限値を減少させる更新の少なくとも一方を行う。

なお、回路装置４０は、図１に示したようにＡ／Ｄ変換の対象となるアナログ入力信号ＶＩＮをサンプル・ホールドするＳ／Ｈ回路３０と、逐次比較動作で得られたＡ／Ｄ変換結果データに基づいて、出力データＤＯＵＴを出力する出力部７０を含んでもよい。ただし、回路装置４０は図１の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば、図５、図６を用いて後述するように電荷再分配型のＤ／Ａ変換回路ＤＡＣを用いる場合には、Ｓ／Ｈ回路３０の機能はＤ／Ａ変換回路ＤＡＣにより実現できる。

ここで、逐次比較処理とは、アナログ入力信号ＶＩＮに対応するＡ／Ｄ変換結果データを１回求める間に行われる処理を表す。具体的には、上記変換サイクルを複数回繰り返す処理に相当し、後述する図７のフローチャート全体の処理に相当する。また本実施形態では、アナログ入力信号ＶＩＮに対応するＡ／Ｄ変換結果データが確定し、出力データＤＯＵＴとして出力されるまでの処理をＡ／Ｄ変換処理とよぶ。一般的には、１回の逐次比較処理により得られたＡ／Ｄ変換結果データを出力データＤＯＵＴとすればよく、１回のＡ／Ｄ変換処理は１回の逐次比較処理により行われる。ただし、特許文献３の疑似オーバーサンプリングのように、複数のＡ／Ｄ変換結果データを用いて１つの出力データＤＯＵＴを取得してもよく、その場合、１回のＡ／Ｄ変換処理において、複数回の逐次比較処理が実行されることになる。

また、比較回路ＣＰからの比較結果（比較結果信号ＣＰＱ）とは、２入力の比較回路であれば、第１入力≧第２入力、又は第１入力＜第２入力のいずれかを表す情報である。より具体的には、アナログ入力信号ＶＩＮと、逐次比較データのＤ／Ａ変換結果であるＤ／Ａ変換回路ＤＡＣからの出力信号ＤＱが、ＶＩＮ＜ＤＱと、ＶＩＮ≧ＤＱのいずれであるかを表す情報である。

本実施形態の手法によれば、同一の比較結果が所定回数出力された場合に、上限値の増加、及び下限値の減少の少なくとも一方の更新を行う。後述するように、逐次比較処理では上限値の減少又は下限値の増加により、変換範囲を狭めることでＡ／Ｄ変換結果データを取得する。そのため従来手法であれば、変換範囲の初期値（初期範囲）内に正解データがなければ、変換範囲をどのように狭めようとも適切なＡ／Ｄ変換結果データを取得することはできない。その点、本実施形態の手法では、上限値の増加、下限値の減少という逆方向の更新処理を行う。そのため、変換範囲の初期値から外れている範囲を新たに変換範囲に含めることが可能になり、エラーのない変換結果を得ることが可能になる。

さらに本実施形態では、同一の比較結果が所定回数出力されることを、上限値の増加、及び下限値の減少の少なくとも一方の更新を行うトリガーとする。比較回路ＣＰで行われる比較は、あくまで逐次比較データのＤ／Ａ変換結果とアナログ入力信号ＶＩＮとの比較処理であるため、変換範囲の拡張専用の比較処理が必須とならない。そのため、変換サイクル数の過剰な増大を抑止できる。

図２及び図３は、変換範囲の推移を説明するシミュレーション図である。縦軸がデジタルデータの値を表し、横軸が時間を表す。また、実線が上限値の推移を表し、破線が下限値の推移を表す。なお、図２、図３では、図１１等を用いて後述する冗長範囲付加を行う例を示しているが、この構成は必須ではない。

図２は、アナログ入力信号ＶＩＮの変化が小さく、正解データＡ１が変換範囲Ａ２に含まれる場合の例である。この場合、下限値の増加（Ａ３等）及び上限値の減少（Ａ４等）により変換範囲が狭まっていき、Ａ５に示したタイミングでＡ／Ｄ変換結果データが取得される。つまり図２は変換範囲の初期値に問題がないケースであり、変換範囲をフルスケールに比べて狭く設定することで高速化が実現されている。

図３は、アナログ入力信号ＶＩＮの変化が大きく、正解データＢ１が変換範囲Ｂ２の範囲外となる例である。図３の例では、アナログ入力信号ＶＩＮは、逐次比較データ（変換範囲内のいずれかのデジタルデータ）のＤ／Ａ変換結果（ＤＱ）に比べて大きく、ＶＩＮ≧ＤＱとの比較結果が連続する。これにより本実施形態の制御回路５０では、Ｂ３に示したように変換範囲の上限値を増加させていく。これにより、正解データが変換範囲内となり、ＶＩＮ＜ＤＱとの比較結果も出力される。結果として、Ｂ４に示したように上限値も減少を始め、Ｂ５に示したタイミングでＡ／Ｄ変換結果データが取得される。

なお、上限値の増加又は下限値の減少を行うことで、変換範囲の対象でなかった領域を新たに変換範囲に含めることになる。つまり、正解データの探索対象が増えることになり、変換サイクル数が増大する。この増大幅が過剰に大きい場合、高速化、低消費電力化の効果が損なわれてしまうため、本出願人はこの点についても検証した。

図４は、アナログ入力信号ＶＩＮの振幅と変換サイクル数の関係を示す図である。横軸がアナログ入力信号ＶＩＮの振幅であり、アナログ入力信号ＶＩＮが変化しやすいか否かを表す。縦軸は変換サイクル数を表す。ＡＶＧは変換サイクル数の平均値を表し、ＭＡＸは変換サイクル数の最大値を表す。また図４では、後述する冗長範囲付加も考慮した結果となっている。

ここでは、１６ビットのＡ／Ｄ変換を考えているため、フルスケールを対象とするＡ／Ｄ変換であれば変換サイクルは１６サイクルとなる。図４に示したように、本実施形態の手法ではアナログ入力信号ＶＩＮの振幅が大きいほど、変換サイクル数は平均値、最大値とも大きくなっていく。振幅が小さい範囲では、変換サイクル数は１０サイクルであり、本来の１６サイクルに比べて高速化が可能となっている。また、振幅が５００ｍＶ程度に大きくなっても、変換サイクル数は１７サイクルに留まり、本来の１６サイクルに対する増大幅は大きくない。

図４からわかるように、本実施形態で想定する入力信号振幅の範囲であれば、上限値の増加又は下限値の減少を行ったとしても、高速化、省電力化の効果は大きい。すなわち本実施形態の手法は、速度と変換精度のバランスがとれた適切なＡ／Ｄ変換を実現することが可能である。

以下、本実施形態に係る回路装置４０の具体的な構成例について説明した後、逐次比較処理の具体的な処理の流れを説明する。最後に、本実施形態の回路装置を含む種々の装置の例を説明する。

２．回路装置の構成例
次に本実施形態の回路装置４０の例について説明する。なお、以下ではＡ／Ｄ変換回路である回路装置４０に含まれるＤ／Ａ変換回路ＤＡＣが、電荷再分配型のＤ／Ａ変換回路であり、そのＭＳＢ側にＤＥＭ（Dynamic Element Matching）を適用する例について説明する。ただし、本実施形態に係る回路装置４０は図５、図６を用いて後述する構成に限定されず、種々の変形実施が可能である。

図５は、本実施形態の回路装置４０である逐次比較型のＡ／Ｄ変換回路の構成例である。この回路装置４０は、キャパシター回路（ＣＡＲ１、ＳＡＲ１、ＣＡＲ２、ＳＡＲ２）と、スイッチ制御信号（ＳＣ１、ＳＣ２）を出力する制御回路５０（処理部、ロジック部）を含む。例えば回路装置４０（Ａ／Ｄ変換回路）は、キャパシターアレイ（ＣＡＲ１、ＣＡＲ２）が比較ノードＮＣ（サンプリングノード）に接続される比較回路ＣＰ（コンパレーター）と、キャパシターアレイ（ＣＡＲ１、ＣＡＲ２）とスイッチアレイ（ＳＡＲ１、ＳＡＲ２）とを有し、電荷再分配型のＤ／Ａ変換を行うＤ／Ａ変換回路４２（ＤＡＣ１、ＤＡＣ２）と、制御回路５０を含む。そして制御回路５０は、比較回路ＣＰの比較結果（ＣＰＱ）に基づいてスイッチ制御信号（ＳＣ１、ＳＣ２）を生成して、スイッチアレイ（ＳＡＲ１、ＳＡＲ２）に出力する。

具体的には、Ｄ／Ａ変換回路４２（図１のＤＡＣに対応）は、ＭＳＢ側（上位ビット側）のＤ／Ａ変換回路ＤＡＣ１と、ＬＳＢ側（下位ビット側）のＤ／Ａ変換回路ＤＡＣ２と、サブＤ／Ａ変換回路ＳＤＡＣと、を含む。ＭＳＢ側のＤ／Ａ変換回路ＤＡＣ１は、キャパシターアレイＣＡＲ１とスイッチアレイＳＡＲ１を有する。ＬＳＢ側のＤ／Ａ変換回路ＤＡＣ２は、キャパシターアレイＣＡＲ２とスイッチアレイＳＡＲ２を有する。例えばキャパシターアレイＣＡＲ１、ＣＡＲ２の他端は、比較ノードＮＣに接続される。比較ノードＮＣは、比較回路ＣＰの反転入力端子（第１の端子）に接続され、比較回路ＣＰの非反転入力端子（第２の端子）はＧＮＤ（基準電圧）に設定される。キャパシターアレイＣＡＲ１、ＣＡＲ２の一端は、各々、スイッチアレイＳＡＲ１、ＳＡＲ２に接続される。そしてスイッチアレイＳＡＲ１、ＳＡＲ２は、各々、制御回路５０からのスイッチ制御信号ＳＣ１、ＳＣ２によりスイッチ制御される。

なお、サブＤ／Ａ変換回路ＳＤＡＣは、各種の調整用のＤ／Ａ変換回路であり、キャパシターアレイＳＣＡＲと、スイッチアレイＳＳＡＲを有する。キャパシターアレイＳＣＡＲの他端は比較ノードＮＣに接続され、キャパシターアレイＳＣＡＲの一端はスイッチアレイＳＳＡＲに接続される。スイッチアレイＳＳＡＲは、制御回路５０からのスイッチ制御信号ＳＣ３によりスイッチ制御される。サブＤ／Ａ変換回路ＳＤＡＣにより、容量のバラツキのトリミング調整や、コードシフトなどの処理を実現できる。

制御回路５０は、逐次比較のＡ／Ｄ変換のための各種の処理を行う。そしてスイッチ制御信号ＳＣ１、ＳＣ２をＤ／Ａ変換回路ＤＡＣ１、ＤＡＣ２に出力する。例えば制御回路５０は、比較回路ＣＰからの比較結果信号ＣＰＱによりレジスター値が設定される逐次比較レジスター５２を有し、逐次比較用データを生成する。Ｄ／Ａ変換回路４２は、この逐次比較用データをＤ／Ａ変換する回路となる。具体的には、制御回路５０からは、逐次比較用データに対応するスイッチ制御信号ＳＣ１、ＳＣ２が出力される。そしてＤ／Ａ変換回路４２のＤ／Ａ変換回路ＤＡＣ１、ＤＡＣ２が、スイッチ制御信号ＳＣ１、ＳＣ２に基づいて電荷再分配型のＤ／Ａ変換を行う。

この場合に制御回路５０は、ＭＳＢ側のＤ／Ａ変換回路ＤＡＣ１に対しては、ＤＥＭ（Dynamic Element Matching）制御によるスイッチ制御信号ＳＣ１を出力する。ＤＥＭ制御としては、例えば循環方式の手法を採用できる。このようなＤＥＭ制御を行うことで、キャパシターアレイにおいてスイッチ制御信号（逐次比較用データ）により選択されるキャパシターの組み合わせパターンにランダム性を持たせることが可能になり、キャパシターの見かけ上の容量の比精度を向上できる。

また図５の回路装置４０では、電圧生成回路６０が設けられている。電圧生成回路６０としては、抵抗型ＤＡＣ（抵抗ラダー型ＤＡＣ、Ｒ２−Ｒラダー型ＤＡＣ）を用いることができる。この電圧生成回路６０は、バイナリーで重み付けされた電圧Ｖ１〜Ｖ９を生成して、ＬＳＢ側のＤ／Ａ変換回路ＤＡＣ２に供給する。例えば、Ｖ９＝ＶＤＤ／２、Ｖ８＝ＶＤＤ／４、Ｖ７＝ＶＤＤ／８、Ｖ６＝ＶＤＤ／１６・・・・Ｖ１＝ＶＤＤ／５１２というような電圧を生成して、Ｄ／Ａ変換回路ＤＡＣ２に供給する。Ｄ／Ａ変換回路ＤＡＣ２は、これらの電圧Ｖ１〜Ｖ９を用いて電荷再分配型のＤ／Ａ変換を行う。

図６は、本実施形態の回路装置４０であるＡ／Ｄ変換回路の詳細な構成例である。このＡ／Ｄ変換回路は１６ビットの逐次比較のＡ／Ｄ変換を行う。この１６ビットのＡ／Ｄ変換は、例えばＭＳＢ側のＤ／Ａ変換回路ＤＡＣ１による７ビットの電荷再分配型のＤ／Ａ変換と、ＬＳＢ側のＤ／Ａ変換回路ＤＡＣ２による９ビットの電荷再分配型のＤ／Ａ変換により実現される。

ＭＳＢ側のＤ／Ａ変換回路ＤＡＣ１のキャパシターアレイＣＡＲ１は、他端が比較ノードＮＣに接続されるキャパシターＣＡ１〜ＣＡ１２８を有する。これらのキャパシターＣＡ１〜ＣＡ１２８は、容量値が１Ｃであるユニットキャパシター（単位容量）である。スイッチアレイＳＡＲ１は、スイッチ回路ＳＡ１〜ＳＡ１２８を有し、キャパシターＣＡ１〜ＣＡ１２８の一端は、スイッチ回路ＳＡ１〜ＳＡ１２８の一端に接続される。スイッチ回路ＳＡ１〜ＳＡ１２８の他端には、入力電圧（アナログ入力信号ＶＩＮ）、高電位側の基準電圧ＶＤＤ、低電位側の基準電圧ＧＮＤが供給される。スイッチ回路ＳＡ１〜ＳＡ１２８は、ＤＥＭ制御のスイッチ制御信号ＳＣ１によりスイッチ制御される。また、比較ノードＮＣには低電位側の基準電圧ＧＮＤの供給／非供給を制御するスイッチ回路Ｓ０が接続される。

ＬＳＢ側のＤ／Ａ変換回路ＤＡＣ２のキャパシターアレイＣＡＲ２は、他端が比較ノードＮＣに接続されるキャパシターＣＢ１〜ＣＢ９を有する。これらのキャパシターＣＢ１〜ＣＢ９は、容量値が１Ｃであるユニットキャパシターである。スイッチアレイＳＡＲ２は、スイッチ回路ＳＢ１〜ＳＢ９を有し、キャパシターＣＢ１〜ＣＢ９の一端は、スイッチ回路ＳＢ１〜ＳＢ９の一端に接続される。スイッチ回路ＳＢ１〜ＳＢ９の他端には、電圧生成回路６０（抵抗型ＤＡＣ）からの電圧Ｖ１〜Ｖ９と、低電位側の基準電圧ＧＮＤが供給される。例えばスイッチ回路ＳＢ１には、電圧Ｖ１とＧＮＤが供給され、スイッチ回路ＳＢ２には、電圧Ｖ２とＧＮＤが供給される。他のスイッチ回路ＳＢ３〜ＳＢ９も同様である。

図６の回路装置４０の動作について簡単に説明する。アナログ入力信号ＶＩＮのサンプリング期間においては、スイッチ回路Ｓ０がオンとなることで比較ノードＮＣはＧＮＤに接続され、ＭＳＢ側のＤ／Ａ変換回路ＤＡＣ１のスイッチ回路ＳＡ１〜ＳＡ１２８がＶＩＮを選択する。この時にＬＳＢ側のスイッチ回路ＳＢ１〜ＳＢ９は例えばＧＮＤを選択する。これによりＶＩＮが、キャパシターＣＡ１〜ＣＡ１２８の一端に供給され、ＶＩＮに対応する電荷がキャパシターに蓄積される。そしてサンプリング期間の終了後に、逐次比較によるＡ／Ｄ変換動作が行われる。

この場合に、スイッチ回路Ｓ０はオフとなり、比較ノードＮＣの電位は、スイッチ回路ＳＡ１〜ＳＡ１２８、スイッチ回路ＳＢ１〜ＳＢ９の制御状態に応じて変化する。Ｄ／Ａ変換回路ＤＡＣ１のスイッチ回路ＳＡ１〜ＳＡ１２８は、例えば循環方式のＤＥＭ制御によりスイッチ制御される。例えば、まず初めにＤＥＭのポインターがキャパシターＣＡ１の位置に設定される（例えばＰ＝０）。そして、そのポインターの位置から逐次比較データ（特にそのうちの上位７ビット）に対応するスイッチ制御信号ＳＣ１により決定されるｎ個のスイッチ回路ＳＡ１〜ＳＡｎがＶＤＤを選択し、残りの１２８−ｎ個のスイッチ回路ＳＡｎ＋１〜ＳＡ１２８がＧＮＤを選択する。これによりキャパシターＣＡ１〜ＣＡｎの一端にはＶＤＤが供給され、キャパシターＣＡｎ＋１〜ＣＡ１２８の一端にはＧＮＤが供給される。例えば逐次比較データの上位７ビットが“１００００００”であればｎ＝６４となる。

そして比較回路ＣＰの比較結果信号ＣＰＱがＨレベル（アクティブレベル）か、Ｌレベル（非アクティブレベル）かに応じて、変換範囲の上限値及び下限値の少なくとも一方が更新され、更新後の上限値及び下限値に基づいて、逐次比較データの更新が行われる。更新の具体的な手法については後述する。Ｄ／Ａ変換回路ＤＡＣ１では、ＤＥＭポインターＰと更新後の逐次比較データに基づいて、スイッチ回路ＳＡ１〜ＳＡ１２８のうち、ＶＤＤを選択するスイッチ回路、ＧＮＤを選択するスイッチ回路を決定すればよい。

このようにして、アナログ入力信号ＶＩＮに対する逐次比較処理が行われる。そして、逐次比較処理の終了時の最後の選択キャパシター位置の次のキャパシター位置を、次の逐次比較処理で用いる。例えば逐次比較処理の終了時において、スイッチ回路ＳＡ１〜ＳＡ４０がＶＤＤを選択し（Ｐ＝０）、スイッチ回路ＳＡ４１〜ＳＡ１２８がＧＮＤを選択した場合には、次の逐次比較処理のサイクルにおいては、ＤＥＭポインターＰとして、キャパシターＣＡ４０の次のキャパシターＣＡ４１を表す値（Ｐ＝４０）を用いて、ＤＥＭの制御が行われる。

一方、ＬＳＢ側のＤ／Ａ変換回路ＤＡＣ２では、このようなＤＥＭの制御が行われない。そしてＤ／Ａ変換回路ＤＡＣ２は、スイッチ回路ＳＢ１〜ＳＢ９に入力されたバイナリーに重み付けらされた電圧Ｖ１〜Ｖ９を用いて、電荷再分配のＤ／Ａ変換を行う。このような構成にすることで、Ｄ／Ａ変換回路ＤＡＣ１とＤ／Ａ変換回路ＤＡＣ２の間に直列キャパシターを設ける構成としなくても、高分解能・高精度のＡ／Ｄ変換を実現できるようになる。

３．逐次比較処理の詳細
次に本実施形態における逐次比較処理の詳細を説明する。まず同一の比較結果が所定回数出力された場合に、変換範囲を拡張する手法の詳細な流れについて説明する。その後、冗長範囲を付加することで、比較処理の精度を向上させる手法について説明する。さらに、冗長範囲を付加することが難しい場合にも、微小信号判定を行うことで対応する手法についても説明する。

３．１ 変換範囲の拡張
まず変換範囲を拡張する手法について説明する。なお、ここでの「拡張」とは、狭義には変換範囲の更新により変換範囲の大きさ（幅、上限値−下限値の値）が大きくなることであるが、これには限定されない。変換範囲の拡張とは、それまで変換範囲に含まれていなかった範囲が、変換範囲の更新により新たに変換範囲に追加されることを含んでもよい。例えば、上限値を増加させつつ、それ以上の増加幅で下限値を増加させる場合についても、ここでは「変換範囲の拡張」と考える。

図７は制御回路５０で行われる逐次比較処理を説明するフローチャートである。図８は上限値、下限値及び比較コード（逐次比較データ）の更新例である。また図９及び図１０は、レジスター動作を説明する図である。以下、図７のフローチャートに沿って制御回路５０で行われる処理の流れを説明しつつ、各ステップの詳細や具体例について、適宜図８〜図１０を参照して説明を行う。なお、図８では１６ビットのＡ／Ｄ変換を考えているため、フルスケール電圧ＶＦＳに対応するデジタルデータのフルスケールは、０以上６５５３６未満となる。

逐次比較処理が開始されると、まず制御回路５０は、変換範囲の上限値、下限値、拡張コードの初期化処理を行う（ステップＳ１０１）。逐次比較処理の開始時の変換範囲は、前回のＡ／Ｄ変換結果データを含む所定の範囲とするとよい。そして制御回路５０は、当該所定の範囲の上限値を上限値レジスターの値として設定し、当該所定の範囲の下限値を下限値レジスターの値として設定する。

このようにすれば、前回のＡ／Ｄ変換結果データを基準として、変換範囲の初期値を設定することが可能になる。Ａ／Ｄ変換結果データの取得レート（逐次比較処理の実行レート）や、アナログ入力信号ＶＩＮの特性にも依存するが、前回の逐次比較処理から今回の逐次比較処理までの間では、アナログ入力信号ＶＩＮが大きく変化しないことも多いと考えられる。よって前回のＡ／Ｄ変換結果データを含む変換範囲を設定することで、変換範囲内に正解データが存在する可能性を高くでき、変換処理の高速化等が可能になる。

図９は、上限値レジスター５３、下限値レジスター５４、拡張コードレジスターの動作を説明する図である。図９に示したように、制御回路５０は、前回のＡ／Ｄ変換結果データに対して、片側変換範囲初期値を加算したデータを上限値として上限値レジスター５３に保存し、前回のＡ／Ｄ変換結果データから、片側変換範囲初期値を減算したデータを下限値として下限値レジスター５４に保存する。ここでの片側変換範囲初期値とは、上記所定の範囲の幅の１／２の大きさに対応する値である。すなわち、図９に示した初期化により、変換範囲の初期値を、前回のＡ／Ｄ変換結果データを中心とする所定の範囲とすることが可能になる。

また、ここでの拡張コードとは、上限値を増加させる場合の増加幅、又は下限値を減少させる場合の減少幅を表すデジタルデータである。拡張コードの初期値については種々の設定が可能であるが、図９の例では制御回路５０は、片側変換範囲初期値を拡張コードの初期値として、拡張コードレジスターに保存する。

図８のＣ１〜Ｃ３がステップＳ１０１に対応する。前回のＡ／Ｄ変換結果データ（Ｃ１）に対して、片側変換範囲初期値だけ上側に上限値が設定され（Ｃ２）、片側変換範囲初期値だけ下側に下限値が設定される（Ｃ３）。比較回路ＣＰでの１回目の比較処理は、Ｃ２，Ｃ３で決定される変換範囲を対象として実行される。

初期値の設定後、制御回路５０は、逐次比較のループ処理を開始する（ステップＳ１０２）。まず制御回路５０は比較コードを生成し、Ｄ／Ａ変換回路ＤＡＣに比較コードを入力する（ステップＳ１０３）。図１０のＤ１に示したように、比較コードの生成は、上限値及び下限値に基づいて行う。比較コードは、上限値より小さく、且つ下限値より大きい値とすればよい。例えば制御回路５０は、上限値と下限値の平均値、或いは平均値に近い値を比較コードとすればよい。

次に制御回路５０は、比較回路ＣＰの出力である比較結果（比較結果信号ＣＰＱ）に基づいて、逐次比較処理の開始時から比較結果が変化したか否かを判定する（ステップＳ１０４）。１回目の比較の場合又は比較結果に変化があった場合は、ステップＳ１０５に移行する。

制御回路５０は、比較結果を判定し（ステップＳ１０５）、比較結果に応じて上限値又は下限値を更新する。具体的には、制御回路５０は、アナログ入力信号ＶＩＮの電圧レベルがＤ／Ａ変換回路ＤＡＣからの出力信号ＤＱ（比較コードのＤ／Ａ変換結果）の電圧レベル以上であるとの比較結果を、比較回路ＣＰが出力した場合に、下限値を増加させる。また制御回路５０は、アナログ入力信号ＶＩＮの電圧レベルがＤ／Ａ変換回路ＤＡＣからの出力信号ＤＱの電圧レベル未満であるとの比較結果を、比較回路ＣＰが出力した場合に、上限値を減少させる更新を行う。以下、アナログ入力信号の電圧レベルがＤ／Ａ変換回路ＤＡＣからの出力信号ＤＱの電圧レベル以上であるとの比較結果を「Ｈレベル」と表記し、アナログ入力信号の電圧レベルがＤ／Ａ変換回路ＤＡＣからの出力信号ＤＱの電圧レベル未満であるとの比較結果を「Ｌレベル」と表記する。

図７に示したように、制御回路５０は比較回路ＣＰの出力がＨレベルの場合には、下限値を更新し（ステップＳ１０６）、比較回路ＣＰの出力がＬレベルの場合には、上限値を更新する（ステップＳ１０７）。具体的には、比較結果がＨレベルの場合には、正解データは比較コード以上の範囲にあると考えられる。よって制御回路５０は、図１０のＤ２に示したように、比較コードの値を下限値とする更新を行えばよい。また、比較結果がＬレベルの場合には、正解データは比較コード未満の範囲にあると考えられる。よって制御回路５０は、図１０のＤ３に示したように、比較コードから１を減算した値を上限値とする更新を行えばよい。

図８では、正解データがＣ４の点線に対応する。よって、変換範囲の初期値（Ｃ２，Ｃ３）から設定された比較コード（Ｃ５）を用いた比較処理ではＨレベルとの結果が出力される。よって制御回路５０は、下限値を比較コードの値に更新する（Ｃ６）。この場合、上限値については前回の値を維持する（Ｃ７）。

上限値、下限値の更新後、制御回路５０は上限値＝下限値であるか否かを判定する（ステップＳ１０８）。ステップＳ１０８でＹｅｓの場合はループ処理を終了し（ステップＳ１１３）、１回の逐次比較処理についても終了する。

ステップＳ１０８でＮｏの場合にはステップＳ１０２からのループ処理を継続する。具体的には、制御回路５０は、更新後の上限値及び下限値の平均値に対応する値に、逐次比較データを更新し（ステップＳ１０３）、比較結果について判定を行う。このようにすれば、上限値、下限値の更新結果に応じた逐次比較データを生成できるため、比較処理の繰り返しによりＡ／Ｄ変換結果データを求めることが可能になる。

図８の例では、下限値Ｃ６と上限値Ｃ７に基づいて、比較コードＣ８を生成する。ここで、Ｃ４＞Ｃ８であるため、２回目の比較結果についてもＨレベルとなる。つまり、逐次比較処理の開始から比較結果が変化していない、すなわち同一の比較結果が所定の回数（ここでは２回）出力されたことになる。よって制御回路５０は、ステップＳ１０４で「変化無し」と判定し、変換範囲を拡張する処理を行う。

まず制御回路５０は、拡張コードを増加させる更新を行う（ステップＳ１０９）。これは例えば、図１０のＤ４に示したように、拡張コードをそれまでの値の２倍にする処理を行えばよく、ビットシフト演算等により実現できる。拡張コードは、上述したように上限値の増加幅又は下限値の減少幅に対応する。拡張コードの値が大きすぎると、変換範囲の幅が大きくなりやすいため、収束までのサイクル数（上限値＝下限値となりＡ／Ｄ変換結果データが求まるまでのサイクル数）が多くなり、高速化の効果が損なわれるおそれがある。その一方で、拡張コードの値が小さすぎると、必要な拡張回数が増えてしまい、やはり収束までのサイクル数が多くなってしまう。よって本実施形態では、拡張コードの初期値をある程度の値に抑えておいた上で、拡張を実行する度に拡張コードを増加させていくことでバランスをとる。これにより、変換範囲に対する正解データの外れ度合いが小さければ、過剰に変換範囲を広げることがないし、変換範囲に対する正解データの外れ度合いが大きい場合にも、少ない拡張回数で適切に正解データを変換範囲内に含めることが可能になる。なお、ステップＳ１０９の処理を後段で行ったり、もしくは拡張コードの更新を行わない等、種々の変形実施も可能である。

そして、制御回路５０は、比較結果の判定を行い（ステップＳ１１０）、アナログ入力信号ＶＩＮの電圧レベルがＤ／Ａ変換回路ＤＡＣからの出力信号ＤＱの電圧レベル以上であるとの比較結果（Ｈレベル）を、比較回路ＣＰが所定の回数以上出力した場合に、上限値を増加させ、アナログ入力信号ＶＩＮの電圧レベルがＤ／Ａ変換回路ＤＡＣからの出力信号ＤＱの電圧レベル未満であるとの比較結果（Ｌレベル）を、比較回路ＣＰが所定の回数以上出力した場合に、下限値を減少させる更新を行う。

すなわち、ステップＳ１１０でＨレベルの場合には、上限値を増加させる（ステップＳ１１１）。具体的には、図１０のＤ５に示したように、現在の上限値に拡張コードを加算した値を新たな上限値とする。またＤ５に示したように、ステップＳ１１１では、ステップＳ１０６と同様に、比較コードを下限値とする更新処理を合わせて行ってもよい。

また、ステップＳ１１０でＬレベルの場合には、下限値を減少させる（ステップＳ１１２）。具体的には、図１０のＤ６に示したように、現在の下限値から拡張コードを減算した値を新たな下限値とする。またＤ６に示したように、ステップＳ１１２では、ステップＳ１０７と同様に、比較コードから１減算した値を上限値とする更新処理を合わせて行ってもよい。なお、以上の説明からわかるように、図１０のＤ２、Ｄ３、Ｄ５、Ｄ６は１回の更新処理においては、そのいずれか１つが行われる。

図８の例では、２回目の比較結果もＨレベルとなった。そのため、ステップＳ１１１、図１０のＤ５の処理が実行される。具体的には、制御回路５０は、下限値を比較コードの値に更新し（Ｃ９）、上限値を拡張コード分だけ増加させる（Ｃ１０）。

本実施形態の手法によれば、比較結果の履歴に基づいて、変換範囲を拡張することが可能になる。図８のＣ２とＣ４の比較からわかるように、正解データが変換範囲外である場合には、Ｈレベル或いはＬレベルとの比較結果が連続することになる。よって本実施形態では、同一の比較結果が所定の回数だけ出力されたことをトリガーとして、変換範囲を拡張する。このようにすれば、専用の比較処理を行うことなく変換範囲の拡張が可能になり、高速化の効果が損なわれることを抑止可能である。例えば本実施形態の手法であれば、上限値のＤ／Ａ変換結果とアナログ入力信号ＶＩＮの比較、或いは下限値のＤ／Ａ変換結果とアナログ入力信号ＶＩＮとの比較は必須とならない。

以降の処理も同様であり、ステップＳ１０２〜ステップＳ１１２に示したループ処理を、ステップＳ１０８でＹｅｓと判定されるまで実行すればよい。図８の例であれば、３回目の比較に用いられる比較コード（Ｃ１１）のＤ／Ａ変換結果がアナログ入力信号ＶＩＮより大きくなるため、Ｌレベルと判定され、ステップＳ１０７の処理により上限値が更新される（Ｃ１２）。これ以降は変換範囲の拡張は不要であり、ステップＳ１０６又はステップＳ１０７の処理により変換範囲を狭めていき、上限値＝下限値となったところでその際の下限値（又は上限値）の値をＡ／Ｄ変換結果データとすればよい。

なお、制御回路５０は、図７のステップＳ１０４に示したように、逐次比較処理において、比較回路ＣＰが、１回目の比較から同一の比較結果を所定の回数以上出力した場合に、上限値を増加させる更新及び下限値を減少させる更新の少なくとも一方を行う。

そのため、例えば上記所定の回数が２回であって、１回目から３回目の比較結果がＬレベル→Ｈレベル→Ｈレベルとなった場合、Ｈレベルが２回出力されているが、上限値を増加させる更新を行う必要はない。同様に、１回目から３回目の比較結果がＨレベル→Ｌレベル→Ｌレベルとなった場合に、下限値を減少させる更新を行う必要はない。

すでに少なくとも１回Ｌレベルの出力が行われているのであれば、正解データはその際の比較コード未満ということになる。つまり、現状の上限値の設定において正解データを変換範囲内に含んでいると考えることができる。よって、その後Ｈレベルとの判定が連続したとしても、上限値を増加させて変換範囲を拡張する意義が薄い。少なくとも１回Ｈレベルの出力が行われた後に、所定の回数だけＬレベルが出力された場合についても同様である。以上を考慮し、本実施形態では「１回目の比較から同一の比較結果を所定の回数以上出力する」ことを変換範囲拡張の条件として用いる。これにより、必要性の低い拡張処理を抑止できるため、適切な高速化が可能になる。

後述するように、比較回路ＣＰで誤判定が生じる場合もあり得るが、その場合も誤判定が起こる程度にアナログ入力信号ＶＩＮと比較コードのＤ／Ａ変換結果が近い（後述する「微小信号」である）ことになる。よって、後述する冗長範囲付加、或いは複数回判定により対応可能であり、変換範囲の拡張を行わなくてよい。

また、制御回路５０は、上限値が逐次比較データのフルスケールの上限に達した場合、上限値をフルスケールの上限に更新し、下限値が逐次比較データのフルスケールの下限に達した場合、下限値をフルスケールの下限に更新する。

上述したように、上限値、下限値は拡張コード分だけ増加又は減少する。そのため、更新前の上限値、下限値と拡張コードの状態によっては、上限値＋拡張コードがフルスケールの上限値を超える（１６ビットであれば６５５３６以上となる）場合や、下限値−拡張コードがフルスケールの下限値を超える（０未満となる）場合があり得る。その場合、フルスケールを超える範囲を変換範囲に含めたとしても意義が薄い。また、上限値及び下限値で決定される逐次比較データがフルスケールの上限値下限値に近づきすぎることで非効率な探索になるおそれもあるし、極端な例では逐次比較データがフルスケールの上限値下限値を超えてしまい、適切な比較とならないおそれもある。

その点、上限値及び下限値をフルスケールの上限、下限にとどめておくことで、適切な逐次比較処理を実現可能である。上述した図３の例であれば、Ｂ６に示した範囲ではＨレベルの出力が連続しているが、上限値がフルスケールの上限に達しているため、それ以上増加することがない。

３．２ 冗長範囲付加
次に、変換精度を向上させるための冗長範囲付加処理について説明する。図７〜図１０を用いた処理により、アナログ入力信号ＶＩＮの変化が大きい場合にも、適切な変換を実行可能と考えられる。しかし、現実の回路装置４０では誤差が発生する可能性を考慮しなくてはならない。具体的には、アナログ入力信号ＶＩＮが比較コードのＤ／Ａ変換結果以上（未満）であるにも関わらず、比較回路ＣＰが誤ってＬレベル（Ｈレベル）を出力する可能性がある。その場合、図１０のＤ２又はＤ３の更新を行うことで、正解データが変換範囲外となってしまい、適切な変換ができなくなってしまう。上述した図７の処理フローであれば、変換範囲を拡張する機会も限定されており、誤判定の発生タイミングによっては、その後の救済が難しい。

よって制御回路５０は、アナログ入力信号ＶＩＮの電圧レベルがＤ／Ａ変換回路ＤＡＣからの出力信号ＤＱの電圧レベル以上であるとの比較結果を、比較回路ＣＰが出力した場合に、下限値を、更新前の下限値と逐次比較データとの間の値に更新し、アナログ入力信号ＶＩＮの電圧レベルがＤ／Ａ変換回路ＤＡＣからの出力信号ＤＱの電圧レベル未満であるとの比較結果を、比較回路ＣＰが出力した場合に、上限値を、更新前の上限値と逐次比較データとの間の値に更新する冗長範囲付加処理を行ってもよい。

このようにすれば、図１０のＤ２又はＤ３の更新に比べて変換範囲を広くしておくことが可能になる。具体的には、Ｄ２の更新により下限値が増加した場合に変換範囲外となる領域の一部、或いはＤ３の更新により上限値が減少した場合に変換範囲外となる領域の一部が変換範囲内に留まる。これにより、誤判定が生じた場合であっても、正解データが変換範囲内となる可能性を高くでき、適切な変換を実現できる。

図１１は冗長範囲付加処理を行う場合の逐次比較処理を説明するフローチャートである。図１２は上限値、下限値及び比較コードの更新例である。図１３及び図１４は、レジスター動作を説明する図である。

逐次比較処理が開始されると、まず制御回路５０は、変換範囲の上限値、下限値、拡張コード、冗長コードの初期化処理を行う（ステップＳ２０１）。上限値、下限値、拡張コードについては図７のステップＳ１０１と同様である。また、冗長コードとは、冗長範囲の幅（図１０のＤ２，Ｄ３に比べて変換範囲を広くする幅）を表す情報である。

図１３は、上限値レジスター、下限値レジスター、拡張コードレジスター、冗長コードレジスターの動作を説明する図である。図１３に示したように、冗長コードについては何らかの初期値を設定しておき、ステップＳ２０１の処理では、制御回路５０は当該冗長コード初期値を冗長コードとして冗長コードレジスターに記憶する。

図１１のステップＳ２０２〜Ｓ２０４、ステップＳ２０９〜Ｓ２１４については、図７のステップＳ１０２〜Ｓ１０４、ステップＳ１０８〜Ｓ１１３と同様であるため、詳細な説明は省略する。同様に、図１４のＦ１、Ｆ４〜Ｆ６は、図１０のＤ１、Ｄ４〜Ｄ６と同様であるため、詳細な説明は省略する。

冗長範囲付加処理を行う場合、制御回路５０は冗長コードを用いて上限値又は下限値の更新処理を行う。具体的には、ステップＳ２０４で１回目の比較の場合又は比較結果の変化があった場合、まず制御回路５０は冗長コードの更新処理を行う（ステップＳ２０５）。具体的には、図１４のＦ７に示したように、冗長コードをそれまでの値の１／２にする処理を行えばよい。

そして制御回路５０は比較回路ＣＰからの比較結果を判定し（ステップＳ２０６）、Ｈレベルの場合には、下限値を更新し（ステップＳ２０７）、Ｌレベルの場合には上限値を更新する（ステップＳ２０８）。ステップＳ２０７でのレジスター動作が図１４のＦ２に対応し、ステップＳ２０８でのレジスター動作がＦ３に対応する。

Ｆ２に示したように、Ｈレベルと判定された場合に、制御回路５０は比較コードそのものを下限値とするのではなく、比較コード−冗長コードの値を新たな下限値とする。またＦ３に示したように、Ｌレベルと判定された場合に、制御回路５０は比較コード−１を上限値とするのではなく、比較コード−１＋冗長コードの値を新たな上限値とする。

図１２に上限値、下限値、比較コードの更新例を示す。Ｅ１が前回のＡ／Ｄ変換結果データに対応し、Ｅ４の点線が今回のアナログ入力信号ＶＩＮに対応する正解データを表す。ステップＳ２０１及び図１３の処理により、上限値の初期値（Ｅ２）及び下限値の初期値（Ｅ３）が決定され、ステップＳ２０３及び図１４のＦ１の処理により比較コードの初期値Ｅ５が設定される。

１回目の比較結果としてＨレベルが出力されたため、ステップＳ２０７による下限値の更新処理が行われる。この際、図１０のＤ２の例であれば、新たな下限値はＥ５に示した逐次比較データに等しくなる（Ｅ６）ところ、冗長範囲の付加により、新たな下限値はＥ６に比べて冗長コード分だけ小さい値に更新される（Ｅ７）。このようにすれば、Ｅ７以上Ｅ６未満の範囲を変換範囲内としておくことができ、誤判定による影響を抑止できる。

また下限値（Ｅ７）と、上限値（Ｅ８＝Ｅ２）に基づいて新たな比較コードとしてＥ９に示す値が設定される。そして図１２に示した例では、正解データＥ４＞比較コードＥ９であるが、Ｅ９とＥ４が非常に近いことで２回目の比較処理において誤判定が生じ、本来Ｈレベルを出力すべきところがＬレベルと出力されてしまった。

図１０のＤ３の例であれば、新たな上限値は比較コードＥ９から１を減算した値（Ｅ１０）となり、変換範囲から正解データＥ４が外れてしまう。しかしＦ３に示した更新であれば、上限値はＥ１０に比べて冗長コード分だけ大きい値（Ｅ１１）に更新される。図１２では、Ｅ１１＞Ｅ４とできるため、正解データが変換範囲内となり、誤判定による影響を抑止できている。このように、冗長範囲付加処理を行うことで、変換精度を高くすることが可能である。

しかし、冗長範囲を付加した場合、付加しない場合に比べて変換範囲の幅が大きくなる（変換範囲の縮小幅が小さくなる）ため、上限値＝下限値となる状態に収束するまでのサイクル数が増えてしまう。特に、変換範囲自体が狭くなっているにもかかわらず、冗長範囲の付加を継続してしまうと、付加された冗長範囲の影響によりいつまでも収束しないおそれが出てくる。

よって制御回路５０は、上限値及び下限値で設定される変換範囲の大きさが、所定の範囲幅よりも小さくなった場合は、冗長範囲付加処理をスキップするとよい。このようにすれば、変換範囲が所定範囲幅よりも狭い場合に冗長範囲を付加しないため、適切に上限値＝下限値となる状態に収束させることが可能になる。また逆に言えば変換範囲が比較的広い場合には冗長範囲の付加が可能であり、当該条件下では誤判定による影響を抑止可能である。すなわち、状況に応じた冗長範囲付加が可能になる。

なお、変換範囲の大きさが所定の範囲幅よりも小さくなったか否かを判定する手法は種々考えられる。例えば、レジスターから上限値及び下限値を取得し、その差分値を変換範囲の大きさとしてもよい。そして所定範囲幅の値を別途レジスターに記憶しておき、制御回路５０は、上記差分値と所定範囲幅との比較処理を行えばよい。

或いは、変換範囲の大きさは、上限値を減少させる更新又は下限値を増加させる更新により小さくなっていくことに鑑みれば、変換範囲の大きさそのものを求めるのではなく、ステップＳ２０７又はステップＳ２０８の処理の実行回数を考慮した処理を行ってもよい。具体的には、図１１のステップＳ２０５に示したように、ステップＳ２０７又はステップＳ２０８の前段で冗長コードを１／２にする処理を行う。このようにすれば、変換範囲が狭まるごとに冗長コードが小さく更新されていき、所定回数の更新により冗長コードは０となる。冗長コードが０になれば、Ｆ２，Ｆ３の処理はＤ２，Ｄ３と同様となり、冗長範囲付加処理がスキップされる。つまりステップＳ２０５に示した処理でも、変換範囲の大きさに応じて冗長範囲付加を行うか否かを切り替え可能である。なお、ステップＳ２０５の処理をステップＳ２０７又はＳ２０８の後段で行ったり、冗長コードの更新処理を図１４のＦ７とは異なる処理にする等、種々の変形実施も可能である。

また制御回路５０は、逐次比較処理において、比較回路ＣＰが同一の比較結果を所定の回数以上出力した場合は、冗長範囲付加処理をスキップしてもよい。ここでの「冗長範囲付加処理のスキップ」とは、冗長範囲付加処理を行わないことを表し、より具体的には、冗長範囲を付加せずに上限値又は下限値の更新処理を行うことを表す。例えば図１１のフローチャートであれば、ステップＳ２０４で変化無しと判定された場合には、ステップＳ２１２又はＳ２１３の処理が行われ、ステップＳ２１２は図１４のＦ５、ステップＳ２１３は図１４のＦ６により実現できる。そして、Ｆ５，Ｆ６は図１０のＤ５、Ｄ６と同様であり、Ｆ５では下限値が比較コードの値に更新され、Ｆ６では上限値が比較コード−１の値に更新され、冗長コードは用いられない。

上述したように、変換範囲を拡張する場合とは、正解データが変換範囲外にあることが疑われる場合である。例えばＨレベルが連続する場合とは、正解データが変換範囲の上限値より大きい可能性がある場合である。その場合に、正解データが下限値よりも小さい方向に外れる可能性を考慮する必要は低く、下限値の更新に冗長コードを利用する意義は薄い。同様に、Ｌレベルが連続する場合には、正解データが下限値よりも小さいことを考えればよく、上限値よりも大きい可能性を考慮する必要は低い。

そのため、変換範囲拡張と冗長範囲付加を排他的に行うことで、過剰に変換範囲を広くすることを抑止でき、高速化の効果が損なわれることを抑止可能である。この場合、図１３、図１４のように冗長コードレジスターと拡張コードレジスターを別々に設けるのではなく、１つのレジスターを共通で利用してもよい。また、Ｆ４〜Ｆ６に示した拡張コードに関する更新処理と、Ｆ２，Ｆ３，Ｆ７に示した冗長コードに関する更新処理は処理内容が似ている。よって、当該処理を実行する回路の構成についても似たものとなるため、２つの回路をそれぞれ設けるのではなく、１つの回路を両方の処理に利用してもよい。

３．３ 微小信号判定
上述したように、変換範囲の大きさが小さくなってきた場合は、冗長範囲を付加することが難しくなる。冗長範囲を付加しない場合に誤判定が生じると、適切な変換を行うことができない。そして比較回路ＣＰにおける誤判定は、アナログ入力信号ＶＩＮと、比較コードのＤ／Ａ変換結果の差が小さい場合に発生する可能性が高い。

よって本実施形態の回路装置４０は、アナログ入力信号ＶＩＮの電圧レベルと、Ｄ／Ａ変換回路ＤＡＣからの出力信号ＤＱの電圧レベルとの差の大きさを判定する微小信号判定回路９０を含んでもよい。そして、微小信号判定回路９０により微小信号と判定されたことを条件に、複数回比較処理を行い、微小信号判定回路により非微小信号と判定された場合は、複数回比較処理をスキップする。

このようにすれば、誤判定の可能性が高い場合に、比較処理を複数回実行し、当該複数回の比較処理に基づいて、最終的な比較結果を決定できる。つまり、比較処理の精度を高くすることができ、誤判定の発生を抑止できる。ただし、比較処理を複数回実行すれば、それだけサイクル数が増大し、高速化の効果が損なわれる。よって冗長範囲付加処理で対応可能な場合には、複数回比較処理ではなく冗長範囲付加により対応することが望ましい。

よって一例としては、制御回路５０は、微小信号判定回路９０により微小信号と判定され且つ冗長範囲付加処理を行わない場合に、複数回比較処理を行い、微小信号判定回路により非微小信号と判定された場合又は冗長範囲付加処理を行う場合は、複数回比較処理をスキップする。このようにすれば、複数回比較処理の実行回数が抑えられるため、サイクル数の増大を抑止可能である。

図１５は、微小信号判定回路９０からの出力を用いた逐次比較処理を説明するフローチャートである。図１５のステップＳ３０６及びＳ３０７を除いたステップについては、図１２と同様であるため詳細な説明は省略する。

制御回路５０は、ステップＳ３０５の冗長コードの更新の後、冗長コード＝０であり、且つ、微小信号判定回路９０からの微小信号フラグＳＦＬＡＧがハイレベルであるかを判定する（ステップＳ３０６）。なお、微小信号フラグＳＦＬＡＧとは、微小信号判定回路９０により、アナログ入力信号ＶＩＮと、Ｄ／Ａ変換回路ＤＡＣからの出力信号ＤＱとの差が所与の閾値よりも小さい、すなわち微小信号であると判定されたか否かを表すフラグである。ここでは微小信号と判定された場合にＳＦＬＡＧ＝Ｈとなる例を示したが、この点は種々の変形実施が可能である。

ステップＳ３０６でＮｏの場合には、ステップＳ３０８〜Ｓ３１０の処理に移行する。ステップＳ３０６でＮｏの場合とは、冗長コードが０でなく冗長範囲付加処理が行われる場合、或いは冗長コード＝０であるがＳＦＬＡＧ＝Ｌであるため誤判定の発生のおそれが低い場合に対応する。いずれの場合であっても、１回の比較結果に基づいて上限値又は下限値を更新することによる問題が小さい。

一方、ステップＳ３０６でＹｅｓの場合には、誤判定の発生可能性が高いにもかかわらず、冗長範囲付加処理を行えない場合に対応する。よってこの場合には、比較回路ＣＰを複数回動作させて複数の比較結果を取得し、当該複数の比較結果に基づいて最終的な比較結果を決定する（ステップＳ３０７）。一例としては、複数の比較結果の多数決を行い、Ｈレベルの回数＞Ｌレベルの回数の場合にＨレベルと判定し、Ｌレベルの回数＞Ｈレベルの回数の場合にＬレベルと判定すればよい。

ステップＳ３０７の処理を行った場合、ステップＳ３０８では多数決の結果を用いて判定を行い、ステップＳ３０９又はステップＳ３１０の更新処理を実行する。

なお上述したように、冗長範囲付加処理が行われない場合とは、変換範囲が所定範囲幅よりも小さい場合に相当する。よって制御回路５０は、上限値及び下限値で設定される変換範囲が上記範囲幅よりも小さくなった場合は、比較回路ＣＰに対して、アナログ入力信号ＶＩＮとＤ／Ａ変換回路ＤＡＣからの出力信号ＤＱとの比較処理を複数回実行させる複数回比較処理を行うことになる。

図１６は、本実施形態の比較回路ＣＰ及び微小信号判定回路９０の構成例である。比較回路ＣＰは、入力信号ＰＩＮ，ＮＩＮに基づいて、出力信号ＰＯＵＴ，ＮＯＵＴを出力するＶ／Ｔ変換回路ＶＴＣを含む。Ｖ／Ｔ変換回路ＶＴＣの出力信号ＰＯＵＴ，ＮＯＵＴは、図１７、図１８を用いて後述するように、所与のタイミングでローレベルからハイレベルへの立ち上がりが生じるステップ信号であり、その立ち上がりタイミング（所与の基準タイミングに対する遅延時間）が入力信号（入力電圧）ＰＩＮ，ＮＩＮの大きさにより決定される。ここでは入力信号が大きいほど遅延時間が短い（早く立ち上がる）例について説明する。

ＰＩＮ＞ＮＩＮの場合、ＰＯＵＴが先に立ち上がり、その後にＮＯＵＴが立ち上がる。ＮＩＮ＞ＰＩＮの場合、ＮＯＵＴが先に立ち上がり、その後にＰＯＵＴが立ち上がる。よって比較回路ＣＰでは、ＰＯＵＴとＮＯＵＴのいずれの立ち上がりが早いかを表す信号を比較結果信号ＣＰＱとして出力すればよい。

一例としては、図１６に示すように２つのＮＡＮＤ回路を用いてＣＰＱを出力する。ＮＤ，ＰＤをそれぞれ図１６に示した端子での信号とする。図１６に示したように、ＮＤとはＮＯＵＴが遅延素子により所定の遅延時間τだけ遅延した信号であり、ＰＤとはＰＯＵＴが遅延素子により所定の遅延時間τだけ遅延した信号である。

ＣＰＱを出力する構成はＲＳ型のフリップフロップに準じた動作となる。すなわち、（ＰＤ，ＮＤ）＝（１，０）の場合ＣＰＱ＝１であり、（ＰＤ，ＮＤ）＝（０，１）の場合ＣＰＱ＝０である。また、（ＰＤ，ＮＤ）＝（１，１）ではＣＰＱは前の状態を保持する。

すなわち、ＰＤがＮＤよりも先に立ち上がった場合にはＣＰＱ＝１であり、ＮＤがＰＤよりも先に立ち上がった場合にはＣＰＱ＝０である。つまりＣＰＱは、ＰＤとＮＤのいずれの立ち上がりが早いかに応じて、ハイレベルかローレベルかが変化する信号であり、ハイレベルの場合にはＰＩＮ＞ＮＩＮ、ローレベルの場合にはＮＩＮ＞ＰＩＮを表すことになる。

また微小信号判定回路９０は、ＡＮＤ回路と、ＯＲ回路と、２つのＮＡＮＤ回路を含む。ＡＮＤ回路にはＮＯＵＴ及びＰＯＵＴが入力される。ＯＲ回路にはＰＤ及びＮＤが入力される。

ＡＮＤ回路の出力をＲ’とした場合、Ｒ’はＰＯＵＴとＮＯＵＴの両方の立ち上がりが完了したタイミングに対応するタイミングでハイレベルとなるステップ信号である。ＯＲ回路の出力をＳ’とした場合、Ｓ’はＰＤとＮＤのいずれかが立ち上がったタイミング、すなわちＰＯＵＴとＮＯＵＴのいずれか一方が立ち上がってから遅延素子による遅延時間τの経過後のタイミングに対応するタイミングでハイレベルとなるステップ信号である。

ＳＦＬＡＧを出力する２つのＮＡＮＤ回路についても、ＲＳ型のフリップフロップに準じた動作となる。すなわち、（Ｓ’，Ｒ’）＝（１，０）の場合ＳＦＬＡＧ＝０であり、（Ｓ’，Ｒ’）＝（０，１）の場合ＳＦＬＡＧ＝１である。また、（Ｓ’，Ｒ’）＝（１，１）ではＳＦＬＡＧは前の状態を保持する。

（Ｓ’，Ｒ’）＝（１，０）の場合とは、ＰＯＵＴとＮＯＵＴの一方が立ち上がってから遅延時間τが経過したタイミングにおいても、ＰＯＵＴとＮＯＵＴのうちの他方の信号の立ち上がりが発生していない場合に対応する。これは、ＰＯＵＴとＮＯＵＴの立ち上がりの時間差がτよりも大きい場合に相当し、ＰＩＮとＮＩＮの電圧差が大きいことになる。つまりＳＦＬＡＧ＝０は非微小信号を表すことになる。

（Ｓ’，Ｒ’）＝（０，１）の場合とは、ＰＯＵＴとＮＯＵＴの一方が立ち上がってから遅延時間τの経過前に、ＰＯＵＴとＮＯＵＴのうちの他方の信号の立ち上がりも発生した場合に対応する。これは、ＰＯＵＴとＮＯＵＴの立ち上がりの時間差がτよりも小さい場合に相当し、ＰＩＮとＮＩＮの電圧差が小さいことになる。つまりＳＦＬＡＧ＝１は微小信号を表すことになる。

図１７は、ＰＩＮ＞ＮＩＮの場合の、各信号を表す波形図である。ＰＩＮがＮＩＮに比べて十分大きい場合、ＰＯＵＴが先に立ち上がり（Ｇ１）、それから遅延時間τよりも長い時間の経過後にＮＯＵＴが立ち上がる（Ｇ２）。この場合、Ｓ’はＧ１からτ経過したタイミング（Ｇ３）で立ち上がり、Ｒ’はＧ２に対応するタイミングで立ち上がる。結果として、ＳＦＬＡＧはＧ３に対応するタイミングＧ４でローレベルに変化し、制御回路５０は非微小信号であると判定できる。

一方、ＰＩＮとＮＩＮの差が小さい場合、ＰＯＵＴが先に立ち上がり（Ｇ５）、それから遅延時間τよりも短い時間の経過後にＮＯＵＴが立ち上がる（Ｇ６）。この場合、Ｓ’はＧ５からτ経過したタイミング（Ｇ７）で立ち上がり、Ｒ’はＧ６に対応するタイミングで立ち上がる。結果として、ＳＦＬＡＧはハイレベルに保持され、制御回路５０は微小信号であると判定できる。また、いずれの場合も、ＰＯＵＴが先に立ち上がり、ＮＯＵＴが後に立ち上がるため、ＣＰＱはハイレベルに保持される。

図１８は、ＮＩＮ＞ＰＩＮの場合の、各信号を表す波形図である。ＮＩＮがＰＩＮに比べて十分大きい場合、ＮＯＵＴが先に立ち上がり（Ｈ１）、それから遅延時間τよりも長い時間の経過後にＰＯＵＴが立ち上がる（Ｈ２）。この場合、Ｓ’はＨ１からτ経過したタイミング（Ｈ３）で立ち上がり、Ｒ’はＨ２に対応するタイミングで立ち上がる。結果として、ＳＦＬＡＧはＨ３に対応するタイミングＨ４でローレベルに変化し、制御回路５０は非微小信号であると判定できる。

一方、ＰＩＮとＮＩＮの差が小さい場合、ＮＯＵＴが先に立ち上がり（Ｈ５）、それから遅延時間τよりも短い時間の経過後にＰＯＵＴが立ち上がる（Ｈ６）。この場合、Ｓ’はＨ５からτ経過したタイミング（Ｈ７）で立ち上がり、Ｒ’はＨ６に対応するタイミングで立ち上がる。結果として、ＳＦＬＡＧはハイレベルに保持され、制御回路５０は微小信号であると判定できる。また、いずれの場合も、ＮＯＵＴが先に立ち上がり、ＰＯＵＴが後に立ち上がるため、ＣＰＱはＮＯＵＴの立ち上がりタイミングＨ１から遅延時間τ経過後に対応するタイミングでローレベルに変化する。

なお、微小信号判定回路９０の構成は図１６に限定されない。例えば、比較回路ＣＰを複数のコンパレーターにより構成してもよい。具体的には、ＰＩＮとＮＩＮを比較する第１のコンパレーターの他に、ＰＩＮ＋ＯＦＦＳＥＴとＮＩＮを比較する第２のコンパレーター、及びＰＩＮとＮＩＮ＋ＯＦＦＳＥＴを比較する第３のコンパレーターを含む比較回路ＣＰを用いる。すべてのコンパレーターの比較結果が同一の場合、ＰＩＮとＮＩＮはオフセット電圧以上の差があることになるため、非微小信号と判定する。一方、すべてのコンパレーターの比較結果が同一とならない場合、ＰＩＮとＮＩＮの電圧差がオフセット電圧未満となるため、微小信号と判定する。その他、微小信号判定回路９０の構成については種々の変形実施が可能である。

３．４ 変形例
以下、幾つかの変形例について説明する。

本実施形態の回路装置４０は、複数の入力信号を時分割で処理してもよい。例えば図１９を用いて後述する物理量検出装置３００に回路装置４０を適用する場合、物理量トランスデューサー３１０から複数の信号が出力される可能性がある。例えば物理量トランスデューサー３１０が３軸ジャイロセンサー素子である場合、ｘ軸の角速度を表す信号、ｙ軸の角速度を表す信号、ｚ軸の角速度を表す信号が入力される。回路装置４０では、これら３つの入力信号を時分割で処理する。

その場合、上述した「前回のＡ／Ｄ変換結果データ」が問題となる。例えばｘ軸の信号ＸＩＮのＡ／Ｄ変換を行った後、ｙ軸の信号ＹＩＮのＡ／Ｄ変換を行う場合を考える。この際、ＹＩＮのＡ／Ｄ変換結果データを求めるための変換範囲の初期値を、ＸＩＮのＡ／Ｄ変換結果から設定することは不合理である。前回のＡ／Ｄ変換結果データを用いるのは、同一の種類の信号ではＡ／Ｄ変換結果データが大きく変化しないことを想定しているからであり、異なる種類の信号を対象とした場合、当該想定が成り立たないためである。

よって本実施形態における「前回のＡ／Ｄ変換結果データ」とは、「同一種類の入力信号に対する前回のＡ／Ｄ変換結果データ」を用いるとよい。具体的にはＡ／Ｄ変換結果データを保持するためのレジスターをデータ数分だけ用意しておき、前回のＡ／Ｄ変換結果データを読み出す際には、対応するレジスターを読み出し対象とする。上記の例であれば、ＸＩＮのＡ／Ｄ変換結果を保持する第１のレジスター、ＹＩＮのＡ／Ｄ変換結果を保持する第２のレジスター、ＺＩＮのＡ／Ｄ変換結果を保持する第３のレジスターを設けておき、ＸＩＮ（ＹＩＮ，ＺＩＮ）が入力された場合には第１（第２、第３）のレジスターから「前回のＡ／Ｄ変換結果データ」を読み出せばよい。

また、図１５を用いて上述した例では、冗長範囲付加処理は冗長コードが０でない場合は実行され、実行するか否かに微小信号フラグＳＦＬＡＧは関係しなかった。しかし、微小信号フラグＳＦＬＡＧ＝Ｌの場合、比較回路ＣＰでの誤判定の可能性が低いため、冗長範囲付加処理を行わなくてもよい。

よって制御回路５０は、微小信号判定回路９０により微小信号と判定された場合は、冗長範囲付加処理又は複数回比較処理を行い、微小信号判定回路により非微小信号と判定された場合は、冗長範囲付加処理及び複数回比較処理をスキップしてもよい。ここでの冗長範囲付加処理のスキップとは、冗長範囲を付加しない上限値又は下限値の更新処理を表す。また、複数回比較処理のスキップとは、所与の入力信号と逐次比較データのＤ／Ａ変換結果の比較処理結果を求める際に、複数回の比較処理を行わないことを表し、具体的には１回の比較処理により所与の入力信号と逐次比較データのＤ／Ａ変換結果の比較処理結果を求める処理に相当する。複数回比較処理のスキップは、図１５の例であればステップＳ３０７の処理が省略される（ステップＳ３０６から直接ステップＳ３０８に遷移する）ことに相当する。

このようにすれば、非微小信号の場合には冗長コードの値によらず冗長範囲付加処理をスキップできるため、サイクル数の増大を抑止することが可能になる。

４．物理量検出装置、電子機器、移動体
また、本実施形態の手法は上記回路装置４０を含む種々の装置に適用できる。例えば、本実施形態の手法は物理量トランスデューサーと、物理量トランスデューサーからの検出信号に基づく物理量の検出のためのＡ／Ｄ変換を行う回路装置を含む物理量検出装置に適用できる。また、本実施形態の手法は、回路装置４０を含む電子機器や移動体にも適用できる。

図１９に本実施形態の物理量検出装置３００の構成例を示す。物理量検出装置３００は、物理量トランスデューサー３１０と本実施形態の回路装置４０（ＩＣ）を含む。本実施形態の回路装置４０は、少なくとも逐次比較型のＡ／Ｄ変換を行うＡ／Ｄ変換回路８２を含み、Ａ／Ｄ変換回路８２は、物理量トランスデューサー３１０の出力信号に基づく信号のＡ／Ｄ変換を行う。なお、回路装置４０（Ａ／Ｄ変換回路８２）は、物理量トランスデューサー３１０の出力信号に基づく信号とは異なる信号のＡ／Ｄ変換を行う回路であってもよい。物理量トランスデューサー３１０と回路装置４０は、例えば物理量検出装置３００のパッケージ内に実装される。なお本実施形態の物理量検出装置３００は、図１９の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

物理量トランスデューサー３１０は、例えば角速度、加速度等の物理量を検出するための素子（センサー）である。物理量トランスデューサー３１０は、例えば角速度センサー（ジャイロセンサー）であり、１又は複数の軸回りでの角速度を検出する。この角速度センサーは、圧電型の振動ジャイロであってもよいし、シリコン基板などから形成された静電容量検出方式の振動ジャイロであってもよい。圧電型の振動ジャイロとしては、例えばダブルＴ型の振動片などを用いることができる。或いは物理量トランスデューサー３１０は、例えば加速度センサーであり、１又は複数の軸方向での加速度を検出する。なお、物理量トランスデューサー３１０は、角速度や加速度以外の物理量（例えば速度、移動距離、角加速度又は圧力等）を検出するトランスデューサーであってもよい。或いは、物理量トランスデューサー３１０は発振器における振動子であってもよい。

回路装置４０は、検出回路８０、Ａ／Ｄ変換回路８２、処理部８４を含む。検出回路８０は、物理量トランスデューサー３１０からの検出信号に基づいて、角速度又は加速度等の物理量に対応する物理量信号を検出する。角速度センサーを例にとれば、検出回路８０は、物理量トランスデューサー３１０からの検出信号を増幅する増幅回路（電荷／電圧変換回路）や同期検波回路などを含むことができる。この場合に回路装置４０は、物理量トランスデューサー３１０（振動子）を駆動する駆動回路を含んでいてもよい。Ａ／Ｄ変換回路８２は、検出回路８０により検出されたアナログの電圧（所望信号の電圧）のＡ／Ｄ変換を行う。Ａ／Ｄ変換回路８２としては例えば図１等で説明した構成の回路を用いることができる。処理部８４は、Ａ／Ｄ変換回路８２によりＡ／Ｄ変換された検出データに基づいて各種の処理を行う。例えば各種の補正処理やフィルター処理（デジタルフィルター処理）などを行う。なお処理部８４は、図１の制御回路５０として動作してもよい。

図２０に本実施形態の電子機器２００の構成例を示す。電子機器２００は、本実施形態の回路装置４０、処理部２２０、記憶部２５０を含む。またアンテナＡＮＴ、通信部２１０、操作部２３０、表示部２４０を含むことができる。なお本実施形態の電子機器２００は、図２０の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

本実施形態の電子機器２００としては、例えばデジタルカメラ（デジタルスチルカメラ、ビデオカメラ）、生体情報検出装置（脈拍計、活動量計、歩数計、健康時計等）、頭部装着型表示装置、ロボット、ＧＰＳ内蔵時計、カーナビゲーション装置、ゲーム装置、各種のウェアラブル機器、携帯情報端末（スマートフォン、携帯電話機、携帯型ゲーム装置、タブレットＰＣ等）、コンテンツを配信するコンテンツ提供端末、映像機器、オーディオ機器、或いはネットワーク関連機器（基地局、ルーター等）などの種々の機器を想定できる。例えばデジタルカメラにおいては、本実施形態の回路装置を用いることで、ジャイロセンサーや加速度センサーを利用した手ぶれ補正等を実現できる。また生体情報検出装置においては、本実施形態の回路装置を用いることで、ジャイロセンサーや加速度センサーを利用したユーザーの体動検出や、運動状態の検出を実現できる。ロボットにおいては、その可動部（アーム、関節）や本体部において本実施形態の回路装置を用いることができる。ロボットは、移動体（走行・歩行ロボット）、電子機器（非走行・非歩行ロボット）のいずれも想定できる。走行・歩行ロボットの場合には、例えば自律走行に本実施形態の回路装置を利用できる。ネットワーク関連機器においては、例えば時刻（絶対時刻等）やタイミングを計時するための装置として本実施形態の回路装置を利用できる。

図２０において、通信部２１０（無線回路）は、アンテナＡＮＴを介して外部からのデータを受信したり、外部にデータを送信する処理を行う。ＣＰＵ、ＭＰＵなどにより実現される処理部２２０（プロセッサー）は、記憶部２５０（メモリー）に記憶された情報に基づいて、各種の演算処理や電子機器２００の制御処理などを行う。操作部２３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部２４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。記憶部２５０は、各種の情報を記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。

また本実施形態の回路装置は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。

図２１は、移動体の具体例としての自動車２０６を概略的に示したものである。自動車２０６には、物理量トランスデューサーと回路装置を有する物理量検出装置３００が組み込まれている。物理量検出装置３００（例えばジャイロセンサー、角速度及び加速度を検出する複合センサー等）は車体２０７の姿勢を検出することができる。物理量検出装置３００の検出信号は車体姿勢制御装置２０８に供給される。車体姿勢制御装置２０８は例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり個々の車輪２０９のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボットや航空機、ヘリコプター等の各種の移動体において利用できる。姿勢制御の実現にあたって物理量検出装置３００（回路装置）は移動体に組み込まれることになる。

以上、本発明を適用した実施形態およびその変形例について説明したが、本発明は、各実施形態やその変形例そのままに限定されるものではなく、実施段階では、発明の要旨を逸脱しない範囲内で構成要素を変形して具体化することができる。また、上記した各実施形態や変形例に開示されている複数の構成要素を適宜組み合わせることによって、種々の発明を形成することができる。例えば、各実施形態や変形例に記載した全構成要素からいくつかの構成要素を削除してもよい。さらに、異なる実施の形態や変形例で説明した構成要素を適宜組み合わせてもよい。また、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。このように、発明の主旨を逸脱しない範囲内において種々の変形や応用が可能である。

ＤＡＣ，ＤＡＣ１，ＤＡＣ２…Ｄ／Ａ変換回路、
ＣＡ１〜ＣＡ１２８，ＣＢ１〜ＣＢ９…キャパシター、
ＣＡＲ１，ＣＡＲ２…キャパシターアレイ、
ＳＡ１〜ＳＡ１２８，ＳＢ１〜ＳＢ９…スイッチ回路、
ＳＡＲ１，ＳＡＲ２…スイッチアレイ、ＳＤＡＣ…サブＤ／Ａ変換回路、
ＳＣＡＲ…キャパシターアレイ、ＳＳＡＲ…スイッチアレイ、
ＳＦＬＡＧ…微小信号フラグ、ＤＯＵＴ…出力データ、ＶＤＤ，ＧＮＤ…基準電圧、
ＶＦＳ…フルスケール電圧、ＶＩＮ…アナログ入力信号、ＣＰ…比較回路、
ＶＴＣ…Ｖ／Ｔ変換回路、ＡＮＴ…アンテナ、
３０…Ｓ／Ｈ回路、４０…回路装置、４２…Ｄ／Ａ変換回路、５０…制御回路、
５２…逐次比較レジスター、５３…上限値レジスター、５４…下限値レジスター、
６０…電圧生成回路、７０…出力部、８０…検出回路、８２…Ａ／Ｄ変換回路、
８４…処理部、９０…微小信号判定回路、２００…電子機器、２０６…自動車、
２０７…車体、２０８…車体姿勢制御装置、２０９…車輪、２１０…通信部、
２２０…処理部、２３０…操作部、２４０…表示部、２５０…記憶部、
３００…物理量検出装置、３１０…物理量トランスデューサー

Claims (13)

1. アナログ入力信号をＡ／Ｄ変換する回路装置であって、
   逐次比較データを保持する逐次比較レジスターを有する制御回路と、
   前記逐次比較レジスターからの出力データをＤ／Ａ変換するＤ／Ａ変換回路と、
   前記アナログ入力信号と、前記Ｄ／Ａ変換回路からの出力信号との比較処理を行う比較回路と、
   を含み、
   前記制御回路は、
   前記アナログ入力信号のＡ／Ｄ変換により得られるＡ／Ｄ変換結果データの変換範囲の上限値を保持する上限値レジスターと、前記変換範囲の下限値を保持する下限値レジスターを有し、
   逐次比較処理において、前記比較回路が同一の比較結果を所定の回数以上出力した場合に、前記上限値を増加させる更新及び前記下限値を減少させる更新の少なくとも一方を行い、
   前記制御回路は、
   前記アナログ入力信号の電圧レベルが前記Ｄ／Ａ変換回路からの前記出力信号の電圧レベル以上であるとの比較結果を、前記比較回路が出力した場合に、前記下限値を、更新前の前記下限値と前記逐次比較データとの間の値に更新し、
   前記アナログ入力信号の電圧レベルが前記Ｄ／Ａ変換回路からの前記出力信号の電圧レベル未満であるとの比較結果を、前記比較回路が出力した場合に、前記上限値を、更新前の前記上限値と前記逐次比較データとの間の値に更新する冗長範囲付加処理を行い、
   前記制御回路は、
   前記逐次比較処理において、前記比較回路が同一の比較結果を前記所定の回数以上出力した場合、前記冗長範囲付加処理をスキップすることを特徴とする回路装置。
2. アナログ入力信号をＡ／Ｄ変換する回路装置であって、
   逐次比較データを保持する逐次比較レジスターを有する制御回路と、
   前記逐次比較レジスターからの出力データをＤ／Ａ変換するＤ／Ａ変換回路と、
   前記アナログ入力信号と、前記Ｄ／Ａ変換回路からの出力信号との比較処理を行う比較回路と、
   を含み、
   前記制御回路は、
   前記アナログ入力信号のＡ／Ｄ変換により得られるＡ／Ｄ変換結果データの変換範囲の上限値を保持する上限値レジスターと、前記変換範囲の下限値を保持する下限値レジスターを有し、
   逐次比較処理において、前記比較回路が同一の比較結果を所定の回数以上出力した場合に、前記上限値を増加させる更新及び前記下限値を減少させる更新の少なくとも一方を行い、
   前記制御回路は、
   前記アナログ入力信号の電圧レベルが前記Ｄ／Ａ変換回路からの前記出力信号の電圧レベル以上であるとの比較結果を、前記比較回路が出力した場合に、前記下限値を、更新前の前記下限値と前記逐次比較データとの間の値に更新し、
   前記アナログ入力信号の電圧レベルが前記Ｄ／Ａ変換回路からの前記出力信号の電圧レベル未満であるとの比較結果を、前記比較回路が出力した場合に、前記上限値を、更新前の前記上限値と前記逐次比較データとの間の値に更新する冗長範囲付加処理を行い、
   前記制御回路は、
   前記逐次比較処理において、前記上限値及び前記下限値で設定される前記変換範囲の大きさが、所定の範囲幅よりも小さくなった場合は、前記冗長範囲付加処理をスキップすることを特徴とする回路装置。
3. 請求項２に記載の回路装置において、
   前記制御回路は、
   前記上限値及び前記下限値で設定される前記変換範囲が前記範囲幅よりも小さくなった場合は、前記比較回路に対して、前記アナログ入力信号と前記Ｄ／Ａ変換回路からの前記出力信号との比較処理を複数回実行させる複数回比較処理を行うことを特徴とする回路装置。
4. 請求項３に記載の回路装置において、
   前記アナログ入力信号の電圧レベルと、前記Ｄ／Ａ変換回路からの前記出力信号の電圧レベルとの差の大きさを判定する微小信号判定回路を含み、
   前記制御回路は、
   前記微小信号判定回路により微小信号と判定された場合は、前記冗長範囲付加処理又は前記複数回比較処理を行い、
   前記微小信号判定回路により非微小信号と判定された場合は、前記冗長範囲付加処理及び前記複数回比較処理をスキップすることを特徴とする回路装置。
5. 請求項１乃至４のいずれか一項に記載の回路装置において、
   前記制御回路は、
   前記逐次比較処理において、前記比較回路が、１回目の比較から同一の比較結果を前記所定の回数以上出力した場合に、前記上限値を増加させる更新及び前記下限値を減少させる更新の少なくとも一方を行うことを特徴とする回路装置。
6. 請求項１乃至５のいずれか一項に記載の回路装置において、
   前記制御回路は、
   前記アナログ入力信号の電圧レベルが前記Ｄ／Ａ変換回路からの前記出力信号の電圧レベル以上であるとの比較結果を、前記比較回路が前記所定の回数以上出力した場合に、前記上限値を増加させ、
   前記アナログ入力信号の電圧レベルが前記Ｄ／Ａ変換回路からの前記出力信号の電圧レベル未満であるとの比較結果を、前記比較回路が前記所定の回数以上出力した場合に、前記下限値を減少させる更新を行うことを特徴とする回路装置。
7. 請求項１乃至６のいずれか一項に記載の回路装置において、
   前記制御回路は、
   前記上限値が前記逐次比較データのフルスケールの上限に達した場合、前記上限値を前記フルスケールの上限に更新し、
   前記下限値が前記逐次比較データの前記フルスケールの下限に達した場合、前記下限値を前記フルスケールの下限に更新することを特徴とする回路装置。
8. 請求項１乃至７のいずれか一項に記載の回路装置において、
   前記逐次比較処理の開始時の前記変換範囲は、前回のＡ／Ｄ変換結果データを含む所定の範囲であり、
   前記制御回路は、
   前記所定の範囲の上限値を前記上限値レジスターの値として設定し、前記所定の範囲の下限値を前記下限値レジスターの値として設定することを特徴とする回路装置。
9. 請求項１乃至８のいずれか一項に記載の回路装置において、
   前記制御回路は、
   前記アナログ入力信号の電圧レベルが前記Ｄ／Ａ変換回路からの前記出力信号の電圧レベル以上であるとの比較結果を、前記比較回路が出力した場合に、前記下限値を増加させ、
   前記アナログ入力信号の電圧レベルが前記Ｄ／Ａ変換回路からの前記出力信号の電圧レベル未満であるとの比較結果を、前記比較回路が出力した場合に、前記上限値を減少させる更新を行うことを特徴とする回路装置。
10. 請求項１乃至９のいずれか一項に記載の回路装置において、
    前記制御回路は、
    更新後の前記上限値及び前記下限値の平均値に対応する値に、前記逐次比較データを更新することを特徴とする回路装置。
11. 物理量トランスデューサーと、
    前記物理量トランスデューサーからの検出信号に基づく物理量の検出のためのＡ／Ｄ変換を行う請求項１乃至１０のいずれか一項に記載の回路装置を含むことを特徴とする物理量検出装置。
12. 請求項１乃至１０のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
13. 請求項１乃至１０のいずれか一項に記載の回路装置を含むことを特徴とする移動体。