JP2018007129A - 回路装置、物理量検出装置、電子機器及び移動体 - Google Patents

Abstract

【課題】 ＤＥＭを用いたＤ／Ａ変換回路において、上位ビットを含めたトリミングを行う回路装置、物理量検出装置、電子機器及び移動体等を提供すること。
【解決手段】 回路装置４０は、出力ノードＮＯＵＴに接続されるキャパシターアレイを有するメインＤ／Ａ変換回路ＭＤＡＣと、サブＤ／Ａ変換回路ＳＤＡＣと、キャパシターアレイのキャパシターの割り当てを動的に変化させるスイッチ制御信号ＳＣを出力する制御回路５０と、キャパシターの容量誤差に応じた誤差情報が記憶される記憶部５５を含み、制御回路５０は、スイッチ制御信号ＳＣと誤差情報とに基づいて調整データＴＤを生成し、サブＤ／Ａ変換回路ＳＤＡＣは、調整データＴＤに基づく出力信号を出力する。
【選択図】 図１

Description

本発明は、回路装置、物理量検出装置、電子機器及び移動体等に関する。

従来、キャパシターを含む構成のＤ／Ａ変換回路が広く知られている。例えば電荷再分配型Ｄ／Ａ変換回路では、１：２：４：８といったように、バイナリーに重みづけされた容量を用いてデジタルデータのアナログ信号への変換処理を行う。特許文献１には、電荷再分配型Ｄ／Ａ変換回路に、ＤＥＭ（Dynamic Element Matching）を適用する手法が開示されている。ＤＥＭを適用することで、容量アレイ内の容量の組み合わせパターンにランダム性を持たせ、見かけ上の容量比精度を向上できる。

また、キャパシターの容量の精度はＤ／Ａ変換回路の変換精度に大きな影響を与える。そのため、キャパシターの容量値（或いは容量値の比）を調整するトリミング手法も種々知られている。

例えば特許文献２には、上位側キャパシター群、下位側キャパシター群、及び補助キャパシター群を備え、下位側キャパシター群と補助キャパシター群に含まれるキャパシターを選択して合成容量値を上位側キャパシター群の最下位にあるキャパシターの容量値に一致させてバラつきを調整し、その上で選択されたキャパシターによる合成容量値を基準として下位ビットのＡ／Ｄ変換を行うＡ／Ｄ変換器が開示されている。

また、特許文献３には、バイナリー比率で容量値が重み付けされた複数の容量素子を有し、結合容量で結合されている上位側Ｄ／Ａ変換器及び下位側Ｄ／Ａ変換器を備え、調整量に対応した可変容量素子を介して上位ビットの補正を行う逐次比較型Ａ／Ｄ変換器が開示されている。

特開２０１５−１８６１３７号公報 特開２０１４−３９２１８号公報 国際公開第２０１２／１５３３７２号

特許文献２の手法は、直列容量に関するトリミングであり、上位ビットに対するトリミングはできない。また特許文献３の手法は、容量がバイナリーで重みづけされたＤ／Ａ変換器に適用されるものであり、特許文献１に開示されたＤＥＭのように、単位容量アレイで構成されたＤ／Ａ変換回路に適用することは困難である。

本発明の幾つかの態様によれば、ＤＥＭを用いたＤ／Ａ変換回路において、上位ビットを含めたトリミングを行う回路装置、物理量検出装置、電子機器及び移動体等を提供できる。

本発明の一態様は、出力ノードに接続されるキャパシターアレイを有するメインＤ／Ａ変換回路と、前記出力ノードに接続されるサブＤ／Ａ変換回路と、入力データに対する前記キャパシターアレイのキャパシターの割り当てを動的に変化させるスイッチ制御信号を出力する制御回路と、前記キャパシターアレイのキャパシターの容量誤差に応じた誤差情報が記憶される記憶部と、を含み、前記制御回路は、前記スイッチ制御信号と前記誤差情報とに基づいて、前記スイッチ制御信号により割り当てられる前記キャパシターの前記容量誤差に応じた調整データを生成し、前記サブＤ／Ａ変換回路は、前記調整データに基づく出力信号を前記出力ノードに出力する回路装置に関係する。

本発明の一態様では、キャパシターの割り当てを動的に変化させるＤ／Ａ変換回路において、誤差情報とスイッチ制御信号とに基づいて、割り当て対象となるキャパシターの容量誤差に応じた調整データを生成する。このようにすれば、ＤＥＭが適用されるＤ／Ａ変換回路を含む回路装置において、キャパシターアレイに含まれる各キャパシターの誤差と、キャパシターの割り当て状態の両方を考慮した適切なトリミングを実行すること等が可能になる。

また本発明の一態様では、前記誤差情報は、前記キャパシターの容量が基準値よりも大きいか否かを表すデータを含んでもよい。

このようにすれば、シンプルなデータ構成の誤差情報を用いることが可能になる。

また本発明の一態様では、前記誤差情報は、前記キャパシターの容量が基準範囲の上限値よりも大きいか否かを表す第１データ、及び前記キャパシターの容量が前記基準範囲の下限値よりも小さいか否かを表す第２データを含んでもよい。

このようにすれば、シンプルなデータ構成の誤差情報を用いることが可能になる。

また本発明の一態様では、前記調整データは、前記スイッチ制御信号により割り当てられた各キャパシターについての前記誤差情報を加算処理したデータを含んでもよい。

このようにすれば、加算処理により容易に調整データを求めることが可能になる。

また本発明の一態様では、前記サブＤ／Ａ変換回路は、前記調整データに所与の係数が乗算されたデータのＤ／Ａ変換結果の信号を、前記出力信号として前記出力ノードに出力してもよい。

このようにすれば、所与の係数を乗算することで、容量誤差に応じたアナログ出力信号の誤差を適切に補正すること等が可能になる。

また本発明の一態様では、前記サブＤ／Ａ変換回路は、前記出力ノードに接続される第２キャパシターアレイを有し、前記第２キャパシターアレイのキャパシターは、前記調整データに基づいて選択されてもよい。

このようにすれば、調整データに基づくキャパシター選択により、適切な出力信号を出力することが可能になる。

また本発明の一態様では、前記出力ノードが比較ノードに接続される比較回路を含み、前記メインＤ／Ａ変換回路は、逐次比較データの上位側ビットデータを前記入力データとしてＤ／Ａ変換し、前記制御回路は、前記比較回路の比較結果に基づいて前記逐次比較データを出力してもよい。

このようにすれば、本実施形態に係る回路装置として、逐次比較型のＡ／Ｄ変換回路を実現するとともに、逐次比較データの上位側ビットデータのＤ／Ａ変換を行うＤ／Ａ変換回路にＤＥＭを適用することが可能になる。

また本発明の一態様では、前記キャパシターアレイのキャパシターの割り当てを設定するための情報を記憶するレジスターを含み、前記制御回路は、テストモードにおいて、前記レジスターに記憶された前記情報に基づいて前記スイッチ制御信号を出力してもよい。

このようにすれば、レジスターに保持されるデータに基づいて、テストモードで割り当てられるキャパシターを決定すること等が可能になる。

また本発明の一態様では、前記出力ノードに接続され、前記テストモードにおいて前記キャパシターアレイのキャパシターの割り当てを調整する第１の電圧及び第２の電圧を出力する電圧出力回路を含んでもよい。

このようにすれば、電圧出力回路を用いることで、テストモードで割り当てられるキャパシターを調整すること等が可能になる。

また本発明の他の態様は、物理量トランスデューサーと、前記物理量トランスデューサーからの検出信号に基づいて物理量を検出する上記の回路装置を含む物理量検出装置に関係する。

また本発明の他の態様は、上記の回路装置を含む電子機器に関係する。

また本発明の他の態様は、上記の回路装置を含む移動体に関係する。

本実施形態の回路装置であるＤ／Ａ変換回路の構成例。 誤差情報のデータ構成例。 誤差情報に基づくトリミングを行う回路構成図。 ＤＥＭデコーダーの出力の例。 本実施形態の回路装置であるＡ／Ｄ変換回路の構成例。 Ａ／Ｄ変換回路の詳細な構成例。 全差動型のＡ／Ｄ変換回路の詳細な構成例。 電圧生成回路（抵抗型ＤＡＣ）の構成例。 サブＤ／Ａ変換回路の詳細な構成例。 コードシフト手法の説明図。 コードシフト手法の説明図。 コードシフト手法の説明図。 テストモードの準備段階における回路装置の動作状態例。 所与のキャパシターの誤差情報を求める際の第１の動作状態例。 所与のキャパシターの誤差情報を求める際の第２の動作状態例。 所与のキャパシターの誤差情報を求める際の第１の動作状態例。 所与のキャパシターの誤差情報を求める際の第２の動作状態例。 本実施形態の回路装置を含む物理量検出装置の構成例。 本実施形態の回路装置を含む電子機器の例。 本実施形態の回路装置を含む移動体の例。

以下、本発明の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．本実施形態の手法
Ｄ／Ａ変換回路の変換精度は、当該Ｄ／Ａ変換回路に含まれるキャパシターの容量（容量値、或いはキャパシター間の容量比）により大きな影響を受ける。また、Ｄ／Ａ変換回路を含むＡ／Ｄ変換回路においても、その変換精度の大部分はＤ／Ａ変換回路の変換精度に依存することになるため、やはりキャパシターの容量精度の重要性は高い。

しかし、要求通りの精度を有するキャパシターにより構成される回路装置の実現は容易でない。そのため、前述の特許文献２や特許文献３のように、種々のトリミングを行うことで、変換精度を高くする手法が提案されている。また、特許文献１のようにＤＥＭを適用し、単位容量の選択のパターンにランダム性を持たせる手法も提案されている。ランダム性が高くなれば、単位容量１つ１つの容量値に誤差があったとしても、長期的なスパンではその誤差が平準化され、見た目の比精度を高くすることが可能になる。

ただし、ＤＥＭを適用する例では、長期的に見ればランダム性により誤差が平準化されるものの、各回の変換においては容量誤差に起因して変換結果にも誤差が生じている。そのため、ＤＥＭが適用される単位容量アレイを対象としてトリミングを行うことができれば、各回の変換での誤差を小さくし、より変換精度を高くすることが可能になる。

しかし、従来手法ではＤＥＭが適用されるキャパシターアレイを対象とした適切なトリミング手法が開示されていない。例えば特許文献２は、直列容量により上位側と下位側に分割される構成のＤ／Ａ変換回路において、上位側と下位側のマッチングに関するトリミング（上位側のＬＳＢと下位側のＭＳＢの関係を考慮したトリミング）を行うものであり、上位ビットのトリミングを行うものではない。また特許文献２では、そもそもバイナリーで重みづけされた容量、例えば厚み等が共通で面積がＳ，２Ｓ，４Ｓ，８Ｓ・・・といった比に設定されている容量を用いる場合に適用可能な手法であり、キャパシターアレイに含まれる単位容量を組み合わせて用いる手法に適用することは困難である。

そこで本出願人は、ＤＥＭを適用するＤ／Ａ変換回路において、適切なトリミングを行う手法を提案する。本実施形態に係る回路装置４０は、図１に示したように、出力ノードＮＯＵＴに接続されるキャパシターアレイを有するメインＤ／Ａ変換回路ＭＤＡＣ（第１のＤ／Ａ変換回路）と、出力ノードＮＯＵＴに接続されるサブＤ／Ａ変換回路ＳＤＡＣ（第２のＤ／Ａ変換回路）と、入力データＤＩＮに対するキャパシターアレイのキャパシターの割り当てを動的に変化させるスイッチ制御信号ＳＣを出力する制御回路５０と、キャパシターアレイのキャパシターの容量誤差に応じた誤差情報が記憶される記憶部５５を含む。そして制御回路５０は、スイッチ制御信号ＳＣと誤差情報とに基づいて、スイッチ制御信号ＳＣにより割り当てられるキャパシターの容量誤差に応じた調整データＴＤを生成し、サブＤ／Ａ変換回路ＳＤＡＣは、調整データＴＤに基づく出力信号を出力ノードＮＯＵＴに出力する。なお本実施形態のＤ／Ａ変換回路は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

メインＤ／Ａ変換回路ＭＤＡＣのキャパシターアレイ（後述するＣＡＲ１，狭義には単位容量アレイ）に含まれるキャパシターに誤差がある場合、メインＤ／Ａ変換回路ＭＤＡＣの出力信号は、入力データＤＩＮに対応する真の出力信号に対して誤差が生じてしまう。ＤＥＭを適用する場合、キャパシターアレイを構成する各キャパシターがどのような組み合わせパターンで選択されるかにランダム性を持たせる関係上、生じる誤差が動的に変化することになり、トリミング用の調整データも動的に変更しなくてはならない。

その点、本実施形態では、あらかじめ誤差情報を記憶しておいた上で、当該誤差情報と、スイッチ制御信号ＳＣにより割り当てられるキャパシターの情報に基づいて、調整データＴＤを生成する。スイッチ制御信号ＳＣは、キャパシターアレイに含まれる複数のキャパシターをどのような組み合わせで用いるかを決定する信号である。つまり制御回路５０では、各容量の誤差を表す誤差情報という静的な情報だけでなく、現在の入力データＤＩＮのＤ／Ａ変換に用いるキャパシターアレイの選択状況を表す動的な情報を用いて調整データＴＤを生成する。そのため、各変換における変換誤差を適切に補正することが可能になり、精度のよい変換処理を行う回路装置を実現できる。

ここで、本実施形態の誤差情報は種々の形態の情報により実現可能である。例えば、誤差を厳密に低減しようとすれば、キャパシターアレイに含まれる各キャパシターの容量値、或いは理想値に対するずれ量を誤差情報としてもよい。ただし、本実施形態ではＤＥＭの適用により長期的な変換精度を高くできる。つまり、容量のトリミングにおいて厳密な処理を行う必要性は高くない。むしろ、厳密な処理を行おうとすると誤差情報のデータ量が大きくなり記憶部５５（レジスター）の容量を圧迫したり、調整データＴＤの生成処理の負荷が大きくなるというデメリットもある。よって本実施形態では、誤差情報をシンプルなデータ構成により実現してもよい。

本実施形態の誤差情報は、キャパシターの容量が基準値よりも大きいか否かを表すデータを含んでもよい。ここでの基準値は、例えば理想値に対する許容誤差を表す値であってもよく、この場合、誤差情報とはキャパシターアレイの各キャパシターについて、誤差が許容範囲か否かを表す情報となる。このようにすれば、誤差情報として基準値より大きいか否かに関する情報を記憶すればよく、誤差情報のデータ量を小さくできるし、調整データＴＤの生成処理を容易にできる。つまり、概略的なトリミングをシンプルな構成、処理により実現可能になる。

なお、容量は理想値より大きくなる方向にずれることもあれば、小さくなる方向にずれることもある。よって誤差情報は、キャパシターの容量が基準範囲の上限値よりも大きいか否かを表す第１データ、及びキャパシターの容量が基準範囲の下限値よりも小さいか否かを表す第２データを含んでもよい。

図２は、本実施形態に係る誤差情報のデータ構造の一例である。図２では、後述するようにキャパシターアレイＣＡＲ１が１２８個のキャパシターＣＡ１〜ＣＡ１２８（単位容量）を有する例について説明する。図２の１行目が第１データを表し、ＣＡ１〜Ｃ１２８の１２８個のキャパシターのそれぞれに対して、１ビットのデータを割り当てている。図２の例では、第１データの値が第１の論理レベル（例えば０）である場合には、キャパシターの容量が基準範囲の上限値以下であることを表し、第１データの値が第２の論理レベル（例えば１）である場合には、キャパシターの容量が基準範囲の上限値より大きいことを表す。同様に、第２データについても各キャパシターに１ビットのデータを割り当て、第２データの値が第１の論理レベル（０）である場合には、キャパシターの容量が基準範囲の下限値以上であることを表し、第２データの値が第２の論理レベル（１）である場合には、キャパシターの容量が基準範囲の下限値より小さいことを表す。なお、図２では便宜上データを２行に分けて記載したが、誤差情報が記憶部５５（レジスター）でどのような領域に配置されるかは、種々の変形実施が可能である。例えばデータの並び順は任意であるし、２５６ビットのデータを連続する領域に記憶してもよいし、連続しない２以上の領域に分けて記憶してもよい。

図２の例では、キャパシターＣＡ１に対応する第１データが１であり、第２データが０である。よってキャパシターＣＡ１は、容量が基準範囲の上限値よりも大きい。つまり、スイッチ制御信号ＳＣによりキャパシターＣＡ１が選択された場合、出力信号（出力電圧）は理想値よりも大きくなってしまう。また、キャパシターＣＡ２に対応する第１データが０であり、第２データが１である。よってキャパシターＣＡ２は、容量が基準範囲の下限値よりも小さい。つまり、スイッチ制御信号ＳＣによりキャパシターＣＡ２が選択された場合、出力電圧は理想値よりも小さくなってしまう。また、キャパシターＣＡ３に対応する第１データ、第２データはともに０であり、キャパシターＣＡ３は、容量が基準範囲内である。つまり、スイッチ制御信号ＳＣによりキャパシターＣＡ３が選択された場合でも、出力電圧の誤差は考慮しなくてよい。以上のように、図２の構成であれば、１つのキャパシター当たり２ビットのデータを用いることで、容量と基準範囲との関係を適切に保持することが可能になる。

図２の誤差情報を用いることで、各キャパシターは、基準範囲より大、基準範囲内、基準範囲より小、の３グループに分類できる。本実施形態では、各グループ内では具体的な容量値の差異は考慮しない。例えば図２の例では、ＣＡ１とＣＡ４はともに容量が基準範囲の上限値より大きい。この場合、ＣＡ１を選択したことにより生じる誤差と、ＣＡ４を選択したことにより生じる誤差を同等と考えてよい。つまり容量誤差に起因するアナログ出力信号の誤差は、スイッチ制御信号ＳＣにより割り当てられた「基準範囲より大」のキャパシターの個数、及びスイッチ制御信号ＳＣにより割り当てられた「基準範囲より小」のキャパシターの個数をカウントすることで求めることが可能である。

本実施形態の調整データＴＤは、スイッチ制御信号ＳＣにより割り当てられた各キャパシターについての誤差情報（第１データ、第２データ）を加算処理したデータを含んでもよい。図２の例において、ＣＡ１〜ＣＡ４の４つのキャパシターがスイッチ制御信号ＳＣにより割り当てられたとする。この場合、スイッチ制御信号ＳＣにより割り当てられた「基準範囲より大」のキャパシターの個数はＣＡ１〜ＣＡ４の第１データの加算値１＋０＋０＋１＝２により求められる。同様に、スイッチ制御信号ＳＣにより割り当てられた「基準範囲より小」のキャパシターの個数はＣＡ１〜ＣＡ４の第２データの加算値０＋１＋０＋０＝１により求められる。なお、ここでは全てのキャパシターが単位容量であるため単純な加算を行ったが、キャパシターアレイに容量値の異なる複数種類のキャパシターが含まれる場合、加算処理として重みづけ加算を行ってもよい。

特に、基準範囲の中心付近を理想値（設計値）に設定しておけば、容量が基準範囲の上限値よりも大きいことによる影響と、容量が基準範囲の下限値よりも小さいことによる影響を同程度と考えることも可能である。つまり、容量が基準範囲の上限値よりも大きいキャパシターが１個割り当てられ、容量が基準範囲の下限値よりも小さいキャパシターが１個割り当てられた場合、この２個による誤差が打ち消しあい、２個の合計としての誤差は０に近くなると考えられる。

つまり、制御回路５０は、第１データの加算値と第２データの加算値の差分値に基づいて調整データＴＤを求めるとよい。上記ＣＡ１〜ＣＡ４の例であれば、２−１＝１を調整データＴＤとすればよい。すなわち、誤差情報が図２であるキャパシターアレイにおいてＣＡ１〜ＣＡ４の４つのキャパシターを割り当てた場合、サブＤ／Ａ変換回路ＳＤＡＣは、容量が基準範囲の上限値よりも大きいキャパシター１個分の誤差を補正すればよいことになる。

図３は、上記加算処理を実行する回路構成の例である。記憶部５５は、誤差情報として１２８ビットの第１データと、１２８ビットの第２データを出力する。また、入力データＤＩＮ（特にそのうちのＤＥＭ適用となるＭＳＢ側７ビット）に基づいて、ＤＥＭデコーダーＤＤＥＣは、キャパシターアレイに含まれる複数のキャパシターのうち、割り当て対象となるキャパシターを特定する情報を出力する。ＤＥＭデコーダーＤＤＥＣは、例えば制御回路５０に含まれる。ＤＥＭデコーダーＤＤＥＣは、例えば各キャパシターについて１ビットのデータを出力すればよく、対応するビットが第１の論理レベル（０）のキャパシターが非割り当て、第２の論理レベル（１）のキャパシターが割り当てを表す。後述する図６の例であれば、割り当てられるキャパシターＣＡｎとは、対応するスイッチ回路ＳＡｎによりＶＤＤが選択されるキャパシターであり、非割り当てであるキャパシターＣＡｍとは、対応するスイッチ回路ＳＡｍによりＧＮＤが選択されるキャパシターである。

図４は、ＤＥＭデコーダーＤＤＥＣの出力データ例である。図４の例では、ＣＡ１〜ＣＡ４に対応する４ビットが１であり、他のビットが０である。よって図４の場合、ＣＡ１〜ＣＡ４の４つのキャパシターが割り当てられることになる。なお、ＤＥＭデコーダーＤＤＥＣでは、循環方式で用いられるＤＥＭポインターＰを用いて図４の情報を生成してもよい。ＤＥＭポインターＰは割り当て対象となるキャパシターのうちの先頭のキャパシターを表す情報であり、図４の例であればＰ＝０である。割り当て対象となるキャパシター数は、入力データＤＩＮにより決定され、例えばＤＩＮの上位７ビットが“００００１００”であれば４つのキャパシターを割り当てることになる。つまり制御回路５０は、ＤＥＭポインターＰと入力データＤＩＮを用いることで、図４のデータ（及びスイッチ制御信号ＳＣ）を生成できる。なお、ＤＥＭデコーダーＤＤＥＣは、割り当て対象のキャパシターを特定可能であればよく、用いる情報はＤＥＭポインターＰに限定されない。

調整データＴＤの生成では、割り当てられるキャパシターを対象として、第１データの加算処理、第２データの加算処理を行えばよい。よって一例としては、図３に示したように、制御回路５０は、ＤＥＭデコーダーＤＤＥＣの出力と第１データの乗算を行う乗算回路Ｍ１と、乗算結果の各ビットの値の加算処理を行う加算回路Ｓ１を含む。同様に制御回路５０は、ＤＥＭデコーダーＤＤＥＣの出力と第２データの乗算を行う乗算回路Ｍ２と、乗算結果の各ビットの値の加算処理を行う加算回路Ｓ２を含む。さらに、制御回路５０は、加算回路Ｓ１の出力から、加算回路Ｓ２の出力を減算する減算回路Ｓ３を含み、減算回路Ｓ３の出力を調整データＴＤとして出力する。

なお、図３では記憶部５５から２５６ビットの誤差情報の全てが読み出される例を示したがこれには限定されない。例えば、ＤＥＭデコーダーＤＤＥＣの出力に基づいて、誤差情報のうち割り当て対象となるキャパシターのビットを特定し、特定されたビットの情報のみを読み出してもよい。その他、本実施形態に係る加算処理は種々の変形実施が可能である。

また、調整データＴＤはそのままサブＤ／Ａ変換回路ＳＤＡＣに対して入力されてもよいが、これには限定されない。例えばデジタルデータの最小分解能（後述するＤＡＣ２の最小分解能）を１ＬＳＢとした場合であって、上述した基準範囲の上限値が理想値＋４ＬＳＢに対応する値であり、基準範囲の下限値が理想値−４ＬＳＢに対応する値である場合を考える。この場合、基準範囲の上限値より大きいキャパシターが割り当て対象となった場合、当該キャパシターにより４ＬＳＢ相当の誤差が生じることを考えなくてはならない。サブＤ／Ａ変換回路ＳＤＡＣの分解能が１ＬＳＢである場合、サブＤ／Ａ変換回路ＳＤＡＣに調整データＴＤとして“１”を入力しても、１ＬＳＢ相当の出力信号しか出力されない。この例であれば、サブＤ／Ａ変換回路に対する入力は“４ｄ（１００ｂ）”とするとよい。なお、以下本明細書において、数値の後にｄを付したものは１０進数を表し、ｂを付したものは２進数を表すものとする。

よって、サブＤ／Ａ変換回路ＳＤＡＣは、調整データＴＤに所与の係数が乗算されたデータのＤ／Ａ変換結果の信号を、出力信号として出力ノードＮＯＵＴに出力するとよい。図３の例では、回路装置４０は、調整データＴＤに対して所与の係数を乗算するアンプＡＭＰを有し、サブＤ／Ａ変換回路ＳＤＡＣは、アンプ出力をＤ／Ａ変換して出力信号を出力する。このようにすれば、サブＤ／Ａ変換回路ＳＤＡＣから、適切な出力信号を出力することが可能になる。なお、上述した例からわかるように、所与の係数の具体的な値は、基準範囲（特に上限値、下限値）や、サブＤ／Ａ変換回路ＳＤＡＣの設計に応じて設定される。

以下、上述した本実施形態の手法を実現するための具体的な回路装置４０の構成例について説明する。また、回路装置４０がＡ／Ｄ変換回路である場合を例にとって、誤差情報を求める手法についても説明する。最後に、本実施形態に係る回路装置４０を含む種々の装置の例について説明する。

２．回路装置の構成例
次に本実施形態の回路装置４０の例について説明する。例えば図５は、本実施形態の回路装置４０の一例である逐次比較型のＡ／Ｄ変換回路の構成例である。この回路装置４０は、キャパシター回路（ＣＡＲ１、ＳＡＲ１、ＣＡＲ２、ＳＡＲ２）と、スイッチ制御信号（ＳＣ１、ＳＣ２）を出力する制御回路５０（処理部、ロジック部）を含む。例えば回路装置４０（Ａ／Ｄ変換回路）は、キャパシターアレイ（ＣＡＲ１、ＣＡＲ２）が比較ノードＮＣ（サンプリングノード）に接続される比較回路ＣＰ（コンパレーター）と、キャパシターアレイ（ＣＡＲ１、ＣＡＲ２）とスイッチアレイ（ＳＡＲ１、ＳＡＲ２）とを有し、電荷再分配型のＤ／Ａ変換を行うＤ／Ａ変換回路４２（ＤＡＣ１、ＤＡＣ２）と、制御回路５０を含む。そして制御回路５０は、比較回路ＣＰの比較結果（ＣＰＱ）に基づいてスイッチ制御信号（ＳＣ１、ＳＣ２）を生成して、スイッチアレイ（ＳＡＲ１、ＳＡＲ２）に出力する。

具体的には、Ｄ／Ａ変換回路４２は、ＭＳＢ側（上位ビット側）のＤ／Ａ変換回路ＤＡＣ１（上述したメインＤ／Ａ変換回路ＭＤＡＣに対応）と、ＬＳＢ側（下位ビット側）のＤ／Ａ変換回路ＤＡＣ２と、サブＤ／Ａ変換回路ＳＤＡＣと、を含む。ＭＳＢ側のＤ／Ａ変換回路ＤＡＣ１は、キャパシターアレイＣＡＲ１とスイッチアレイＳＡＲ１を有する。ＬＳＢ側のＤ／Ａ変換回路ＤＡＣ２は、キャパシターアレイＣＡＲ２とスイッチアレイＳＡＲ２を有する。例えばキャパシターアレイＣＡＲ１、ＣＡＲ２の他端は、比較ノードＮＣに接続される。比較ノードＮＣは、比較回路ＣＰの反転入力端子（第１の端子）に接続され、比較回路ＣＰの非反転入力端子（第２の端子）はＧＮＤ（基準電圧）に設定される。キャパシターアレイＣＡＲ１、ＣＡＲ２の一端は、各々、スイッチアレイＳＡＲ１、ＳＡＲ２に接続される。そしてスイッチアレイＳＡＲ１、ＳＡＲ２は、各々、制御回路５０からのスイッチ制御信号ＳＣ１、ＳＣ２によりスイッチ制御される。図１を用いて上述したスイッチ制御信号ＳＣは、ＳＣ１に対応する。

サブＤ／Ａ変換回路ＳＤＡＣは、各種の調整用のＤ／Ａ変換器であり、キャパシターアレイＳＣＡＲと、スイッチアレイＳＳＡＲを有する。キャパシターアレイＳＣＡＲの他端は比較ノードＮＣに接続され、キャパシターアレイＳＣＡＲの一端はスイッチアレイＳＳＡＲに接続される。スイッチアレイＳＳＡＲは、制御回路５０からのスイッチ制御信号ＳＣ３によりスイッチ制御される。図１を用いて上述したサブＤ／Ａ変換回路ＳＤＡＣは、狭義には図９を用いて後述するトリミング用Ｄ／Ａ変換回路（ＴＤＡＣＰ，ＴＤＡＣＮ）に対応する。そのため、キャパシターアレイＳＣＡＲとは狭義にはトリミング用Ｄ／Ａ変換回路のキャパシターアレイ（ＣＡＲ３Ｐ，ＣＡＲ３Ｎ）であり、スイッチアレイＳＳＡＲとは狭義にはトリミング用Ｄ／Ａ変換回路のスイッチアレイ（ＳＡＲ３Ｐ，ＳＡＲ３Ｎ）である。ただし、サブＤ／Ａ変換回路ＳＤＡＣは、他のＤ／Ａ変換回路を含んでもよい。サブＤ／Ａ変換回路ＳＤＡＣの詳細については、差動型の回路装置４０を例にとって図９を用いて後述する。

制御回路５０は、逐次比較のＡ／Ｄ変換のための各種の処理を行う。そしてスイッチ制御信号ＳＣ１、ＳＣ２をＤ／Ａ変換回路ＤＡＣ１、ＤＡＣ２に出力する。例えば制御回路５０は、比較回路ＣＰからの比較結果信号ＣＰＱによりレジスター値が設定される逐次比較レジスター５２を有し、逐次比較用データを生成する。Ｄ／Ａ変換回路４２は、この逐次比較用データをＤ／Ａ変換する回路となる。具体的には、制御回路５０からは、逐次比較用データに対応するスイッチ制御信号ＳＣ１、ＳＣ２が出力される。そしてＤ／Ａ変換回路４２のＤ／Ａ変換回路ＤＡＣ１、ＤＡＣ２が、スイッチ制御信号ＳＣ１、ＳＣ２に基づいて電荷再分配型のＤ／Ａ変換を行う。

この場合に制御回路５０は、ＭＳＢ側のＤ／Ａ変換回路ＤＡＣ１に対しては、ＤＥＭ制御によるスイッチ制御信号ＳＣ１を出力する。ＤＥＭ制御としては、例えば循環方式の手法を採用できる。このようなＤＥＭ制御を行うことで、キャパシターアレイにおいてスイッチ制御信号（逐次比較用データ）により選択されるキャパシターの組み合わせパターンにランダム性を持たせることが可能になり、キャパシターの見かけ上の容量の比精度を向上できる。

また図５の回路装置４０では、電圧生成回路６０が設けられている。電圧生成回路６０としては、抵抗型ＤＡＣ（抵抗ラダー型ＤＡＣ、Ｒ２−Ｒラダー型ＤＡＣ）を用いることができる。この電圧生成回路６０は、バイナリーで重み付けされた電圧Ｖ１〜Ｖ９を生成して、ＬＳＢ側のＤ／Ａ変換回路ＤＡＣ２に供給する。例えば、Ｖ９＝ＶＤＤ／２、Ｖ８＝ＶＤＤ／４、Ｖ７＝ＶＤＤ／８、Ｖ６＝ＶＤＤ／１６・・・・Ｖ１＝ＶＤＤ／５１２というような電圧を生成して、Ｄ／Ａ変換回路ＤＡＣ２に供給する。Ｄ／Ａ変換回路ＤＡＣ２は、これらの電圧Ｖ１〜Ｖ９を用いて電荷再分配型のＤ／Ａ変換を行う。

図６は、本実施形態の回路装置４０であるＡ／Ｄ変換回路の詳細な構成例である。このＡ／Ｄ変換回路は１６ビットの逐次比較のＡ／Ｄ変換を行う。この１６ビットのＡ／Ｄ変換は、例えばＭＳＢ側のＤ／Ａ変換回路ＤＡＣ１による７ビットの電荷再分配型のＤ／Ａ変換と、ＬＳＢ側のＤ／Ａ変換回路ＤＡＣ２による９ビットの電荷再分配型のＤ／Ａ変換により実現される。

ＭＳＢ側のＤ／Ａ変換回路ＤＡＣ１のキャパシターアレイＣＡＲ１は、他端が比較ノードＮＣに接続されるキャパシターＣＡ１〜ＣＡ１２８を有する。これらのキャパシターＣＡ１〜ＣＡ１２８は、容量値が１Ｃであるユニットキャパシター（単位容量）である。スイッチアレイＳＡＲ１は、スイッチ回路ＳＡ１〜ＳＡ１２８を有し、キャパシターＣＡ１〜ＣＡ１２８の一端は、スイッチ回路ＳＡ１〜ＳＡ１２８の一端に接続される。スイッチ回路ＳＡ１〜ＳＡ１２８の他端には、入力電圧ＶＩＮ、高電位側の基準電圧ＶＤＤ、低電位側の基準電圧ＧＮＤが供給される。ＶＩＮは、Ａ／Ｄ変換対象となる入力電圧である。スイッチ回路ＳＡ１〜ＳＡ１２８は、ＤＥＭ制御のスイッチ制御信号ＳＣ１によりスイッチ制御される。また、比較ノードＮＣには低電位側の基準電圧ＧＮＤの供給／非供給を制御するスイッチ回路Ｓ０が接続される。

ＬＳＢ側のＤ／Ａ変換回路ＤＡＣ２のキャパシターアレイＣＡＲ２は、他端が比較ノードＮＣに接続されるキャパシターＣＢ１〜ＣＢ９を有する。これらのキャパシターＣＢ１〜ＣＢ９は、容量値が１Ｃであるユニットキャパシターである。スイッチアレイＳＡＲ２は、スイッチ回路ＳＢ１〜ＳＢ９を有し、キャパシターＣＢ１〜ＣＢ９の一端は、スイッチ回路ＳＢ１〜ＳＢ９の一端に接続される。スイッチ回路ＳＢ１〜ＳＢ９の他端には、電圧生成回路６０（抵抗型ＤＡＣ）からの電圧Ｖ１〜Ｖ９と、低電位側の基準電圧ＧＮＤが供給される。例えばスイッチ回路ＳＢ１には、電圧Ｖ１とＧＮＤが供給され、スイッチ回路ＳＢ２には、電圧Ｖ２とＧＮＤが供給される。他のスイッチ回路ＳＢ３〜ＳＢ９も同様である。

図６の回路装置４０の動作について簡単に説明する。Ａ／Ｄ変換対象となる入力電圧ＶＩＮのサンプリング期間においては、スイッチ回路Ｓ０がオンとなることで比較ノードＮＣはＧＮＤに接続され、ＭＳＢ側のＤ／Ａ変換回路ＤＡＣ１のスイッチ回路ＳＡ１〜ＳＡ１２８が入力電圧ＶＩＮを選択する。この時にＬＳＢ側のスイッチ回路ＳＢ１〜ＳＢ９は例えばＧＮＤを選択する。これにより入力電圧ＶＩＮが、キャパシターＣＡ１〜ＣＡ１２８の一端に供給され、入力電圧ＶＩＮに対応する電荷がキャパシターに蓄積される。そしてサンプリング期間の終了後に、逐次比較によるＡ／Ｄ変換動作が行われる。

この場合に、スイッチ回路Ｓ０はオフとなり、比較ノードＮＣの電位は、スイッチ回路ＳＡ１〜ＳＡ１２８、スイッチ回路ＳＢ１〜ＳＢ９の制御状態に応じて変化する。Ｄ／Ａ変換回路ＤＡＣ１のスイッチ回路ＳＡ１〜ＳＡ１２８は、例えば循環方式のＤＥＭ制御によりスイッチ制御される。例えば、まず初めにＤＥＭのポインターがキャパシターＣＡ１の位置に設定される（例えばＰ＝０）。そして、そのポインターの位置から６４個のスイッチ回路ＳＡ１〜ＳＡ６４がＶＤＤを選択し、残りの６４個のスイッチ回路ＳＡ６５〜ＳＡ１２８がＧＮＤを選択する。これによりキャパシターＣＡ１〜ＣＡ６４の一端にはＶＤＤが供給され、キャパシターＣＡ６５〜ＣＡ１２８の一端にはＧＮＤが供給される。これにより比較回路ＣＰは、入力電圧ＶＩＮと、基準電圧ＶＤＤの約１／２の電圧との比較（ＭＳＢ比較）を行うことが可能になる。

そして比較回路ＣＰの比較結果信号ＣＰＱがＨレベル（アクティブレベル）であった場合には、スイッチ回路ＳＡ１〜ＳＡ６４がＶＤＤを選択したままで、スイッチ回路ＳＡ６５〜ＳＡ９６もＶＤＤを選択する。残りのスイッチ回路ＳＡ９７〜ＳＡ１２８はＧＮＤを選択する。これにより比較回路ＣＰは、入力電圧ＶＩＮと、基準電圧ＶＤＤの約３／４の電圧との比較を行うことが可能になる。

一方、スイッチ回路ＳＡ１〜ＳＡ６４がＶＤＤを選択した状態において、比較回路ＣＰの比較結果信号ＣＰＱがＬレベル（非アクティブレベル）であった場合には、スイッチ回路ＳＡ１〜ＳＡ３２がＶＤＤを選択し、残りのスイッチ回路ＳＡ３３〜ＳＡ１２８がＧＮＤを選択する。これにより比較回路ＣＰは、入力電圧ＶＩＮと、基準電圧ＶＤＤの約１／４の電圧との比較を行うことが可能になる。

このようにして、入力電圧ＶＩＮに対する逐次比較のＡ／Ｄ変換が行われる。そして、Ａ／Ｄ変換の終了時の最後の選択キャパシター位置の次のキャパシター位置を、次のＡ／Ｄ変換で用いる。例えばＡ／Ｄ変換のサイクルの終了時において、スイッチ回路ＳＡ１〜ＳＡ４０がＶＤＤを選択し（Ｐ＝０）、スイッチ回路ＳＡ４１〜ＳＡ１２８がＧＮＤを選択した場合には、次のＡ／Ｄ変換のサイクルにおいては、ＤＥＭポインターＰとして、キャパシターＣＡ４０の次のキャパシターＣＡ４１を表す値（Ｐ＝４０）を用いて、ＤＥＭの制御が行われる。

一方、ＬＳＢ側のＤ／Ａ変換回路ＤＡＣ２では、このようなＤＥＭの制御が行われない。そしてＤ／Ａ変換回路ＤＡＣ２は、スイッチ回路ＳＢ１〜ＳＢ９に入力されたバイナリーに重み付けらされた電圧Ｖ１〜Ｖ９を用いて、電荷再分配のＤ／Ａ変換を行う。このような構成にすることで、Ｄ／Ａ変換回路ＤＡＣ１とＤ／Ａ変換回路ＤＡＣ２の間に直列キャパシターを設ける構成としなくても、高分解能・高精度のＡ／Ｄ変換を実現できるようになる。

図７は、全差動型のＡ／Ｄ変換回路の回路装置４０の構成例である。図７ではＰ側（非反転側、正側）のＤ／Ａ変換回路ＤＡＣ１Ｐ、ＤＡＣ２Ｐと、Ｎ側（反転側、負側）のＤ／Ａ変換回路ＤＡＣ１Ｎ、ＤＡＣ２Ｎが設けられている。

Ｐ側のＤ／Ａ変換回路ＤＡＣ１Ｐ、ＤＡＣ２Ｐは、非反転側の比較ノードＮＣＰに接続され、Ｎ側のＤ／Ａ変換回路ＤＡＣ１Ｎ、ＤＡＣ２Ｎは、反転側の比較ノードＮＣＮに接続される。比較回路ＣＰの非反転入力端子は比較ノードＮＣＰに接続され、反転入力端子は比較ノードＮＣＮに接続される。

ＭＳＢ側のＰ側のＤ／Ａ変換回路ＤＡＣ１Ｐは、キャパシターＣＡ１Ｐ〜ＣＡ１２８Ｐを有するキャパシターアレイＣＡＲ１Ｐと、スイッチ回路ＳＡ１Ｐ〜ＳＡ１２８Ｐを有するスイッチアレイＳＡＲ１Ｐを有する。ＭＳＢ側のＮ側のＤ／Ａ変換回路ＤＡＣ１Ｎは、キャパシターＣＡ１Ｎ〜ＣＡ１２８Ｎを有するキャパシターアレイＣＡＲ１Ｎと、スイッチ回路ＳＡ１Ｎ〜ＳＡ１２８Ｎを有するスイッチアレイＳＡＲ１Ｎを有する。

そしてＰ側のスイッチ回路ＳＡ１Ｐ〜ＳＡ１２８ＰがＶＤＤ、ＧＮＤを選択する場合に、Ｎ側のスイッチ回路ＳＡ１Ｎ〜ＳＡ１２８Ｎは、各々、逆側の電圧であるＧＮＤ、ＶＤＤを選択する。即ち、このような論理が反転となる選択を行うための論理回路が、スイッチ回路ＳＡ１Ｐ〜ＳＡ１２８Ｐ、ＳＡ１Ｎ〜ＳＡ１２８Ｎに設けられている。

ＬＳＢ側のＰ側のＤ／Ａ変換回路ＤＡＣ２Ｐは、キャパシターＣＢ１Ｐ〜ＣＢ９Ｐを有するキャパシターアレイＣＡＲ２Ｐと、スイッチ回路ＳＢ１Ｐ〜ＳＢ９Ｐを有するスイッチアレイＳＡＲ２Ｐを有する。ＬＳＢ側のＮ側のＤ／Ａ変換回路ＤＡＣ２Ｎは、キャパシターＣＢ１Ｎ〜ＣＢ９Ｎを有するキャパシターアレイＣＡＲ２Ｎと、スイッチ回路ＳＢ１Ｎ〜ＳＢ９Ｎを有するスイッチアレイＳＡＲ２Ｎを有する。

Ｐ側のスイッチ回路ＳＢ１Ｐ〜ＳＢ９Ｐは、後述の図８の電圧生成回路６０からの電圧ＶＮ１〜ＶＮ９とＧＮＤのいずれかを選択する。Ｎ側のスイッチ回路ＳＢ１Ｎ〜ＳＢ９Ｎは、電圧生成回路６０からの電圧ＶＰ１〜ＶＰ９とＶＤＤのいずれかを選択する。

次に図７の回路装置４０の動作について簡単に説明する。サンプリング期間においては、スイッチ回路ＳＩＰ、ＳＩＮが、各々、Ｐ側の入力電圧ＰＩＮ、Ｎ側の入力電圧ＮＩＮを選択して、ノードＮＰ、ＮＮに出力する。そしてサンプリング期間においては、スイッチ回路ＳＡ１Ｐ〜ＳＡ１２８Ｐは、ノードＮＰに出力された入力電圧ＰＩＮを選択する。スイッチ回路ＳＡ１Ｎ〜ＳＡ１２８Ｎは、ノードＮＮに出力された入力電圧ＮＩＮを選択する。この時、スイッチ回路ＳＣＭＰ、ＳＣＭＮがオンになって、比較ノードＮＣＰ、ＮＣＮはコモン電圧ＶＣＭに設定されている。またＬＳＢ側のスイッチ回路ＳＢ１Ｐ〜ＳＢ９ＰはＧＮＤを選択し、スイッチ回路ＳＢ１Ｎ〜ＳＢ９ＮはＶＤＤを選択している。これにより入力電圧ＰＩＮ、ＮＩＮに対応する電荷がキャパシターに蓄積される。なお入力電圧ＰＩＮの信号と入力電圧ＮＩＮの信号は差動信号を構成している。

次に、コンバージョン期間においては、スイッチ回路ＳＣＭＰ、ＳＣＭＮがオフになって、比較ノードＮＣＰ、ＮＣＮがフローティング状態になり、スイッチ制御信号に対応する逐次比較用データに基づいて、逐次比較のＡ／Ｄ変換動作が行われる。具体的には、ＭＳＢ側のスイッチ回路ＳＡ１Ｐ〜ＳＡ１２８Ｐ、ＳＡ１Ｎ〜ＳＡ１２８Ｎは、逐次比較用データのＭＳＢ側（上位ビット側）の各ビット（スイッチ制御信号）に応じて、ＶＤＤ、ＧＮＤのいずれかを選択する。Ｐ側のスイッチ回路ＳＡ１Ｐ〜ＳＡ１２８ＰがＶＤＤ、ＧＮＤを選択する場合に、Ｎ側のスイッチ回路ＳＡ１Ｎ〜ＳＡ１２８Ｎは、各々、逆側の電圧であるＧＮＤ、ＶＤＤを選択する。またＬＳＢ側のＰ側のスイッチ回路ＳＢ１Ｐ〜ＳＢ９Ｐは、逐次比較用データのＬＳＢ側（下位ビット側）の各ビットに応じて、ＶＮ１〜ＶＮ９とＧＮＤのいずれかを選択する。ＬＳＢ側のＮ側のスイッチ回路ＳＢ１Ｎ〜ＳＢ９Ｎは、逐次比較用データのＬＳＢ側の各ビットに応じて、ＶＰ１〜ＶＰ９とＶＤＤのいずれかを選択する。図５の制御回路５０は、比較回路ＣＰの比較結果信号ＣＰＱに基づいて、入力電圧ＰＩＮ、ＮＩＮのＡ／Ｄ変換データの各ビットを、逐次比較により順次求めて行く。

コンバージョン期間の後、リセット期間に移行する。リセット期間においては、スイッチ回路ＳＩＰ、ＳＩＮは、コモン電圧ＶＣＭを選択し、ノードＮＰ、ＮＮはコモン電圧ＶＣＭに設定され、スイッチ回路ＳＡ１Ｐ〜ＳＡ１２８ＰはノードＮＰを選択し、スイッチ回路ＳＡ１Ｎ〜ＳＡ１２８ＮはノードＮＮを選択する。またスイッチ回路ＳＣＭＰ、ＳＣＭＮもコモン電圧ＶＣＭを選択する。これによりキャパシターＣＡ１Ｐ〜ＣＡ１２８Ｐ及びキャパシターＣＡ１Ｎ〜ＣＡ１２８Ｎの両端がコモン電圧ＶＣＭに設定され、サンプリングキャパシターのリセット動作が行われる。

図８は電圧生成回路６０の構成例である。この電圧生成回路６０は、ラダー抵抗回路により構成される抵抗型のＤ／Ａ変換器である。電圧ＶＮ９、ＶＰ９は、ＶＤＤ、ＧＮＤの中間電圧である。例えばＧＮＤ＝０Ｖとした場合に、ＶＮ９＝ＶＰ９＝ＶＤＤ／２となる。電圧生成回路６０は、ＶＮ９（＝ＶＤＤ／２）とＧＮＤ（＝０Ｖ）の間でバイナリーに重み付けされた電圧ＶＮ９〜ＶＮ１を生成する。例えばＶＮ９＝ＶＤＤ／２、ＶＮ８＝ＶＤＤ／４、ＶＮ７＝ＶＤＤ／８・・・ＶＮ１＝ＶＤＤ／５１２である。同様に電圧生成回路６０は、ＶＰ９（＝ＶＤＤ／２）とＶＤＤの間でバイナリーに重み付けされた電圧ＶＰ９〜ＶＰ１を生成する。

図９は、全差動型の回路装置４０を用いる場合のサブＤ／Ａ変換回路ＳＤＡＣの構成例である。サブＤ／Ａ変換回路ＳＤＡＣは、トリミング用Ｄ／Ａ変換回路を含み、トリミング用Ｄ／Ａ変換回路は、非反転側の比較ノードＮＣＰに接続されるＤ／Ａ変換回路ＴＤＡＣＰと、反転側の比較ノードＮＣＮに接続されるＴＤＡＣＮを含む。なお、ＤＡＣ１Ｐ、ＤＡＣ１Ｎ、ＤＡＣ２Ｐ、ＤＡＣ２Ｎについては図７と同様の構成であるため、図９では簡略化している。

Ｐ側のトリミング用Ｄ／Ａ変換回路ＴＤＡＣＰは、キャパシターＣＣ１Ｐ〜ＣＣ９Ｐを有するキャパシターアレイＣＡＲ３Ｐと、スイッチ回路ＳＣ１Ｐ〜ＳＣ９Ｐを有するスイッチアレイＳＡＲ３Ｐを有する。スイッチ回路ＳＣ１Ｐ〜ＳＣ９Ｐは、図８の電圧生成回路６０からの電圧ＶＮ１〜ＶＮ９とＧＮＤのいずれかを選択する。

Ｎ側のトリミング用Ｄ／Ａ変換回路ＴＤＡＣＮは、キャパシターＣＣ１Ｎ〜ＣＣ９Ｎを有するキャパシターアレイＣＡＲ３Ｎと、スイッチ回路ＳＣ１Ｎ〜ＳＣ９Ｎを有するスイッチアレイＳＡＲ３Ｎを有する。ただし、ＴＤＡＣＮは、ＴＤＡＣＰの反転信号を出力する構成ではなく、ＴＤＡＣＰと同様の構成となっている。すなわち、スイッチ回路ＳＣ１Ｎ〜ＳＣ９Ｎは、図８の電圧生成回路６０からの電圧ＶＮ１〜ＶＮ９とＧＮＤのいずれかを選択する。また、ＳＣ１Ｎ〜ＳＣ９Ｎは、ＳＣ１Ｐ〜ＳＣ９Ｐと連動して制御される必要はなく、独立に制御可能である。

本実施形態では、差動型の回路装置４０において、非反転側比較ノードＮＣＰと、反転側比較ノードＮＣＮに同様の構成のトリミング用Ｄ／Ａ変換回路を接続する。このようにすれば、ＴＤＡＣＰとＴＤＡＣＮの一方のみを用いることで、トリミング用Ｄ／Ａ変換回路の分解能を実質的に半分にすることができる。図９の例では、ＴＤＡＣＰの最下位ビットに対応するＳＣ１Ｐは、ＶＮ１とＧＮＤのいずれかを選択する。そのため、ＴＤＡＣＰとＴＤＡＣＮを差動で動作させたとすれば、トリミング用Ｄ／Ａ変換回路の分解能はデジタルデータの１ＬＳＢと同等となる。しかし図９の構成によれば、ＴＤＡＣＰのみを用いる、或いはＴＤＡＣＮのみを用いることで、トリミング用Ｄ／Ａ変換回路の分解能は０．５ＬＳＢとなり、より細かいトリミングが可能になる。

また、ＴＤＡＣＰを用いることで正の電圧を入力でき、ＴＤＡＣＮを用いることで負の電圧を入力できる。具体的にはＴＤＡＣＰ側に５１１ｄ（１１１１１１１１１ｂ）を入力する＋２５５．５ＬＳＢ相当の電圧から、ＴＤＡＣＮ側に５１１ｄ（１１１１１１１１１ｂ）を入力する−２５５．５ＬＳＢ相当の電圧までの間での入力が可能である。具体的な入力については、図３を用いて上述したように、調整データＴＤに基づいて決定されることになる。

また、サブＤ／Ａ変換回路ＳＤＡＣは、コードシフト用Ｄ／Ａ変換回路を含み、コードシフト用Ｄ／Ａ変換回路は、非反転側の比較ノードＮＣＰに接続されるＤ／Ａ変換回路ＣＳＤＡＣＰと、反転側の比較ノードＮＣＮに接続されるＣＳＤＡＣＮを含む。

Ｐ側のコードシフト用Ｄ／Ａ変換回路ＣＳＤＡＣＰは、キャパシターＣＤ１Ｐ〜ＣＣ５Ｐを有するキャパシターアレイＣＡＲ４Ｐと、スイッチ回路ＳＤ１Ｐ〜ＳＤ５Ｐを有するスイッチアレイＳＡＲ４Ｐを有する。スイッチ回路ＳＤ１Ｐ〜ＳＤ５Ｐは、図８の電圧生成回路６０からの電圧ＶＮ５〜ＶＮ９とＧＮＤのいずれかを選択する。

Ｎ側のコードシフト用Ｄ／Ａ変換回路ＣＳＤＡＣＮは、キャパシターＣＤ１Ｎ〜ＣＤ５Ｎを有するキャパシターアレイＣＡＲ４Ｎと、スイッチ回路ＳＤ１Ｎ〜ＳＤ５Ｎを有するスイッチアレイＳＡＲ４Ｎを有する。スイッチ回路ＳＤ１Ｎ〜ＳＤ５Ｎは、図８の電圧生成回路６０からの電圧ＶＮ５〜ＶＮ９とＧＮＤのいずれかを選択する。つまり、コードシフト用Ｄ／Ａ変換回路についても、Ｐ側とＮ側に同様の構成の回路を用いる。

コードシフト用Ｄ／Ａ変換回路は、コードデータをＤ／Ａ変換してコード信号を出力する。コードデータは時間的に変化するデジタルデータであり、所定のデータ範囲内において、１又は複数回のＡ／Ｄ変換タイミングごとに異なった値になるデータである。Ａ／Ｄ変換タイミングとは、デジタルデータをアナログ信号に変換する各Ａ／Ｄ変換期間に対応するタイミングである。また、制御回路５０は、逐次比較データとコードデータの加算結果を、出力データとして出力する。

コードシフト用Ｄ／Ａ変換回路からコード信号が出力されることで、逐次比較結果データが、入力電圧ＶＩＮに対応するデータから高電位側或いは低電位側に対応するデータにシフトする。このシフトを、ここではコードシフトと呼ぶ。コードシフトを行わない構成のＡ／Ｄ変換回路では、図１０に示すように、ＤＮＬの誤差等が原因で特定のコードでミッシングコードが発生するおそれがある。例えばＤＮＬが１ＬＳＢを超えると、出力コードが存在しないコードが発生するというミッシングコードの現象が生じる。

この点、コードシフト手法を用いれば、このようなミッシングコードが発生したとしても、時間的に変化するコード信号が出力されることで、図１１に示すようなコードシフトが行われる。なお図１１の実線はコードシフト後の特性を表すものであり、破線はコードシフト前の特性を表すものである。

すなわち、コードシフト手法では、１又は複数回のＡ／Ｄ変換タイミング毎にコードデータを異なった値にすることで、図１１に示すように、ミッシングコードが発生するコードの場所が１又は複数回のＡ／Ｄ変換タイミング毎に変化する。例えば０００１００００ｂのコードでミッシングコードが発生したとしても、その場所が、０００１０００１ｂや０００１００１０ｂや００００１１１１ｂの場所にシフトする。この結果、長い時間範囲で見ると、図１２に示すようにＤＮＬやＩＮＬが改善され、ミッシングコードの現象が生じない良好な特性を得ることができる。即ち、ある特定のコードで発生していたＤＮＬ特性の悪化（ミッシングコード）を、時間的に変化するコードデータにより周囲のコードに拡散させることで、特性の改善を図っている。

コードシフト用Ｄ／Ａ変換回路は、通常動作モードでは上記コードシフトを行う。そしてテストモードでは後述するようにキャパシターアレイのキャパシター割り当てを調整するための電圧出力回路として用いられる。ただし、電圧出力回路はコードシフト用Ｄ／Ａ変換回路とは異なる回路により実現されてもよく、コードシフト用Ｄ／Ａ変換回路は、通常動作モードにおけるコードシフトにのみ利用されてもよい。また、本実施形態ではコードシフトは必須の構成ではなく、コードシフト用Ｄ／Ａ変換回路自体を省略してもよい。

また、サブＤ／Ａ変換回路ＳＤＡＣは、テストモードにおける初期調整に用いるアジャスト用Ｄ／Ａ変換回路を含んでもよい。アジャスト用Ｄ／Ａ変換回路は、非反転側の比較ノードＮＣＰに接続されるＤ／Ａ変換回路ＡＪＤＡＣＰと、反転側の比較ノードＮＣＮに接続されるＡＪＤＡＣＮを含む。

Ｐ側のアジャスト用Ｄ／Ａ変換回路ＡＪＤＡＣＰは、キャパシターＣＥ１Ｐ、ＣＥ２Ｐを有するキャパシターアレイＣＡＲ５Ｐと、スイッチ回路ＳＥ１Ｐ、ＳＥ２Ｐを有するスイッチアレイＳＡＲ５Ｐを有する。スイッチ回路ＳＥ１Ｐ、ＳＥ２Ｐは、図８の電圧生成回路６０からの電圧ＶＮ８、ＶＮ９とＧＮＤのいずれかを選択する。

Ｎ側のアジャスト用Ｄ／Ａ変換回路ＡＪＤＡＣＮは、キャパシターＣＥ１Ｎ、ＣＥ２Ｎを有するキャパシターアレイＣＡＲ５Ｎと、スイッチ回路ＳＥ１Ｎ、ＳＥ２Ｎを有するスイッチアレイＳＡＲ５Ｎを有する。スイッチ回路ＳＥ１Ｎ、ＳＥ２Ｎは、図８の電圧生成回路６０からの電圧ＶＰ８、ＶＰ９とＶＤＤのいずれかを選択する。アジャスト用Ｄ／Ａ変換回路による調整については後述する。

また、サブＤ／Ａ変換回路ＳＤＡＣは、図９には不図示の他のＤ／Ａ変換回路を含んでもよい。例えばサブＤ／Ａ変換回路ＳＤＡＣは、オフセット調整用のＤ／Ａ変換回路等を含んでもよい。

図９に示したように、本実施形態のサブＤ／Ａ変換回路ＳＤＡＣは、出力ノードに接続される第２キャパシターアレイを有し、第２キャパシターアレイのキャパシターは、調整データＴＤに基づいて選択される。

上述したように、サブＤ／Ａ変換回路ＳＤＡＣ（トリミング用Ｄ／Ａ変換回路）は、調整データＴＤに対応する出力信号を出力ノードに対して出力する。つまり図９の例であれば、出力ノードとは、比較回路ＣＰの非反転側比較ノードＮＣＰと、反転側比較ノードＮＣＮであり、第２のキャパシターアレイとは、キャパシターＣＣ１Ｐ〜ＣＣ９Ｐを有するキャパシターアレイＣＡＲ３Ｐと、キャパシターＣＣ１Ｎ〜ＣＣ９Ｎを有するキャパシターアレイＣＡＲ３Ｎに対応する。

そして、トリミング用Ｄ／Ａ変換回路は、調整データＴＤに基づく出力信号、具体的には調整データＴＤに所与の係数が乗算されたデータをＤ／Ａ変換した出力信号を出力する。つまり調整データＴＤに基づく信号は、トリミング用Ｄ／Ａ変換回路のスイッチアレイＳＡＲ３Ｐ、スイッチアレイＳＡＲ３Ｎのスイッチ制御に用いられる。言い換えれば上述したように、第２キャパシターアレイのキャパシターは、調整データＴＤに基づいて選択されることになる。

また図５等に示したように、本実施形態に係る回路装置４０は、逐次比較型のＡ／Ｄ変換回路である回路装置であってもよい。この場合、回路装置４０は、出力ノードが比較ノードに接続される比較回路ＣＰを含み、メインＤ／Ａ変換回路ＭＤＡＣ（ＤＡＣ１）は、逐次比較データの上位側ビットデータ（上記例では上位７ビット）を入力データＤＩＮとしてＤ／Ａ変換し、制御回路５０は、比較回路ＣＰの比較結果（比較結果信号ＣＰＱ）に基づいて逐次比較データを出力する。

このようにすれば、高精度のＤ／Ａ変換回路を用いたＡ／Ｄ変換回路を実現できる。すなわち、変換精度の高いＡ／Ｄ変換回路を実現することが可能になる。

３．テストモードの動作例
次に、誤差情報（トリミングテーブル）を作成するテストモードについて説明する。上述したように、本実施形態のトリミングでは、キャパシターアレイの各キャパシターについて、少なくとも容量値が大きいか、適正か、少ないかを判別する必要がある。この際、各キャパシターの容量値を直接的に計測することは現実的とは言えない。

よって本実施形態では、Ａ／Ｄ変換回路である回路装置４０において、当該Ａ／Ｄ変換回路のデジタル出力データ（出力コード）に基づいて、誤差情報を生成する手法について説明する。なお、以下では回路装置４０が図７や図９に示したように全差動型の構成である場合を例にとって説明するが、本実施形態の手法はこれに限定されない。

本実施形態のメインＤ／Ａ変換回路ＭＤＡＣ（ＤＡＣ１）はＤＥＭが適用される。そのため、通常の動作を行ってしまうと、出力コードの出力に、キャパシターアレイのうちのどのキャパシターが利用されるかが、タイミングに応じて変化してしまう。そのため、通常動作時の出力コードから各キャパシターの特性を特定することは困難である。

よって本実施形態では、回路装置４０は、通常動作を行うモードとは異なるテストモードでの動作を行う。テストモードでは、回路装置４０は外部からの入力を受け付け、当該入力に基づいてＡ／Ｄ変換を行う。

テストモードでは、まず入力電圧として、Ｐ側とＮ側の両方にコモン電圧ＶＣＭを入力する。ここでＶＣＭ＝ＶＰ９＝ＶＮ９＝ＶＤＤ／２である。この場合、ＶＩＮ＝ＰＩＮ−ＮＩＮ＝０となるため、逐次比較を繰り返した結果であるＡ／Ｄ変換結果（出力コード）は０となることが期待される。また、この状態ではＤＡＣ１Ｐの出力電圧と、ＤＡＣ１Ｎの出力電圧が釣り合うことになるため、キャパシターアレイのキャパシターは全体の半数に相当するキャパシターが割り当て対象となる。具体的には、ＤＡＣ１Ｐで割り当てられるキャパシターが、６４個、又はそれよりも１つ少ない６３個の境界状態となる。すなわち、ＶＣＭを両側に入力することで、割り当てられるキャパシターの数を６３個と６４個のいずれかに設定することが可能になる。

ただし、単純にＰＩＮ及びＮＩＮにＶＣＭを入力したとしても、回路装置４０のオフセット等の影響により、出力コードが０とならない、すなわち割り当てられるキャパシター数が６３と６４の境界となるような状態を実現できない場合がある。よって本実施形態のサブＤ／Ａ変換回路ＳＤＡＣは、テストモードの事前準備に用いるアジャスト用Ｄ／Ａ変換回路を含んでもよい。アジャスト用Ｄ／Ａ変換回路は、境界状態に充分近づけることができる程度の範囲での調整が可能であればよい。例えばＤＥＭが適用されるＤＡＣ１の分解能が５１２ＬＳＢである場合に、分解能が１２８ＬＳＢであり、ビット数が２ビットのＤ／Ａ変換回路を用いればよい。例えば、アジャスト用Ｄ／Ａ変換回路は図９に示したように、ＡＪＤＡＣＰとＡＪＤＡＣＮにより実現できる。図９の例であれば、アジャスト用Ｄ／Ａ変換回路により、０〜＋３８４ＬＳＢの範囲での調整が可能になる。

図１３は、テストモードにおける事前準備の状態を説明する図である。事前準備では、ＰＩＮ及びＮＩＮにＶＣＭを入力するとともに、アジャスト用Ｄ／Ａ変換回路（ＡＪＤＡＣＰ、ＡＪＤＡＣＮ）を用いて、出力コードが０付近となるように調整する。この段階ではコードシフト用Ｄ／Ａ変換回路からの出力電圧は不要であるため、０を入力しておく。図１３に示した事前準備により、割り当てられるキャパシター数が６３と６４の境界となる境界状態を実現できる。

そして、２つの状態の境界状態では、ある程度の電圧を別途比較ノードに入力することで、容易にいずれかの状態に傾けることが可能である。例えば、メインＤ／Ａ変換回路ＭＤＡＣの出力電圧とは逆方向の電圧を入力する（或いは、反対側の比較ノードに電圧を入力する）ことで、メインＤ／Ａ変換回路ＭＤＡＣからの出力電圧が相対的に不足するため、割り当て対象となるキャパシターの数を増やす側に傾き、キャパシターの割り当て数は６４個で安定する。また、メインＤ／Ａ変換回路ＭＤＡＣの出力電圧と同方向の電圧を入力することで、メインＤ／Ａ変換回路からの出力電圧が相対的に過剰になるため、割り当て対象となるキャパシターの数を減らす側に傾き、キャパシターの割り当て数は６３個で安定する。

その上で、テストモードではＤＥＭポインターＰの値を外部から指定可能とする。ＤＥＭポインターＰは、上述したように割り当て対象となるキャパシターのうちの先頭のキャパシターを指定する情報である。このようにすれば、テストモードでは、どのキャパシターを先頭に６４個、或いは６３個のキャパシターを割り当て対象とするかを設定可能となる。

つまり回路装置４０は、キャパシターアレイのキャパシターの割り当てを設定するための情報を記憶するレジスターを含み、制御回路５０は、テストモードにおいて、レジスターに記憶された情報に基づいてスイッチ制御信号ＳＣを出力する。

キャパシター割り当てをＤＥＭポインターＰにより行う循環方式の場合、ここでのレジスターとはＤＥＭポインターＰを記憶するレジスターである。また、キャパシター割り当ては循環方式だけでなく、他の方式も種々知られており、本実施形態のレジスターは当該他の方式で用いられる情報を記憶してもよい。

そして本実施形態の回路装置４０は、出力ノード（比較ノードＮＣＰ，ＮＣＮ）に接続され、テストモードにおいてキャパシターアレイのキャパシターの割り当てを調整する第１の電圧及び第２の電圧を出力する電圧出力回路を含む。

ここで第１の電圧とは、ＤＥＭにおけるキャパシターの割り当て数を多い側に固定するための電圧であり、例えばメインＤ／Ａ変換回路ＭＤＡＣの出力と逆方向の電圧である。また、第２の電圧とは、ＤＥＭにおけるキャパシターの割り当て数を少ない側に固定するための電圧であり、例えばメインＤ／Ａ変換回路ＭＤＡＣの出力と同方向の電圧である。

ここでの電圧出力回路は種々の構成により実現できるが、例えばキャパシターアレイを含むＤ／Ａ変換回路により実現可能である。この際、第１の電圧及び第２の電圧は、割り当てられるキャパシター数を２つの候補のうちのいずれか一方で確実に安定させる程度の大きさの電圧である。具体的には、ＤＥＭ適用されるメインＤ／Ａ変換回路ＭＤＡＣの分解能（５１２ＬＳＢ）に対して、その半分程度の範囲で値を調整できることが望ましい。

そこで本実施形態では、図９に示したコードシフト用Ｄ／Ａ変換回路を、電圧出力回路として利用する。コードシフト用Ｄ／Ａ変換回路は、例えば図９に示したように、ＶＮ５〜ＶＮ９とＧＮＤのいずれかを選択可能な５ビットのＤ／Ａ変換回路であり、比較回路ＣＰの両方の比較ノードに同様の構成の回路（ＣＳＤＡＣＰ、ＣＳＤＡＣＮ）が設けられる。ＣＳＤＡＣＰとＣＳＤＡＣＮのいずれか一方を用いることで、最小分解能は８ＬＳＢ相当となる。また、ＣＳＤＡＣＮを用いることでメインＤ／Ａ変換回路ＭＤＡＣと逆方向の電圧（第１の電圧）を入力でき、ＣＳＤＡＣＰを用いることでメインＤ／Ａ変換回路ＭＤＡＣと同方向の電圧（第２の電圧）を入力できる。具体的にはＣＳＤＡＣＮ側に３１ｄ（１１１１１ｂ）を入力する−２４８ＬＳＢ相当の電圧から、ＣＳＤＡＣＰ側に３１ｄ（１１１１１ｂ）を入力する＋２４８ＬＳＢ相当の電圧までの間での入力が可能である。

テストモードでは、２つの出力コードの比較に基づいて、１つのキャパシターについての誤差情報を求める。図１４、図１５はＣＡ１の誤差情報を求める場合の動作例を表す図である。まず図１４に示したように、ＰＩＮ及びＮＩＮにＶＣＭを入力し、さらにＤＥＭポインターＰ＝０に設定し、コードシフト用Ｄ／Ａ変換回路のうち、ＣＳＤＡＣＮ側に３１ｄ（１１１１１ｂ）を入力することで、−２４８ＬＳＢ相当の電圧を入力する。図１４の場合、割り当て対象となるキャパシターはＣＡ１を先頭に６４個、すなわちＣＡ１〜ＣＡ６４となり、出力コードｘ０は、ＣＡ１〜ＣＡ６４の特性を表す情報となる。

次に、図１５に示したように、ＰＩＮ及びＮＩＮにＶＣＭを入力し、さらにＤＥＭポインターＰ＝１に設定し、コードシフト用Ｄ／Ａ変換回路のうち、ＣＳＤＡＣＰ側に３１ｄ（１１１１１ｂ）を入力することで、＋２４８ＬＳＢ相当の電圧を入力する。図１５の場合、割り当て対象となるキャパシターはＣＡ２を先頭に６３個、すなわちＣＡ２〜ＣＡ６４となり、出力コードｙ１は、ＣＡ２〜ＣＡ６４の特性を表す情報となる。

つまり、２つの出力コードの差分値ｘ０−ｙ１は、ＤＥＭポインターＰ＝０に対応するキャパシター（ＣＡ１）に起因する出力コードの誤差を表す情報となる。本実施形態では、差分値ｘ０−ｙ１と所与の閾値の比較処理に基づいて、ＣＡ１に対応する誤差情報を求める。例えば、出力コードについての基準範囲を−ｋ×ＬＳＢ〜＋ｋ×ＬＳＢとしておき、ｘ０−ｙ１が上限値ｋ×ＬＳＢより大きい場合に、第１データを１とし、下限値−ｋ×ＬＳＢより小さい場合に、第２データを１とする。また、ｘ０−ｙ１が−ｋ×ＬＳＢ〜＋ｋ×ＬＳＢの範囲内である場合は、第１データ及び第２データを０とする。

なお、ｘ０及びｙ１はそれぞれ１回のＡ／Ｄ変換から求めるものには限定されない。例えば、図１４に示した状態でのＡ／Ｄ変換を複数回行うことで複数の出力コードを取得し、その平均値をｘ０としてもよい。ｙ１についても複数回の出力結果の平均値を用いてもよい。この場合、ｘ０及びｙ１が１×ＬＳＢの整数倍に限定されなくなる。よって上記基準範囲の上限値及び下限値を表すｋについても、整数には限定されない。例えば−１．５×ＬＳＢ〜１．５×ＬＳＢを基準範囲として設定することが可能である。なお、上述したように、基準範囲の設定は調整データＴＤに対して乗算される係数（アンプＡＭＰのゲイン）の設定に利用される。

また、ＣＡ２以降についてもＤＥＭポインターＰの値をずらしていくことで誤差情報を求めることができる。例えばＰ＝１且つコードシフト用Ｄ／Ａ変換回路の入力を−３１とした場合の出力コードｘ１は、ＣＡ２〜ＣＡ６５の特性を表し、Ｐ＝２且つコードシフト用Ｄ／Ａ変換回路の入力を＋３１とした場合の出力コードｙ２は、ＣＡ３〜ＣＡ６５の特性を表す。よって差分値ｘ１−ｙ２に基づいて、ＣＡ２の誤差情報を求めることができる。

以下同様であり、図１６及び図１７に示した状態までＤＥＭポインターＰを更新（インクリメント）しながら各キャパシターの誤差情報を求めていく。図１６に示したＰ＝１２７且つコードシフト用Ｄ／Ａ変換回路の入力を−３１とした場合の出力コードｘ１２７は、ＣＡ１２８及びＣＡ１〜ＣＡ６３の特性を表し、図１７に示したＰ＝０且つコードシフト用Ｄ／Ａ変換回路の入力を＋３１とした場合の出力コードｙ０はＣＡ１〜ＣＡ６３の特性を表す。よってｘ１２７−ｙ０からＣＡ１２８の誤差情報が求められる。以上の動作により、図２に示したようなＣＡ１〜ＣＡ１２８の誤差情報が求められる。

４．物理量検出装置、電子機器、移動体
また、本実施形態の手法は上記回路装置４０を含む種々の装置に適用できる。例えば、本実施形態の手法は物理量トランスデューサーと、物理量トランスデューサーからの検出信号に基づいて物理量を検出する回路装置を含む物理量検出装置に適用できる。また、本実施形態の手法は、回路装置４０を含む電子機器や移動体にも適用できる。

図１８に本実施形態の物理量検出装置３００の構成例を示す。物理量検出装置３００は、物理量トランスデューサー３１０と本実施形態の回路装置４０（ＩＣ）を含む。物理量トランスデューサー３１０と回路装置４０は、例えば物理量検出装置３００のパッケージ内に実装される。なお本実施形態の物理量検出装置３００は、図１８の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

物理量トランスデューサー３１０は、例えば角速度、加速度等の物理量を検出するための素子（センサー）である。物理量トランスデューサー３１０は、例えば角速度センサー（ジャイロセンサー）であり、１又は複数の軸回りでの角速度を検出する。この角速度センサーは、圧電型の振動ジャイロであってもよいし、シリコン基板などから形成された静電容量検出方式の振動ジャイロであってもよい。圧電型の振動ジャイロとしては、例えばダブルＴ型の振動片などを用いることができる。或いは物理量トランスデューサー３１０は、例えば加速度センサーであり、１又は複数の軸方向での加速度を検出する。なお、物理量トランスデューサー３１０は、角速度や加速度以外の物理量（例えば速度、移動距離、角加速度又は圧力等）を検出するトランスデューサーであってもよい。或いは、物理量トランスデューサー３１０は発振器における振動子であってもよい。

回路装置４０は、検出回路８０、Ａ／Ｄ変換回路８２、処理部８４を含む。検出回路８０は、物理量トランスデューサー３１０からの検出信号に基づいて、角速度又は加速度等の物理量に対応する物理量信号を検出する。角速度センサーを例にとれば、検出回路８０は、物理量トランスデューサー３１０からの検出信号を増幅する増幅回路（電荷／電圧変換回路）や同期検波回路などを含むことができる。この場合に回路装置４０は、物理量トランスデューサー３１０（振動子）を駆動する駆動回路を含んでいてもよい。Ａ／Ｄ変換回路８２は、検出回路８０により検出されたアナログの電圧（所望信号の電圧）のＡ／Ｄ変換を行う。Ａ／Ｄ変換回路８２としては例えば図５等で説明した構成の回路を用いることができる。処理部８４は、Ａ／Ｄ変換回路８２によりＡ／Ｄ変換された検出データに基づいて各種の処理を行う。例えば各種の補正処理やフィルター処理（デジタルフィルター処理）などを行う。なお処理部８４は、図５の制御回路５０として動作してもよい。

図１９に本実施形態の電子機器２００の構成例を示す。電子機器２００は、本実施形態の回路装置４０、処理部２２０、記憶部２５０を含む。またアンテナＡＮＴ、通信部２１０、操作部２３０、表示部２４０を含むことができる。なお本実施形態の電子機器２００は、図１９の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

本実施形態の電子機器２００としては、例えばデジタルカメラ（デジタルスチルカメラ、ビデオカメラ）、生体情報検出装置（脈拍計、活動量計、歩数計、健康時計等）、頭部装着型表示装置、ロボット、ＧＰＳ内蔵時計、カーナビゲーション装置、ゲーム装置、各種のウェアラブル機器、携帯情報端末（スマートフォン、携帯電話機、携帯型ゲーム装置、タブレットＰＣ等）、コンテンツを配信するコンテンツ提供端末、映像機器、オーディオ機器、或いはネットワーク関連機器（基地局、ルーター等）などの種々の機器を想定できる。例えばデジタルカメラにおいては、本実施形態の回路装置を用いることで、ジャイロセンサーや加速度センサーを利用した手ぶれ補正等を実現できる。また生体情報検出装置においては、本実施形態の回路装置を用いることで、ジャイロセンサーや加速度センサーを利用したユーザーの体動検出や、運動状態の検出を実現できる。ロボットにおいては、その可動部（アーム、関節）や本体部において本実施形態の回路装置を用いることができる。ロボットは、移動体（走行・歩行ロボット）、電子機器（非走行・非歩行ロボット）のいずれも想定できる。走行・歩行ロボットの場合には、例えば自律走行に本実施形態の回路装置を利用できる。ネットワーク関連機器においては、例えば時刻（絶対時刻等）やタイミングを計時するための装置として本実施形態の回路装置を利用できる。

図１９において、通信部２１０（無線回路）は、アンテナＡＮＴを介して外部からのデータを受信したり、外部にデータを送信する処理を行う。ＣＰＵ、ＭＰＵなどにより実現される処理部２２０（プロセッサー）は、記憶部２５０（メモリー）に記憶された情報に基づいて、各種の演算処理や電子機器２００の制御処理などを行う。操作部２３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部２４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。記憶部２５０は、各種の情報を記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。

また本実施形態の回路装置は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。

図２０は、移動体の具体例としての自動車２０６を概略的に示したものである。自動車２０６には、物理量トランスデューサーと回路装置を有する物理量検出装置３００が組み込まれている。物理量検出装置３００（例えばジャイロセンサー、角速度及び加速度を検出する複合センサー等）は車体２０７の姿勢を検出することができる。物理量検出装置３００の検出信号は車体姿勢制御装置２０８に供給される。車体姿勢制御装置２０８は例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり個々の車輪２０９のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボットや航空機、ヘリコプター等の各種の移動体において利用できる。姿勢制御の実現にあたって物理量検出装置３００（回路装置）は移動体に組み込まれることになる。

以上、本発明を適用した実施形態およびその変形例について説明したが、本発明は、各実施形態やその変形例そのままに限定されるものではなく、実施段階では、発明の要旨を逸脱しない範囲内で構成要素を変形して具体化することができる。また、上記した各実施形態や変形例に開示されている複数の構成要素を適宜組み合わせることによって、種々の発明を形成することができる。例えば、各実施形態や変形例に記載した全構成要素からいくつかの構成要素を削除してもよい。さらに、異なる実施の形態や変形例で説明した構成要素を適宜組み合わせてもよい。また、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。このように、発明の主旨を逸脱しない範囲内において種々の変形や応用が可能である。

４０…回路装置、４２…Ｄ／Ａ変換回路、５０…制御回路、５２…逐次比較レジスター、
５５…記憶部、６０…電圧生成回路、８０…検出回路、８２…Ａ／Ｄ変換回路、
８４…処理部、２００…電子機器、２０６…自動車、２０７…車体、
２０８…車体姿勢制御装置、２０９…車輪、２１０…通信部、２２０…処理部、
２３０…操作部、２４０…表示部、２５０…記憶部、３００…物理量検出装置、
３１０…物理量トランスデューサー、
ＭＤＡＣ…メインＤ／Ａ変換回路、ＳＤＡＣ…サブＤ／Ａ変換回路、
ＴＤＡＣＰ，ＴＤＡＣＮ…トリミング用変換回路、
ＣＳＤＡＣＰ，ＣＳＤＡＣＮ…コードシフト用Ｄ／Ａ変換回路、
ＡＪＤＡＣＰ，ＡＪＤＡＣＮ…アジャスト用Ｄ／Ａ変換回路、
ＡＭＰ…アンプ、ＡＮＴ…アンテナ、ＣＰ…比較回路、ＤＤＥＣ…ＤＥＭデコーダー、
ＮＣＮ…反転側比較ノード、ＮＣＰ…非反転側比較ノード、ＮＯＵＴ…出力ノード、
ＶＣＭ…コモン電圧、ＶＤＤ，ＧＮＤ…基準電圧、ＶＩＮ…入力電圧
ＣＡ１〜ＣＡ１２８，ＣＢ１〜ＣＢ９，ＣＣ１Ｐ〜ＣＣ９Ｐ，ＣＣ１Ｎ〜ＣＣ９Ｎ，ＣＤ１Ｐ〜ＣＤ５Ｐ，ＣＤ１Ｎ〜ＣＤ５Ｎ，ＣＥ１Ｐ，ＣＥ２Ｐ，ＣＥ１Ｎ，ＣＥ２Ｎ…キャパシター、
ＣＡＲ１，ＣＡＲ２，ＣＡＲ３Ｐ，ＣＡＲ３Ｎ，ＣＡＲ４Ｐ，ＣＡＲ４Ｎ，ＣＡＲ５Ｐ，ＣＡＲ５Ｎ…キャパシターアレイ、
ＳＡ１〜ＳＡ１２８，ＳＢ１〜ＳＢ９，ＳＣ１Ｐ〜ＳＣ９Ｐ，ＳＣ１Ｎ〜ＳＣ９Ｎ，ＳＤ１Ｐ〜ＳＣ５Ｐ，ＳＤ１Ｎ〜ＳＤ５Ｎ，ＳＥ１Ｐ，ＳＥ２Ｐ，ＳＥ１Ｎ，ＳＥ２Ｎ…スイッチ回路、
ＳＡＲ１，ＳＡＲ２，ＳＡＲ３Ｐ，ＳＡＲ３Ｎ，ＳＡＲ４Ｐ，ＳＡＲ４Ｎ，ＳＡＲ５Ｐ，ＳＡＲ５Ｎ…スイッチアレイ、
ＳＣＡＲ…キャパシターアレイ、ＳＳＡＲ…スイッチアレイ

Claims (12)

1. 出力ノードに接続されるキャパシターアレイを有するメインＤ／Ａ変換回路と、
   前記出力ノードに接続されるサブＤ／Ａ変換回路と、
   入力データに対する前記キャパシターアレイのキャパシターの割り当てを動的に変化させるスイッチ制御信号を出力する制御回路と、
   前記キャパシターアレイのキャパシターの容量誤差に応じた誤差情報が記憶される記憶部と、
   を含み、
   前記制御回路は、
   前記スイッチ制御信号と前記誤差情報とに基づいて、前記スイッチ制御信号により割り当てられる前記キャパシターの前記容量誤差に応じた調整データを生成し、
   前記サブＤ／Ａ変換回路は、
   前記調整データに基づく出力信号を前記出力ノードに出力することを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記誤差情報は、前記キャパシターの容量が基準値よりも大きいか否かを表すデータを含むことを特徴とする回路装置。
3. 請求項１又は２に記載の回路装置において、
   前記誤差情報は、前記キャパシターの容量が基準範囲の上限値よりも大きいか否かを表す第１データ、及び前記キャパシターの容量が前記基準範囲の下限値よりも小さいか否かを表す第２データを含むことを特徴とする回路装置。
4. 請求項２又は３に記載の回路装置において、
   前記調整データは、前記スイッチ制御信号により割り当てられた各キャパシターについての前記誤差情報を加算処理したデータを含むことを特徴とする回路装置。
5. 請求項１乃至４のいずれか一項に記載の回路装置において、
   前記サブＤ／Ａ変換回路は、
   前記調整データに所与の係数が乗算されたデータのＤ／Ａ変換結果の信号を、前記出力信号として前記出力ノードに出力することを特徴とする回路装置。
6. 請求項１乃至５のいずれか一項に記載の回路装置において、
   前記サブＤ／Ａ変換回路は、
   前記出力ノードに接続される第２キャパシターアレイを有し、
   前記第２キャパシターアレイのキャパシターは、前記調整データに基づいて選択されることを特徴とする回路装置。
7. 請求項１乃至６のいずれか一項に記載の回路装置において、
   前記出力ノードが比較ノードに接続される比較回路を含み、
   前記メインＤ／Ａ変換回路は、
   逐次比較データの上位側ビットデータを前記入力データとしてＤ／Ａ変換し、
   前記制御回路は、
   前記比較回路の比較結果に基づいて前記逐次比較データを出力することを特徴とする回路装置。
8. 請求項７に記載の回路装置において、
   前記キャパシターアレイのキャパシターの割り当てを設定するための情報を記憶するレジスターを含み、
   前記制御回路は、
   テストモードにおいて、前記レジスターに記憶された前記情報に基づいて前記スイッチ制御信号を出力することを特徴とする回路装置。
9. 請求項８に記載の回路装置において、
   前記出力ノードに接続され、前記テストモードにおいて前記キャパシターアレイのキャパシターの割り当てを調整する第１の電圧及び第２の電圧を出力する電圧出力回路を含むことを特徴とする回路装置。
10. 物理量トランスデューサーと、
    前記物理量トランスデューサーからの検出信号に基づいて物理量を検出する請求項１乃至９のいずれか一項に記載の回路装置を含むことを特徴とする物理量検出装置。
11. 請求項１乃至９のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
12. 請求項１乃至９のいずれか一項に記載の回路装置を含むことを特徴とする移動体。

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