JP2007235379A - デジタル/アナログ変換回路 - Google Patents
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Abstract
【解決手段】各ビットのエラー伝達関数が巡回有理式で表されるように、サンプリング動作、電荷分配動作、電荷保持動作、電荷リセット動作からなる動作シーケンスが構成される。すなわち、各ビットのサンプリング電荷が最後の電荷分配動作において分配されるまでの一連の動作の中で、1のキャパシタが電荷分配動作に係わる回数をサンプリング動作又は電荷保持動作に係わる回数の2倍にするように、制御回路10が電圧印加回路20及び接続回路30を制御する。これにより、各ビットのエラー伝達関数を静電容量のミスマッチに関して高次の微少量にすることができるため、バイナリコードDinがどのような値であっても、静電容量のミスマッチに伴う出力誤差を常に微小な値に抑制することができる。
【選択図】図1
Description
図13は一般的なサイクリックDACの構成例を示す図である。サイクリックDACは基本的に、静電容量の等しい2個のキャパシタ(C21、C22)とスイッチ(SW31、SW32、SW33、SW34)により構成されており、シリアルビット列をデジタル/アナログ変換する。
スイッチSW31は、入力ビットの値に応じた電圧を選択してスイッチSW32に出力する。例えば、入力ビットの値が「1」のときスイッチSW31は基準電圧(Vref)を選択し、「0」のときはグラウンド(GND)を選択する。
スイッチSW32は、サンプリングの役割を果たす。スイッチSW32がオンのとき、キャパシタC21にはスイッチSW31,SW32を介して入力ビット値に対応した電圧が印加される。このときスイッチSW33はオフしており、キャパシタC22には以前の電圧が保持されている。
スイッチSW33は電荷分配(charge-sharing)の役割を果たす。スイッチSW33がオンすると、キャパシタC21、C22が並列に接続され、2つのキャパシタに蓄積される電荷が等分配される。これにより、デジタル/アナログ変換において最も重要な(1/2)倍の演算が実現される。
スイッチSW34は、キャパシタC22の電荷のリセットを実現する。
入力ビット値に応じた電荷をキャパシタC21にサンプリングする場合、スイッチSW32がオン、スイッチSW33がオフし、スイッチSW31は入力ビット値に応じた電圧を選択する。例えば図14(A)に示すように入力ビット値が「1」の場合、スイッチSW31は基準電圧Vrefを選択し、キャパシタC22はスイッチSW32を介して基準電圧Vrefを入力する。このときスイッチSW33はオフしているため、キャパシタC22は以前の電圧Vxを保持する。
サンプリングが終わると、スイッチSW32がオフ、スイッチSW33がオンし、キャパシタC21及びC22が並列接続される。両者の静電容量は等しいため、全電荷の半分がキャパシタC21、C22にそれぞれ分配され、キャパシタC21,C22の電圧はほぼ「(Vref+Vx)/2」となる。キャパシタC21において次のサンプリングが行われているとき、キャパシタC22には前回の電荷分配の結果が保持される。
このサイクリックDACの動作は、図15に示すようなフィードバックシステムによって表現することが可能である。
図15に示すフィードバックシステムにおいて、乗算部102は加算部101から出力される加算結果を(1/2)倍する。遅延部103は、乗算部102の乗算結果を保持し、次に加算部101において演算が行われる際、この保持した乗算結果を加算部101へ出力する。加算部101は、ビットごとに順次入力される信号と遅延部103の出力信号との和を演算する。
この図16の結果を見ると、特定の値の入力データに対してエラー量ΔVoutが1LSBより大きくなっている。したがって、静電容量のミスマッチxが0.2%の場合、ENOBは9ビット程度が限界となる。
まず2つのキャパシタC21,C22の容量ミスマッチを検知し、それが一定値以上の場合には容量値の小さい方のキャパシタ(図17の例ではキャパシタC21)に微小容量を付加する。その上で再び2つのキャパシタの容量ミスマッチを検知し、まだミスマッチが一定値以上の場合には更に微小容量を付加する。ミスマッチが一定値以下になるまでこれを繰り返し、その後初めてデジタル/アナログ変換動作に移行する。
前記制御手段は、前記バイナリコードの第K桁の電圧印加動作によって前記電圧印加手段から供給される電荷に対し(L−K+N)回(Nは2以上の整数を示す)の電荷分配動作を行うとともに、前記バイナリコードの各桁の電圧印加動作によって前記電圧印加手段から供給される電荷を前記動作シーケンスの最後の電荷分配動作までに共通のキャパシタへ収集する。
更に、前記制御手段は、少なくとも前記バイナリコードの上位M桁(Mは2以上の整数を示す)については、その電圧印加動作により前記電圧印加手段から供給される電荷が最後の電荷分配動作において分配されるまでの一連の動作の中で1のキャパシタが前記電荷分配動作に係わる回数を、前記電圧印加動作又は前記電荷保持動作に係わる回数の2倍に設定する。
この場合、前記制御手段は、前記第1シーケンスにおいて、前記バイナリコードの第(L−2)桁の電圧印加動作により前記第1キャパシタに電圧を印加し、当該電圧印加の後、前記第1キャパシタ及び前記第2キャパシタの並列接続により電荷分配を行い、当該電荷分配動作の後、前記第1キャパシタの電荷保持並びに前記第2キャパシタの初期化を行い、当該初期化動作の後、前記第1キャパシタ及び前記第2キャパシタの並列接続により電荷分配を行い、当該電荷分配動作の後、前記バイナリコードの第L桁の電圧印加動作により前記第1キャパシタに電圧を印加するとともに前記第2キャパシタの電荷保持を行い、当該電圧印加動作の後、前記第1キャパシタ及び前記第2キャパシタの並列接続により電荷分配を行い、当該電荷分配動作の後、前記第2キャパシタの電荷保持を行う。前記第2シーケンスにおいては、前記バイナリコードの第(L−1)桁の電圧印加動作により前記第2キャパシタに電圧を印加し、当該電圧印加動作の後、前記第2キャパシタ及び前記第3キャパシタの並列接続により電荷分配を行い、当該電荷分配動作の後、前記第3キャパシタの電荷保持並びに前記第1キャパシタの初期化を行い、当該初期化動作の後、前記第3キャパシタと前記第1キャパシタとの並列接続により電荷分配を行い、当該電荷分配動作の後、前記第1キャパシタの電荷保持を行う。前記第3シーケンスにおいては、前記第1シーケンスの最後に電荷を保持された第2キャパシタと前記第2シーケンスの最後に電荷を保持された前記第1キャパシタとの並列接続により電荷分配を行う。
この図1に示すデジタル/アナログ変換回路について説明する前に、まず一般的なサイクリックDACにおいて生じる誤差の特性と、この誤差を低減する手法の概要、並びにその動作の理解に有用なフローダイアグラムについて述べる。なお、以降の説明では一例として11ビットのサイクリックDACに関して議論を進めるが、本発明はビット数に依存しない。
図2は、静電容量のミスマッチxが0.2%の場合における基本的なサイクリックDAC(11ビット)のETFを示す図である。横軸は第1ビット(LSB)から第11ビット(MSB)までの各ビットを示し、縦軸は1LSBの電圧値(Vref/211)によって正規化されたETFの値を示す。
第10ビットのサンプリングによってキャパシタC21に供給された電荷(図3(A))は、電荷分配によってキャパシタC21及びC22に分配される(図3(B))。この電荷分配によってキャパシタC22に分配された電荷は、第11ビットのサンプリングが行われている間キャパシタC22に保持される(図3(C))。その後再び電荷分配が行われると、キャパシタC22に保持されていた電荷はキャパシタC21及びC22へ更に分配される(図3(D))。
この式(10)に示される「E(10)」の第1項において、「A/(A+B)」と「1/2」との大小関係は、「B/(A+B)」と「1/2」との大小関係に対して常に逆になる。すなわち、「A/(A+B)」が「1/2」より大きい場合、「B/(A+B)」は「1/2」より小さくなり、逆に「A/(A+B)」が「1/2」より小さい場合、「B/(A+B)」は「1/2」より大きくなる。
したがって、式(10)の第1項「{A/(A+B)}×{B/(A+B)}」は静電容量A,Bのミスマッチの効果を相殺されて「1/22」に漸近し、ETFは2次の微小量となる。
上述したCREの分母は、1つ又は複数の巡回多項式の積によって表される。また、その個々の巡回多項式は、電荷分配に係わる2つの静電容量の和を複数掛け合わせることによって表される。
例えば2つの静電容量A,Bによって構成される巡回多項式は「(A+B)×(B+A)」、3つの静電容量A,B,Cによって構成される巡回多項式は「(A+B)×(B+C)×(C+A)」、4つの静電容量A,B,C,Dによって構成される巡回多項式は「(A+B)×(B+C)×(C+D)×(D+A)」、5つの静電容量A,B,C,D,Eによって構成される巡回多項式は、「(A+B)×(B+C)×(C+D)×(D+E)×(E+A)」となる。
この例から分かるように、P個(Pは1より大きい整数を示す。)の静電容量によって構成される巡回多項式は、P個の静電容量から静電容量のペアをP組選択し、その各ペアの和を掛け合わせたものとなる。また、P組のペアの全体(2×P個の静電容量)には、P個の静電容量がそれぞれ2個ずつ含まれている。
例えば分母が1つの巡回多項式「(A+B)×(B+C)×(C+D)×(D+E)×(E+A)」で表される場合、分子は静電容量A,B,C,D,Eの積「A・B・C・D・E」で表される。また、分母が2つの巡回多項式「(A+B)×(B+A)」と「(A+B)×(B+C)×(C+A)」の積で表される場合、分子は各々の巡回多項式を構成する静電容量の積を更に掛け合わせたもの「(A・B)×(A・B・C)=A2・B2・C」で表される。
例えば、分子が静電容量A,A,B,Bの積「A2・B2」で表される場合、分母は静電容量のペアの和を4組掛け合わせたものとなり、かつそのペア全体に静電容量A,A,B,Bがそれぞれ2つずつ含まれる。この条件を満たすCREの分母は、巡回多項式「(A+B)2」と「(A+B)2」とを掛け合わせた「(A+B)4」になる。
また、分子が静電容量A,B,C,C,Dの積「A・B・C2・D」で表される場合、分母は静電容量のペアの和を5組掛け合わせたものとなり、かつそのペア全体に静電容量A,B,C,C,Dがそれぞれ2つずつ含まれる。この条件を満たすCREの分母は、2つの巡回多項式「(A+B)×(B+C)×(C+A)」と「(C+D)×(D+C)」を掛け合わせた「(A+B)×(B+C)×(C+A)×(C+D)2」になる。
したがって、上述したCREの分子と分母の関係は、次のように言い換えることが可能である。
すなわち、あるビットの値に応じた電荷がキャパシタに供給され(サンプリング動作)、その電荷が複数回の分配動作を経て出力電圧(の一部)を発生するとき、この一連の動作の中で1のキャパシタが電荷分配動作に係わる回数(分母に含まれる数)を、サンプリング動作又は電荷保持動作に係わる回数(分子に含まれる数)の2倍に設定した場合、当該ビットのETFはCREによって表現することが可能になる。
例えば図4に示すフローダイアグラムにおいては、まず第1ビットD1(LSB)の値に応じた電圧が静電容量Aのキャパシタに印加されるとともに(サンプリング動作)、静電容量Bのキャパシタの電荷がリセットされ(初期化動作)、その後、静電容量A,Bのキャパシタ同士が一旦並列接続される(電荷分配動作)。並列接続された2つのキャパシタはその後切り離され、静電容量Bのキャパシタに電荷が保持される(電荷保持動作)。次に第2ビットD2の値に応じた電圧が静電容量Aのキャパシタに印加され(サンプリング動作)、静電容量A,Bのキャパシタ同士が再び並列接続される(電荷分配動作)。この2つのキャパシタは再び切り離され、静電容量Bのキャパシタに電荷が保持される(電荷保持動作)。以下、第3ビットD3及び第4ビットD4についても同様な動作が反復される。
(1)サンプリング動作においては、サンプリングに用いるキャパシタの静電容量を掛ける;
(2)電荷分配動作においては、並列接続されたキャパシタの静電容量の和で割る;
(3)電荷分配動作後の電荷保持動作においては、電荷保持に用いるキャパシタの静電容量を掛ける;
「A」(サンプリング);
「A+B」(電荷分配);
「B」(電荷保持);
「A+B」(電荷分配);
という経過を経て処理されるため、これに上記の計算手法を適用すると、
A×{1/(A+B)}×B×{1/(A+B)};
となる。これは、式(10)に示す第2MSBのETFの第1項と一致する。
キャパシタC1,C2,C3は、それぞれ本発明のキャパシタの一実施形態である。
電圧印加回路20は、本発明の電圧印加手段の一実施形態である。
接続回路30は、本発明の接続手段の一実施形態である。
制御回路10は、本発明の制御手段の一実施形態である。
キャパシタC1,C2,C3の一方の端子とスイッチSW2,SW4,SW5の一方の端子はグラウンドGNDに共通接続される。スイッチSW1,SW3の一方の端子は基準電圧Vrefに共通接続される。スイッチSW2は、キャパシタC1と並列に接続されるとともにスイッチSW1と直列に接続される。スイッチSW4は、キャパシタC2と並列に接続されるとともにスイッチSW3と直列に接続される。スイッチSW5は、キャパシタC3と並列に接続される。
制御回路10によってスイッチSW3がオン、スイッチSW4がオフに設定された場合、キャパシタC2には基準電圧Vrefが印加される。逆にスイッチSW3がオフ、スイッチSW4がオンに設定された場合、キャパシタC2にはゼロ電圧が印加される(すなわちキャパシタC2の両端が短絡される)。スイッチSW3,SW4が両方オフに設定された場合、キャパシタC2に対する電圧の印加が停止される。
制御回路10によってスイッチSW5がオンに設定された場合、キャパシタC3にはゼロ電圧が印加される(すなわちキャパシタC3の両端が短絡される)。スイッチSW5がオフに設定された場合、キャパシタC3に対する電圧の印加が停止される。
スイッチSW6,SW7,SW8は、それぞれ、キャパシタC1,C2,C3の各端子間(グランドGNDに接続されていない方の端子間)に接続される。すなわち、スイッチSW6はキャパシタC1及びC2の端子間に接続され、スイッチSW7はキャパシタC2及びC3の端子間に接続され、スイッチSW8はキャパシタC3及びC1の端子間に接続される。
すなわち、動作シーケンスが完了したとき、各ビットのサンプリング電荷はそれぞれ所定回数の電荷分配動作を経て共通のキャパシタに収集される。このとき各ビットのサンプリング電荷に対してなされた電荷分配動作の回数は下位ビットになるほど多くなり、具体的には1ビット下位になると電荷分配動作の回数が1回多くなる。1回の電荷分配動作によって電荷は約(1/2)倍されることから、サンプリング電荷に乗ぜられる重み係数は1ビット下位になるごとに(1/2)倍になる。
したがって、動作シーケンスの完了時に共通のキャパシタへ収集される各ビットのサンプリング電荷には、ビットごとに「(1/2)のべき乗」の重み係数が乗ぜられることになり、その結果、当該共通のキャパシタにはバイナリコードDinの値に応じた電圧が発生する。
例えば、ある特定ビットのサンプリング電荷に対するサンプリング動作と電荷保持動作にそれぞれ1回ずつ(計2回)キャパシタC1を使用する場合、当該サンプリング電荷に対する電荷分配動作にはキャパシタC1を4回使用する。
このような条件を満たすように動作シーケンス構成すると、各ビットのETF(の第1項)は巡回有理式によって表現されるようになり、静電容量A,B,Cのミスマッチに関して高次の微少量となる。
図5に示す動作シーケンスでは、奇数ビット(D1,D3,…,D9,D11)と偶数ビット(D2,D4,…,D8,D10)のサンプリング電荷がそれぞれ独立のシーケンスで処理されており、この各々のシーケンスで処理されたサンプリング電荷が最後の電荷分配動作によって共通のキャパシタ(C1,C2)に収集されている。
図6に示す動作シーケンスは、3つのシーケンス(SC1,SC2,SC3)を含んでいる。第1シーケンスSC1では、奇数ビット(D1,D3,…,D9,D11)のサンプリング電荷が処理される。第2シーケンスSC2では、偶数ビット(D2,D4,…,D8,D10)のサンプリング電荷が処理される。第3シーケンスSC3では、シーケンスSC1,SC2で処理されたサンプリング電荷が共通のキャパシタ(C1,C2)に収集される。以下、これらのシーケンスについてそれぞれ説明する。
これにより、各ビットのETFを静電容量のミスマッチに関して高次の微少量にすることができるため、バイナリコードDinがどのような値であっても、静電容量のミスマッチに伴う出力誤差を常に微小な値に抑制することができる。したがって、静電容量のミスマッチに起因する出力誤差を抜本的に改善し、最大有効ビット数(ENOB)の大幅な向上を図ることができる。
また、キャパシタのサイズを大きくすることなく静電容量のミスマッチに起因した出力誤差を改善できるため、回路の小面積化と低消費電流化を図ることができる。
図16と図7を比較して分かるように、本実施形態に係るデジタル/アナログ変換回路の出力誤差は、従来の基本的なサイクリックDACに比べて2桁以上小さくなっている。静電容量のミスマッチを0.2%とした場合、本実施形態に係るデジタル/アナログ変換回路のENOBは約18ビットであり、基本的なサイクリックDACの2倍に高められている。
図2と図8を比較して分かるように、本実施形態に係るデジタル/アナログ変換回路のETFは、従来の基本的なサイクリックDACに比べて格段に小さくなっている。
図9は、図1に示す構成を有したデジタル/アナログ変換回路における動作シーケンスの変形例を示す。
第1シーケンスSC1と第2シーケンスSC2はサンプリング電荷の処理に関して独立であるため、2つのシーケンスで使用されるキャパシタC2を適切に共有できれば、これらのシーケンスを任意の順序で実行することが可能である。
図10は、図1に示す構成を有したデジタル/アナログ変換回路における動作シーケンスの他の変形例を示す。
他方、要求されるENOBがあまり大きくない場合には、図5,図9に示す動作シーケンスの一部を簡略化することによって変換時間の短縮を図ることも可能である。図2のグラフから分かるように、ETFは下位ビットほど小さくなる。したがって、一部の上位ビットのみ巡回有理式の条件を満たすようにして、残りの下位ビットには従来の簡易なフローを適用すれば、出力誤差をあまり大きくすることなく、変換時間を短縮することができる。
第2シーケンスSC2Aは、図6における動作サイクルCL2_5と同一の処理を行う。
第3シーケンスSC3Aは、図6における第3シーケンスSC3と同一の処理を行う。
したがって、図10に示す動作シーケンスは、図6に示す動作シーケンスにおける動作サイクルCL1_1〜CL1_4及びCL2_1〜CL2_4を、簡易な動作サイクルCL1A_1〜CL1A_8に置き換えたものになっている。すなわち、下位8ビット(D1〜D8)のサンプリング電荷が簡易なフローで処理されている。
動作サイクルCL1A_2,…,CL1A_8では、それぞれ、第2ビットD2,…,第8ビットD8のサンプリング動作が行われ、キャパシタC1にはビット値に応じた電圧が印加される。次に、前回の動作サイクルの最後に電荷を保持されたキャパシタC2と、上述のサンプリング動作によって電圧を印加されたキャパシタC1とが並列に接続され、両者の電荷分配が行われる。この電荷分配の後、キャパシタC2の電荷保持が行われる。
図11は、本実施形態に係るデジタル/アナログ変換回路の他の構成例を示す図である。
キャパシタC1,C2,C3,C4の一方の端子とスイッチSW12,SW13,SW15,SW16の一方の端子はグラウンドGNDに共通接続される。スイッチSW11,SW14の一方の端子は基準電圧Vrefに共通接続される。スイッチSW12は、キャパシタC1と並列に接続されるとともにスイッチSW11と直列に接続される。スイッチSW13はキャパシタC2と並列に接続される。スイッチSW15は、キャパシタC3と並列に接続されるとともにスイッチSW14と直列に接続される。スイッチSW16は、キャパシタC4と並列に接続される。
制御回路10BによってスイッチSW14がオン、スイッチSW15がオフに設定された場合、キャパシタC3には基準電圧Vrefが印加される。逆にスイッチSW14がオフ、スイッチSW15がオンに設定された場合、キャパシタC3にはゼロ電圧が印加される(すなわちキャパシタC3の両端が短絡される)。スイッチSW14,SW15が両方オフに設定された場合、キャパシタC3に対する電圧の印加が停止される。
制御回路10BによってスイッチSW13がオンに設定された場合、キャパシタC2にはゼロ電圧が印加される(すなわちキャパシタC2の両端が短絡される)。スイッチSW13がオフに設定された場合、キャパシタC2に対する電圧の印加が停止される。
制御回路10BによってスイッチSW16がオンに設定された場合、キャパシタC4にはゼロ電圧が印加される(すなわちキャパシタC4の両端が短絡される)。スイッチSW16がオフに設定された場合、キャパシタC4に対する電圧の印加が停止される。
スイッチSW17,…,SW22は、それぞれ、キャパシタC1,C2,C3,C4の各端子間(グランドGNDに接続されていない方の端子間)に接続される。すなわち、スイッチSW17はキャパシタC1及びC2の端子間に接続され、スイッチSW18はキャパシタC2及びC3の端子間に接続され、スイッチSW19はキャパシタC3及びC4の端子間に接続され、スイッチSW20はキャパシタC1及びC3の端子間に接続され、スイッチSW21はキャパシタC2及びC4の端子間に接続され、スイッチSW22はキャパシタC1及びC4の端子間に接続される。
制御回路10BによってスイッチSW18がオン、スイッチSW17,SW19,SW20,SW21がオフに設定された場合、キャパシタC2とC3が並列接続される。
制御回路10BによってスイッチSW19がオン、スイッチSW18,SW20,SW21,SW22がオフに設定された場合、キャパシタC3とC4が並列接続される。
制御回路10BによってスイッチSW20がオン、スイッチSW17,SW18,SW19,SW22がオフに設定された場合、キャパシタC1とC3が並列接続される。
制御回路10BによってスイッチSW21がオン、スイッチSW17,SW18,SW19,SW22がオフに設定された場合、キャパシタC2とC4が並列接続される。
制御回路10BによってスイッチSW22がオン、スイッチSW17,SW19,SW20,SW21がオフに設定された場合、キャパシタC1とC4が並列接続される。
なお制御回路10Bは、電荷分配動作において同時に2組のキャパシタ対を並列接続することも可能である。例えばキャパシタC1及びC2を並列接続しているとき、同時にキャパシタC3及びC4を並列接続することができる。この場合制御回路10Bは、スイッチSW17及びSW19をオン、スイッチSW18,SW20,SW21及びSW22をオフに設定すればよい。
また、図12に示す動作シーケンスは、図5に示す動作シーケンスと比較してサンプリング電荷に対する電荷分配動作の回数が1回多くなり、キャパシタC1に発生する出力電圧が半分になる。しかしながら、2系統の電荷分配動作を同時に実行できるため、図5に示す動作シーケンスより変換速度を高速化できる。例えば11ビットのデジタル/アナログ変換を行う場合、図5に示す動作シーケンスは44ステップを要するのに対し、図12に示す動作シーケンスはこれより14ステップ少ない30ステップで済む。
Claims (5)
- 同等な静電容量を持つ複数のキャパシタと、
前記複数のキャパシタにそれぞれ第1の電圧又は第2の電圧を印加可能な電圧印加手段と、
前記複数のキャパシタからキャパシタ対を選択して並列に接続可能な接続手段と、
ビット長L(Lは3以上の整数を示す)のバイナリコードの第K桁(Kは1からLまでの整数を示し、第1桁は前記バイナリコードの最下位桁を示す)の値に応じて1のキャパシタに前記第1の電圧又は前記第2の電圧を印加する電圧印加動作と、2つのキャパシタを並列に接続することによって1のキャパシタに蓄積される電荷を2つのキャパシタに分配する電荷分配動作と、前記並列接続された2つのキャパシタを切り離してその一方に蓄積される電荷を保持する電荷保持動作と、1のキャパシタの電圧を前記第2の電圧に初期化する初期化動作と、を有した所定の動作シーケンスに従って前記電圧印加手段及び前記接続手段を制御する制御手段と
を具備し、
前記制御手段は、
前記バイナリコードの第K桁の電圧印加動作によって前記電圧印加手段から供給される電荷に対し(L−K+N)回(Nは2以上の整数を示す)の電荷分配動作を行うとともに、前記バイナリコードの各桁の電圧印加動作によって前記電圧印加手段から供給される電荷を前記動作シーケンスの最後の電荷分配動作までに共通のキャパシタへ収集し、更に、
少なくとも前記バイナリコードの上位M桁(Mは2以上の整数を示す)については、その電圧印加動作により前記電圧印加手段から供給される電荷が最後の電荷分配動作において分配されるまでの一連の動作の中で1のキャパシタが前記電荷分配動作に係わる回数を、前記電圧印加動作又は前記電荷保持動作に係わる回数の2倍に設定する、
デジタル/アナログ変換回路。 - 前記複数のキャパシタは、第1キャパシタ、第2キャパシタ及び第3キャパシタを含み、
前記所定の動作シーケンスは、第1シーケンス、第2シーケンス及び第3シーケンスを含み、
前記制御手段は、
前記第1シーケンスにおいて、
前記バイナリコードの第(L−2)桁の電圧印加動作により前記第1キャパシタに電圧を印加し、
当該電圧印加の後、前記第1キャパシタ及び前記第2キャパシタの並列接続により電荷分配を行い、
当該電荷分配動作の後、前記第1キャパシタの電荷保持並びに前記第2キャパシタの初期化を行い、
当該初期化動作の後、前記第1キャパシタ及び前記第2キャパシタの並列接続により電荷分配を行い、
当該電荷分配動作の後、前記バイナリコードの第L桁の電圧印加動作により前記第1キャパシタに電圧を印加するとともに前記第2キャパシタの電荷保持を行い、
当該電圧印加動作の後、前記第1キャパシタ及び前記第2キャパシタの並列接続により電荷分配を行い、
当該電荷分配動作の後、前記第2キャパシタの電荷保持を行い、
前記第2シーケンスにおいて、
前記バイナリコードの第(L−1)桁の電圧印加動作により前記第2キャパシタに電圧を印加し、
当該電圧印加動作の後、前記第2キャパシタ及び前記第3キャパシタの並列接続により電荷分配を行い、
当該電荷分配動作の後、前記第3キャパシタの電荷保持並びに前記第1キャパシタの初期化を行い、
当該初期化動作の後、前記第3キャパシタと前記第1キャパシタとの並列接続により電荷分配を行い、
当該電荷分配動作の後、前記第1キャパシタの電荷保持を行い、
前記第3シーケンスにおいて、
前記第1シーケンスの最後に電荷を保持された第2キャパシタと前記第2シーケンスの最後に電荷を保持された前記第1キャパシタとの並列接続により電荷分配を行う、
請求項1に記載のデジタル/アナログ変換回路。 - 前記第1シーケンス及び前記第2シーケンスは、それぞれ複数の動作サイクルを含み、
前記制御手段は、
前記第1シーケンスの動作サイクルにおいて、
前記バイナリコードの第(L−I)桁(IはLより小さい正の偶数を示す)の電圧印加動作により前記第1キャパシタに電圧を印加し、
当該電圧印加動作の後、前の動作サイクルの最後に電荷を保持された第2キャパシタ(前記バイナリコードの第1桁又は第2桁の電圧印加動作後においては、前記第2の電圧に初期化された第2キャパシタ)と前記第1キャパシタとの並列接続により電荷分配を行い、
当該電荷分配動作の後、前記第1キャパシタの電荷保持並びに前記第2キャパシタの初期化を行い、
当該初期化動作の後、前記第1キャパシタ及び前記第2キャパシタの並列接続により電荷分配を行い、
当該電荷分配動作の後、前記第2キャパシタの電荷保持を行い、
前記第2シーケンスの動作サイクルにおいて、
前記バイナリコードの第(L−J)桁(JはLより小さい正の奇数を示す)の電圧印加動作により前記第2キャパシタに電圧を印加し、
当該電圧印加動作の後、前の動作サイクルの最後に電荷を保持された第3キャパシタ(前記バイナリコードの第1桁又は第2桁の電圧印加動作後においては、前記第2の電圧に初期化された第3キャパシタ)と前記第2キャパシタとの並列接続により電荷分配を行い、
当該電荷分配動作の後、前記第2キャパシタの電荷保持並びに前記第3キャパシタの初期化を行い、
当該初期化動作の後、前記第2キャパシタ及び前記第3キャパシタの並列接続により電荷分配を行い、
当該電荷分配動作の後、前記第3キャパシタの電荷保持を行う、
請求項2に記載のデジタル/アナログ変換回路。 - 前記複数のキャパシタは、第1キャパシタ、第2キャパシタ、第3キャパシタ及び第4キャパシタを含み、
前記所定の動作シーケンスは、第1シーケンス、第2シーケンス及び第3シーケンスを含み、
前記制御手段は、
前記第1シーケンスにおいて、
前記バイナリコードの第(L−2)桁の電圧印加動作により前記第1キャパシタに電圧を印加し、
当該電圧印加の後、前記第1キャパシタ及び前記第2キャパシタの並列接続により電荷分配を行い、
当該電荷分配動作の後、前記第1キャパシタの電荷保持並びに前記第2キャパシタの初期化を行い、
当該初期化動作の後、前記第1キャパシタ及び前記第2キャパシタの並列接続により電荷分配を行い、
当該電荷分配動作の後、前記バイナリコードの第L桁の電圧印加動作により前記第1キャパシタに電圧を印加するとともに前記第2キャパシタの電荷保持を行い、
当該電圧印加動作の後、前記第1キャパシタ及び前記第2キャパシタの並列接続により電荷分配を行い、
当該電荷分配動作の後、前記第2キャパシタの電荷保持並びに前記第3キャパシタの初期化を行い、
当該初期化動作の後、前記第2キャパシタ及び前記第3キャパシタの並列接続により電荷分配を行い、
当該電荷分配動作の後、前記第3キャパシタの電荷保持を行い、
前記第2シーケンスにおいて、
前記バイナリコードの第(L−1)桁の電圧印加動作により前記第3キャパシタに電圧を印加し、
当該電圧印加動作の後、前記第3キャパシタ及び前記第4キャパシタの並列接続により電荷分配を行い、
当該電荷分配動作の後、前記第4キャパシタの電荷保持並びに前記第2キャパシタの初期化を行い、
当該初期化動作の後、前記第4キャパシタ及び前記第2キャパシタの並列接続により電荷分配を行い、
当該電荷分配動作の後、前記第2キャパシタの電荷保持並びに前記第1キャパシタの初期化を行い、
当該初期化動作の後、前記第2キャパシタ及び前記第1キャパシタの並列接続により電荷分配を行い、
当該電荷分配動作の後、前記第1キャパシタの電荷保持を行い、
前記第3シーケンスにおいて、
前記第1シーケンスの最後に電荷を保持された第3キャパシタと前記第2シーケンスの最後に電荷を保持された前記第1キャパシタとの並列接続により電荷分配を行う、
請求項1に記載のデジタル/アナログ変換回路。 - 前記第1シーケンス及び前記第2シーケンスは、それぞれ複数の動作サイクルを含み、
前記制御手段は、
前記第1シーケンスの動作サイクルにおいて、
前記バイナリコードの第(L−I)桁(IはLより小さい正の偶数を示す)の電圧印加動作により前記第1キャパシタに電圧を印加し、
当該電圧印加動作の後、前の動作サイクルの最後に電荷を保持された第2キャパシタ(前記バイナリコードの第1桁又は第2桁の電圧印加動作後においては、前記第2の電圧に初期化された第2キャパシタ)と前記第1キャパシタとの並列接続により電荷分配を行い、
当該電荷分配動作の後、前記第1キャパシタの電荷保持並びに前記第2キャパシタの初期化を行い、
当該初期化動作の後、前記第1キャパシタ及び前記第2キャパシタの並列接続により電荷分配を行い、
当該電荷分配動作の後、前記第2キャパシタの電荷保持を行い、
前記第2シーケンスの動作サイクルにおいて、
前記バイナリコードの第(L−J)桁(JはLより小さい正の奇数を示す)の電圧印加動作により前記第3キャパシタに電圧を印加し、
当該電圧印加動作の後、前の動作サイクルの最後に電荷を保持された第4キャパシタ(前記バイナリコードの第1桁又は第2桁の電圧印加動作後においては、前記第2の電圧に初期化された第4キャパシタ)と前記第3キャパシタとの並列接続により電荷分配を行い、
当該電荷分配動作の後、前記第3キャパシタの電荷保持並びに前記第4キャパシタの初期化を行い、
当該初期化動作の後、前記第3キャパシタ及び前記第4キャパシタの並列接続により電荷分配を行い、
当該電荷分配動作の後、前記第4キャパシタの電荷保持を行う、
請求項4に記載のデジタル/アナログ変換回路。
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