JP2007235379A - デジタル／アナログ変換回路 - Google Patents

Abstract

【課題】静電容量のミスマッチに伴う変換誤差を低減できるサイクリック型のデジタル／アナログ変換回路を提供する。
【解決手段】各ビットのエラー伝達関数が巡回有理式で表されるように、サンプリング動作、電荷分配動作、電荷保持動作、電荷リセット動作からなる動作シーケンスが構成される。すなわち、各ビットのサンプリング電荷が最後の電荷分配動作において分配されるまでの一連の動作の中で、１のキャパシタが電荷分配動作に係わる回数をサンプリング動作又は電荷保持動作に係わる回数の２倍にするように、制御回路１０が電圧印加回路２０及び接続回路３０を制御する。これにより、各ビットのエラー伝達関数を静電容量のミスマッチに関して高次の微少量にすることができるため、バイナリコードＤｉｎがどのような値であっても、静電容量のミスマッチに伴う出力誤差を常に微小な値に抑制することができる。
【選択図】図１

Description

本発明はデジタル／アナログ変換回路に係り、特に、サイクリック型のデジタル／アナログ変換回路に関するものである。

デジタル／アナログ変換器（以下、ＤＡＣと記す）は、様々なデジタル処理を経たデジタル信号を実信号として出力するためにアナログ信号へ変換する回路であり、電子機器の基本的な構成要素の１つである。例えば、画像処理や音声処理を経たデジタル信号をアナログ信号に変換してディスプレイやスピーカに出力したり、様々な符号処理を経たデジタル信号をアナログ信号に変換して通信路に送出したりするための回路として、テレビジョン、オーディオ機器、通信機器などに広く用いられている。

ＤＡＣに対して要求される性能は使用用途に応じて様々であるが、その１つとして小面積及び低消費電流が挙げられる。例えば液晶ディスプレイ（ＬＣＤ）のドライバ用途において、ＤＡＣはＬＣＤのカラム数だけ必要であり、その数は多い場合に１０００個程度にもなるため、個々のＤＡＣの小面積化と低消費電流化は多くのメリットをもたらす。

小面積と低消費電流を満たすＤＡＣとして、サイクリックＤＡＣ（Ｃｙｃｌｉｃ ＤＡＣ）が古く１９７０年代より知られている。
図１３は一般的なサイクリックＤＡＣの構成例を示す図である。サイクリックＤＡＣは基本的に、静電容量の等しい２個のキャパシタ（Ｃ２１、Ｃ２２）とスイッチ（ＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４）により構成されており、シリアルビット列をデジタル／アナログ変換する。

この図１３に基づいて、サイクリックＤＡＣの動作を簡単に説明する。
スイッチＳＷ３１は、入力ビットの値に応じた電圧を選択してスイッチＳＷ３２に出力する。例えば、入力ビットの値が「１」のときスイッチＳＷ３１は基準電圧（Ｖ_ｒｅｆ）を選択し、「０」のときはグラウンド（ＧＮＤ）を選択する。
スイッチＳＷ３２は、サンプリングの役割を果たす。スイッチＳＷ３２がオンのとき、キャパシタＣ２１にはスイッチＳＷ３１，ＳＷ３２を介して入力ビット値に対応した電圧が印加される。このときスイッチＳＷ３３はオフしており、キャパシタＣ２２には以前の電圧が保持されている。
スイッチＳＷ３３は電荷分配（charge-sharing）の役割を果たす。スイッチＳＷ３３がオンすると、キャパシタＣ２１、Ｃ２２が並列に接続され、２つのキャパシタに蓄積される電荷が等分配される。これにより、デジタル／アナログ変換において最も重要な（１／２）倍の演算が実現される。
スイッチＳＷ３４は、キャパシタＣ２２の電荷のリセットを実現する。

図１４は、図１３に示すサイクリックＤＡＣにおけるサンプリングと電荷分配の動作を説明するための図である。
入力ビット値に応じた電荷をキャパシタＣ２１にサンプリングする場合、スイッチＳＷ３２がオン、スイッチＳＷ３３がオフし、スイッチＳＷ３１は入力ビット値に応じた電圧を選択する。例えば図１４（Ａ）に示すように入力ビット値が「１」の場合、スイッチＳＷ３１は基準電圧Ｖ_ｒｅｆを選択し、キャパシタＣ２２はスイッチＳＷ３２を介して基準電圧Ｖ_ｒｅｆを入力する。このときスイッチＳＷ３３はオフしているため、キャパシタＣ２２は以前の電圧Ｖ_ｘを保持する。
サンプリングが終わると、スイッチＳＷ３２がオフ、スイッチＳＷ３３がオンし、キャパシタＣ２１及びＣ２２が並列接続される。両者の静電容量は等しいため、全電荷の半分がキャパシタＣ２１、Ｃ２２にそれぞれ分配され、キャパシタＣ２１，Ｃ２２の電圧はほぼ「（Ｖ_ｒｅｆ＋Ｖ_ｘ）／２」となる。キャパシタＣ２１において次のサンプリングが行われているとき、キャパシタＣ２２には前回の電荷分配の結果が保持される。

上述したように、図１３に示すサイクリックＤＡＣでは、入力ビット値に応じた電荷をキャパシタＣ２１に順次サンプリングするとともに、この動作と並行して、キャパシタＣ２２に既に保持される電荷とキャパシタＣ２１に新たにサンプリングされた電荷との和の半分をキャパシタＣ２２に順次充電する。
このサイクリックＤＡＣの動作は、図１５に示すようなフィードバックシステムによって表現することが可能である。
図１５に示すフィードバックシステムにおいて、乗算部１０２は加算部１０１から出力される加算結果を（１／２）倍する。遅延部１０３は、乗算部１０２の乗算結果を保持し、次に加算部１０１において演算が行われる際、この保持した乗算結果を加算部１０１へ出力する。加算部１０１は、ビットごとに順次入力される信号と遅延部１０３の出力信号との和を演算する。

図１３に示すサイクリックＤＡＣの出力電圧Ｖ_ｏｕｔは、入力ビット列（Ｌビット）をＬＳＢ側から順にＤ１，Ｄ２，Ｄ３，…，ＤＬとすると、理想的には次式で表される。

式（１）から、図１３に示す構成のサイクリックＤＡＣによって確かにデジタル／アナログ変換を実現できることが分かる。

さて、このサイクリックＤＡＣの最大有効ビット数（effective number of bits：ＥＮＯＢ）は、通常２つのキャパシタ（Ｃ２１，Ｃ２２）の静電容量のミスマッチによって決まる。すなわち、２つのキャパシタの静電容量は完全に一致しないため、そのことがＥＮＯＢを制限する要因になっている。キャパシタＣ２１，Ｃ２２の容量値をそれぞれ「Ａ」，「Ｂ」とすると、式（１）に示すサイクリックＤＡＣの出力電圧Ｖ_ｏｕｔは次式のように表される。

ここで、静電容量Ｂを「Ｂ＝Ａ×（１＋ｘ）」とし、静電容量ＡとＢのミスマッチを変数ｘによって表すと、式（２）に示すサイクリックＤＡＣの出力電圧Ｖ_ｏｕｔは次式のように表される。

この式（３）と式（１）との差から、静電容量Ａ，Ｂのミスマッチに伴う出力電圧Ｖ_ｏｕｔのエラー量ΔＶ_ｏｕｔは次式のように表される。

図１６は、ビット長Ｌ＝１１、ミスマッチｘ＝０．００２（０．２％）とした場合のエラー量ΔＶ_ｏｕｔと入力データとの関係を示す図である。横軸は１０進法で表した入力データの値を示し、縦軸は１ＬＳＢの電圧値（Ｖ_ｒｅｆ／２^Ｌ）によって正規化されたエラー量ΔＶ_ｏｕｔを示す。
この図１６の結果を見ると、特定の値の入力データに対してエラー量ΔＶ_ｏｕｔが１ＬＳＢより大きくなっている。したがって、静電容量のミスマッチｘが０．２％の場合、ＥＮＯＢは９ビット程度が限界となる。

近年、デジタル回路の小面積化や高速化に伴って、より分解能の高いすなわちよりビット数の多い信号が扱われるようになっている。このことは必然的に、ＤＡＣにもより大きなＥＮＯＢを要求する。また、ＤＡＣに十分なＥＮＯＢ性能を持たせることは、回路特性の製造ばらつきに対する耐性を高めることにつながるため、回路の歩留り向上にも貢献する。したがってサイクリックＤＡＣにおいても、静電容量のミスマッチによるＥＮＯＢの限界を超えて、より大きなＥＮＯＢを実現することが望まれている。

サイクリックＤＡＣのＥＮＯＢの増大に関して、以下に２つの関連技術（非特許文献１，２）を説明する。

非特許文献１では、静電容量のミスマッチを検知して補正するシーケンスを加えたサイクリックＤＡＣが提案されている。

図１７は、この補正シーケンスを説明するための図である。
まず２つのキャパシタＣ２１，Ｃ２２の容量ミスマッチを検知し、それが一定値以上の場合には容量値の小さい方のキャパシタ（図１７の例ではキャパシタＣ２１）に微小容量を付加する。その上で再び２つのキャパシタの容量ミスマッチを検知し、まだミスマッチが一定値以上の場合には更に微小容量を付加する。ミスマッチが一定値以下になるまでこれを繰り返し、その後初めてデジタル／アナログ変換動作に移行する。

他方、非特許文献２では、容量ミスマッチそのものを補正するのではなく、ミスマッチ存在下でもその効果を打ち消すようにスイッチングを行う補償的スイッチング（compensative switching）と呼ばれる手法が提案されている。

図１８は、補償的スイッチング手法によりデジタル／アナログ変換を行うサイクリックＤＡＣの構成例を示す図である。図１８に示すサイクリックＤＡＣは、キャパシタＣ２１，Ｃ２２と、このキャパシタＣ２１，Ｃ２２にそれぞれ基準電圧Ｖ_ｒｅｆを印加するためのスイッチＳＷ３５，ＳＷ３６と、キャパシタＣ２１，Ｃ２２の電荷をそれぞれリセットするためのスイッチＳＷ３７，ＳＷ３８と、キャパシタＣ２１，Ｃ２２を並列接続するためのスイッチＳＷ３９とを有する。図１８に示すサイクリックＤＡＣでは、２つのキャパシタＣ２１，Ｃ２２にそれぞれサンプリング用のスイッチが設けられているため、いずれのキャパシタでもサンプリングを行うことが可能である。

補償的スイッチング手法では、一般に片方のキャパシタ（図１３に示すサイクリックＤＡＣではキャパシタＣ２１）のみ行われているサンプリングを両方のキャパシタで行えるようにすることで、静電容量のミスマッチに伴う誤差を補償する。具体的には、入力ビット列のビットごとにその入力時点におけるミスマッチの累積的な誤差を算出し、各ビットのサンプリングによって生じる誤差がそれまでの累積誤差を打ち消すようにサンプリング対象のキャパシタを選択する。

"Ｒｅｄｕｃｔｉｏｎ Ｍｅｔｈｏｄｓ ｏｆ Ｃａｐａｃｉｔｏｒ Ｍｉｓｍａｔｃｈ Ｅｒｒｏｒｓ Ｉｎ Ｓｗｉｔｃｈｅｄ−Ｃａｐａｃｉｔｏｒ Ａ／Ｄ， Ｄ／Ａ Ｃｏｎｖｅｒｔｅｒｓ"、 ＩＳＣＡＳ’８８、 米国、 １９８８年６月、 ｖｏｌ．３、 ｐ．２８１３−２８１６ "Ｔｗｏ−ｃａｐａｃｉｔｏｒ ＤＡＣ ｗｉｔｈ ｃｏｍｐｅｎｓａｔｉｖｅ ｓｗｉｔｃｈｉｎｇ"、 エレクトロニクス レター（Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒ）、 米国、 １９９５年、 ｖｏｌ．３１、 ｐ．１４３５−１４３７

非特許文献１の補正シーケンスによれば、サイクリックＤＡＣに用いられる２つのキャパシタの容量ミスマッチが小さくなり、結果としてＥＮＯＢは増大する。しかしながら、この補正シーケンスによるＥＮＯＢの増大は複数の要素によって制限される。例えば、補正精度を向上するには、追加する微小容量が十分に小さい値を持つ必要がある。ところが、このことによって補正シーケンスにおける繰り返し回数が増大し、容量ミスマッチの補正に要する時間が長くなるという不都合が生じる。また更に重要な問題として、追加する微小容量の値を小さくするほど容量ミスマッチの検出精度を高めなくてはならないことがある。つまり、容量ミスマッチの補正精度がその検出器（例えば電圧比較器）の精度によって制限されることになり、これがＥＮＯＢの増大を妨げる大きな要素となる。

他方、非特許文献２の補償的スイッチング手法によれば、累積誤差を打ち消すようにサンプリング対象のキャパシタを選択することによって、容量ミスマッチが存在していても出力電圧の平均的な誤差を低減できる。しかしながら、この手法には２つの問題がある。１つ目は、入力ビットごとにキャパシタを選択するという動的なシーケンスに従って動作するという点である。これは、スイッチの制御に係わる回路を大幅に複雑化し、電荷注入などの副次的な問題も引き起こす。また２つ目の問題は、この手法により低減されるのが平均的な誤差のみであるという点である。すなわち、非特許文献２の手法を用いても出力電圧の誤差の最大値は従来型と同等であるため、ＥＮＯＢを改善することはできない。

本発明はかかる事情に鑑みてなされたものであり、その目的は、キャパシタの静電容量のミスマッチに伴う変換誤差を低減できるサイクリック型のデジタル／アナログ変換回路を提供することにある。

本発明に係るデジタル／アナログ変換回路は、同等な静電容量を持つ複数のキャパシタと、前記複数のキャパシタにそれぞれ第１の電圧又は第２の電圧を印加可能な電圧印加手段と、前記複数のキャパシタからキャパシタ対を選択して並列に接続可能な接続手段と、ビット長Ｌ（Ｌは３以上の整数を示す）のバイナリコードの第Ｋ桁（Ｋは１からＬまでの整数を示し、第１桁は前記バイナリコードの最下位桁を示す）の値に応じて１のキャパシタに前記第１の電圧又は前記第２の電圧を印加する電圧印加動作と、２つのキャパシタを並列に接続することによって１のキャパシタに蓄積される電荷を２つのキャパシタに分配する電荷分配動作と、前記並列接続された２つのキャパシタを切り離してその一方に蓄積される電荷を保持する電荷保持動作と、１のキャパシタの電圧を前記第２の電圧に初期化する初期化動作と、を有した所定の動作シーケンスに従って前記電圧印加手段及び前記接続手段を制御する制御手段とを具備する。
前記制御手段は、前記バイナリコードの第Ｋ桁の電圧印加動作によって前記電圧印加手段から供給される電荷に対し（Ｌ−Ｋ＋Ｎ）回（Ｎは２以上の整数を示す）の電荷分配動作を行うとともに、前記バイナリコードの各桁の電圧印加動作によって前記電圧印加手段から供給される電荷を前記動作シーケンスの最後の電荷分配動作までに共通のキャパシタへ収集する。
更に、前記制御手段は、少なくとも前記バイナリコードの上位Ｍ桁（Ｍは２以上の整数を示す）については、その電圧印加動作により前記電圧印加手段から供給される電荷が最後の電荷分配動作において分配されるまでの一連の動作の中で１のキャパシタが前記電荷分配動作に係わる回数を、前記電圧印加動作又は前記電荷保持動作に係わる回数の２倍に設定する。

例えば前記複数のキャパシタは、第１キャパシタ、第２キャパシタ及び第３キャパシタを含み、前記所定の動作シーケンスは、第１シーケンス、第２シーケンス及び第３シーケンスを含んでよい。
この場合、前記制御手段は、前記第１シーケンスにおいて、前記バイナリコードの第（Ｌ−２）桁の電圧印加動作により前記第１キャパシタに電圧を印加し、当該電圧印加の後、前記第１キャパシタ及び前記第２キャパシタの並列接続により電荷分配を行い、当該電荷分配動作の後、前記第１キャパシタの電荷保持並びに前記第２キャパシタの初期化を行い、当該初期化動作の後、前記第１キャパシタ及び前記第２キャパシタの並列接続により電荷分配を行い、当該電荷分配動作の後、前記バイナリコードの第Ｌ桁の電圧印加動作により前記第１キャパシタに電圧を印加するとともに前記第２キャパシタの電荷保持を行い、当該電圧印加動作の後、前記第１キャパシタ及び前記第２キャパシタの並列接続により電荷分配を行い、当該電荷分配動作の後、前記第２キャパシタの電荷保持を行う。前記第２シーケンスにおいては、前記バイナリコードの第（Ｌ−１）桁の電圧印加動作により前記第２キャパシタに電圧を印加し、当該電圧印加動作の後、前記第２キャパシタ及び前記第３キャパシタの並列接続により電荷分配を行い、当該電荷分配動作の後、前記第３キャパシタの電荷保持並びに前記第１キャパシタの初期化を行い、当該初期化動作の後、前記第３キャパシタと前記第１キャパシタとの並列接続により電荷分配を行い、当該電荷分配動作の後、前記第１キャパシタの電荷保持を行う。前記第３シーケンスにおいては、前記第１シーケンスの最後に電荷を保持された第２キャパシタと前記第２シーケンスの最後に電荷を保持された前記第１キャパシタとの並列接続により電荷分配を行う。

本発明によれば、サイクリック型デジタル／アナログ変換回路におけるキャパシタの静電容量のミスマッチに伴う変換誤差を低減できる。

図１は、本発明の実施形態に係るデジタル／アナログ変換回路の構成の一例を示す図である。
この図１に示すデジタル／アナログ変換回路について説明する前に、まず一般的なサイクリックＤＡＣにおいて生じる誤差の特性と、この誤差を低減する手法の概要、並びにその動作の理解に有用なフローダイアグラムについて述べる。なお、以降の説明では一例として１１ビットのサイクリックＤＡＣに関して議論を進めるが、本発明はビット数に依存しない。

まず初めに、図１３に示した基本的なサイクリックＤＡＣの誤差特性を考える。この特性を理解するため、エラー伝達関数（error transfer function、以下では略してＥＴＦと記す）Ｅ（ｋ）を以下のように定義する。

ただし、式（５）では簡単のため「Ｖ_ｒｅｆ＝１」としている。式（５）の定義から分かるように、ＥＴＦは各ビットがどれだけ出力誤差に寄与しているかを表す。
図２は、静電容量のミスマッチｘが０．２％の場合における基本的なサイクリックＤＡＣ（１１ビット）のＥＴＦを示す図である。横軸は第１ビット（ＬＳＢ）から第１１ビット（ＭＳＢ）までの各ビットを示し、縦軸は１ＬＳＢの電圧値（Ｖ_ｒｅｆ／２^１１）によって正規化されたＥＴＦの値を示す。

このＥＴＦは、サイクリックＤＡＣの誤差特性を理解するために極めて有用である。例えば、１１ビット全てが「１」（すなわち１０進法の「２０４８」）のとき、図１６に示すグラフにおいて出力誤差はほとんど「０」となっている。これは、各ビットによって生じる誤差が打ち消しあっていること、すなわち以下の式が成立することによる。

また他の例を挙げると、図１６に示すグラフにおいてＭＳＢ以外の全てのビットが「１」（すなわち１０進法の「１０２４」）のとき出力誤差は約−１ＬＳＢになるのに対して、ＭＳＢのみが「１」のとき出力誤差は約＋１ＬＳＢになる。これは、以下の式が成立するためである。

このように、サイクリックＤＡＣの誤差特性を考える上でＥＴＦは本質的である。以下では、このＥＴＦに注目して説明を行う。

次に、ＥＴＦとＥＮＯＢの関係について説明する。ＥＮＯＢは出力誤差の最大値で決まる。これをＥＴＦに関連付けて述べると、ＥＮＯＢはＥＴＦの任意の足し合わせの最大値によって決まる。すなわち、ほとんどのビットのＥＴＦが「０」であったとしても、ただ１ビットのＥＴＦが大きな値を取ればそれによってＥＮＯＢは制限される。また、各ビットのＥＴＦが小さくても、それらを合計した値が大きければ、その合計値によってＥＮＯＢは制限される。以上をまとめると、ＥＮＯＢを増大させるためには、エラー伝達関数「Ｅ（ｋ）」があらゆるビットｋに対してできる限り小さくなるようにしなければならないということになる。

ここで、「Ｅ（ｋ）」を任意のビットｋに対してできる限り小さくする方法について説明する。まず、基本的なサイクリックＤＡＣにおいて第２ＭＳＢのＥＴＦが非常に０に近いことに着目する。すなわち図２に示すように、１１ビットのサイクリックＤＡＣにおいて第１０ビットのＥＴＦは、次式に示すようにほぼゼロになっている。

そこで、第８ビット〜第１１ビットのＥＴＦを容量ミスマッチｘによって表すと、それぞれ次式のようになる。

これらの式を比べると、第８ビット，第９ビット，第１１ビットのＥＴＦは容量ミスマッチｘの１次の項を含んでいるのに対して、第１０ビットのＥＴＦは１次の項を含んでおらず２次の項によって近似されることが分かる。すなわち、「Ｅ（１０）」のみが他のＥＴＦより高次の微小量となっている。そこで、これが実現した理由を考える。

図３は、第１０ビットのサンプリングによってキャパシタＣ２１に供給された電荷がその後に経る過程を説明するための図である。
第１０ビットのサンプリングによってキャパシタＣ２１に供給された電荷（図３（Ａ））は、電荷分配によってキャパシタＣ２１及びＣ２２に分配される（図３（Ｂ））。この電荷分配によってキャパシタＣ２２に分配された電荷は、第１１ビットのサンプリングが行われている間キャパシタＣ２２に保持される（図３（Ｃ））。その後再び電荷分配が行われると、キャパシタＣ２２に保持されていた電荷はキャパシタＣ２１及びＣ２２へ更に分配される（図３（Ｄ））。

図３（Ｃ）における電荷の保持は、図３（Ｂ）で分配された電荷がキャパシタＣ２１においてサンプリングされることと等価であると考えられる。したがって、図３に示す過程により「Ｅ（１０）」は次式のように表される。

ただし式（１０）において、「Ａ」，「Ｂ」はそれぞれキャパシタＣ２１，Ｃ２２の静電容量を示す。
この式（１０）に示される「Ｅ（１０）」の第１項において、「Ａ／（Ａ＋Ｂ）」と「１／２」との大小関係は、「Ｂ／（Ａ＋Ｂ）」と「１／２」との大小関係に対して常に逆になる。すなわち、「Ａ／（Ａ＋Ｂ）」が「１／２」より大きい場合、「Ｂ／（Ａ＋Ｂ）」は「１／２」より小さくなり、逆に「Ａ／（Ａ＋Ｂ）」が「１／２」より小さい場合、「Ｂ／（Ａ＋Ｂ）」は「１／２」より大きくなる。
したがって、式（１０）の第１項「｛Ａ／（Ａ＋Ｂ）｝×｛Ｂ／（Ａ＋Ｂ）｝」は静電容量Ａ，Ｂのミスマッチの効果を相殺されて「１／２^２」に漸近し、ＥＴＦは２次の微小量となる。

このことを他のビットに関しても応用できるように一般化すると、それは次のようにまとめられる。つまり、ＥＴＦ（の第１項）の分母と分子が、同じ静電容量を用いた巡回多項式（cyclic polynomial）によって表現されるようにすれば良い。これを以下では「巡回有理式」（cyclic rational expression）又は「ＣＲＥ」と呼ぶことにする。

具体的に各ビットの巡回有理式ＣＲＥを求めてみる。まず、従来のサイクリックＤＡＣにおいてＭＳＢのサンプリングと電荷分配はそれぞれ１回しか行われないため、そのままではＣＲＥを構成できない。そこで式（１）の代わりに、例えば次式で表される出力電圧Ｖ_ｏｕｔを発生するようなサイクリックＤＡＣを考える。言い換えるなら、出力の基準電圧が入力の基準電圧（Ｖ_ｒｅｆ）の半分になるようなサイクリックＤＡＣを考える。

この場合、ＭＳＢのサンプリングでは２回の電荷分配が行われるため、そのＥＴＦは既に説明した次式のＣＲＥを用いて表すことができる。

他方、第２ＭＳＢのサンプリングでは３回の電荷分配が行われるため、２つのキャパシタのみではＣＲＥを構成できず、３つのキャパシタが必要となる。３つのキャパシタによって３回の電荷分配を行う場合、ＥＴＦは次式で表されるＣＲＥを用いて表すことができる。

ここで、静電容量Ｂ，Ｃをそれぞれ「Ｂ＝Ａ×（１＋ｘ）」，「Ｃ＝Ａ×（１＋ｙ）」とおいて式（１３）に代入すると、ＥＴＦは次式のように表される。

式（１４）から分かるように、ＣＲＥを用いて表されたＥＴＦは確かに容量ミスマッチｘ，ｙに関する２次の微小量となる。

第３ＭＳＢや第５ＭＳＢなど、サンプリング結果に対して偶数回の電荷分配が行われるビットのＥＴＦは、式（１２）に示すＭＳＢのＣＲＥを反復利用することによって、次式のＣＲＥを用いて表すことが可能である。式において「ｎ」は正の整数を示す。

一方、第４ＭＳＢや第６ＭＳＢなど、サンプリング結果に対して奇数回の電荷分配が行われるビットのＥＴＦは、式（１３）に示すＣＲＥと式（１４）に示すＣＲＥとを組み合わせた次式のＣＲＥを用いて表すことが可能である。式において「ｋ」，「ｌ」，「ｍ」，「ｎ」はそれぞれゼロ又は正の整数を示す。

一般に、キャパシタの個数を少なくしたほうが小面積化の点で好ましいため、式（１６）では３個（ＣＲＥを実現できる最小個数）のキャパシタを用いてＣＲＥを構成しているが、これに限らず４以上のキャパシタを用いてＣＲＥを構成することも可能である。例えば５個のキャパシタを使用すれば、式（１６）のようなＣＲＥ以外にも、それに次式で表されるような項を掛け合わせたＣＲＥを構成可能である。式において「ｋ」はゼロ又は正の整数を示す。

次に、ＣＲＥの分子と分母の関係について説明する。
上述したＣＲＥの分母は、１つ又は複数の巡回多項式の積によって表される。また、その個々の巡回多項式は、電荷分配に係わる２つの静電容量の和を複数掛け合わせることによって表される。
例えば２つの静電容量Ａ，Ｂによって構成される巡回多項式は「（Ａ＋Ｂ）×（Ｂ＋Ａ）」、３つの静電容量Ａ，Ｂ，Ｃによって構成される巡回多項式は「（Ａ＋Ｂ）×（Ｂ＋Ｃ）×（Ｃ＋Ａ）」、４つの静電容量Ａ，Ｂ，Ｃ，Ｄによって構成される巡回多項式は「（Ａ＋Ｂ）×（Ｂ＋Ｃ）×（Ｃ＋Ｄ）×（Ｄ＋Ａ）」、５つの静電容量Ａ，Ｂ，Ｃ，Ｄ，Ｅによって構成される巡回多項式は、「（Ａ＋Ｂ）×（Ｂ＋Ｃ）×（Ｃ＋Ｄ）×（Ｄ＋Ｅ）×（Ｅ＋Ａ）」となる。
この例から分かるように、Ｐ個（Ｐは１より大きい整数を示す。）の静電容量によって構成される巡回多項式は、Ｐ個の静電容量から静電容量のペアをＰ組選択し、その各ペアの和を掛け合わせたものとなる。また、Ｐ組のペアの全体（２×Ｐ個の静電容量）には、Ｐ個の静電容量がそれぞれ２個ずつ含まれている。

一方、上述したＣＲＥの分子は、分母の巡回多項式を構成している静電容量の積によって表される。すなわち、分母が１つの巡回多項式によって表される場合、分子はその巡回多項式を構成する静電容量の積によって表され、分母が複数の巡回多項式の積によって表される場合、分子は各々の巡回多項式を構成する静電容量の積を更に掛け合わせたものによって表される。
例えば分母が１つの巡回多項式「（Ａ＋Ｂ）×（Ｂ＋Ｃ）×（Ｃ＋Ｄ）×（Ｄ＋Ｅ）×（Ｅ＋Ａ）」で表される場合、分子は静電容量Ａ，Ｂ，Ｃ，Ｄ，Ｅの積「Ａ・Ｂ・Ｃ・Ｄ・Ｅ」で表される。また、分母が２つの巡回多項式「（Ａ＋Ｂ）×（Ｂ＋Ａ）」と「（Ａ＋Ｂ）×（Ｂ＋Ｃ）×（Ｃ＋Ａ）」の積で表される場合、分子は各々の巡回多項式を構成する静電容量の積を更に掛け合わせたもの「（Ａ・Ｂ）×（Ａ・Ｂ・Ｃ）＝Ａ^２・Ｂ^２・Ｃ」で表される。

以上のことから、ＣＲＥの分子がＰ個の静電容量の積（Ｐ個の中に同一の静電容量を複数含んでもよい）で表されている場合、その分母は、分子を構成するＰ個の静電容量からＰ組の静電容量のペアを選択し（Ｐ組の中には同一の組合せのペアを含んでもよい）、その各ペアの和を掛け合わせたものとなる。ただし、分母におけるＰ組のペアの全体（２×Ｐ個の静電容量）には、分子を構成するＰ個の静電容量がそれぞれ２つずつ含まれる。
例えば、分子が静電容量Ａ，Ａ，Ｂ，Ｂの積「Ａ^２・Ｂ^２」で表される場合、分母は静電容量のペアの和を４組掛け合わせたものとなり、かつそのペア全体に静電容量Ａ，Ａ，Ｂ，Ｂがそれぞれ２つずつ含まれる。この条件を満たすＣＲＥの分母は、巡回多項式「（Ａ＋Ｂ）^２」と「（Ａ＋Ｂ）^２」とを掛け合わせた「（Ａ＋Ｂ）^４」になる。
また、分子が静電容量Ａ，Ｂ，Ｃ，Ｃ，Ｄの積「Ａ・Ｂ・Ｃ^２・Ｄ」で表される場合、分母は静電容量のペアの和を５組掛け合わせたものとなり、かつそのペア全体に静電容量Ａ，Ｂ，Ｃ，Ｃ，Ｄがそれぞれ２つずつ含まれる。この条件を満たすＣＲＥの分母は、２つの巡回多項式「（Ａ＋Ｂ）×（Ｂ＋Ｃ）×（Ｃ＋Ａ）」と「（Ｃ＋Ｄ）×（Ｄ＋Ｃ）」を掛け合わせた「（Ａ＋Ｂ）×（Ｂ＋Ｃ）×（Ｃ＋Ａ）×（Ｃ＋Ｄ）^２」になる。

ところで、ＣＲＥの分母を構成する静電容量のペアの和は、それぞれ電荷分配動作（図３（Ｂ），（Ｄ））に係わるキャパシタのペアの静電容量を示す。またＣＲＥの分子を構成する静電容量は、それぞれサンプリング動作（図３（Ａ））又は電荷保持動作（図３（Ｃ））に係わるキャパシタの静電容量を示す。
したがって、上述したＣＲＥの分子と分母の関係は、次のように言い換えることが可能である。
すなわち、あるビットの値に応じた電荷がキャパシタに供給され（サンプリング動作）、その電荷が複数回の分配動作を経て出力電圧（の一部）を発生するとき、この一連の動作の中で１のキャパシタが電荷分配動作に係わる回数（分母に含まれる数）を、サンプリング動作又は電荷保持動作に係わる回数（分子に含まれる数）の２倍に設定した場合、当該ビットのＥＴＦはＣＲＥによって表現することが可能になる。

以上が、静電容量のミスマッチに伴う出力誤差を低減する手法の概要である。

次に、上述した手法によって出力誤差の低減を図ったデジタル／アナログ変換回路について説明する。

まず初めに、サイクリック型のデジタル／アナログ変換回路におけるサンプリングと電荷分配の動作を表現するためのフローダイアグラム手法を導入する。例として、図１３に示す基本的なサイクリックＤＡＣのフローダイアグラムを図４に示す。

このフローダイアグラムは、キャパシタごとに所定の動作がどのような順序で行われるかを表すものである。フローダイアグラムによって表現される動作シーケンスは、具体的には４つの基本動作、すなわちサンプリング動作（電圧印加動作）、電荷保持動作、電荷分配動作、電荷リセット動作（初期化動作）を含む。また、サンプリング動作を出発点として矢印を辿っていけば、入力ビットごとに順次どのような処理を経ていくかを容易に理解することができる。
例えば図４に示すフローダイアグラムにおいては、まず第１ビットＤ１（ＬＳＢ）の値に応じた電圧が静電容量Ａのキャパシタに印加されるとともに（サンプリング動作）、静電容量Ｂのキャパシタの電荷がリセットされ（初期化動作）、その後、静電容量Ａ，Ｂのキャパシタ同士が一旦並列接続される（電荷分配動作）。並列接続された２つのキャパシタはその後切り離され、静電容量Ｂのキャパシタに電荷が保持される（電荷保持動作）。次に第２ビットＤ２の値に応じた電圧が静電容量Ａのキャパシタに印加され（サンプリング動作）、静電容量Ａ，Ｂのキャパシタ同士が再び並列接続される（電荷分配動作）。この２つのキャパシタは再び切り離され、静電容量Ｂのキャパシタに電荷が保持される（電荷保持動作）。以下、第３ビットＤ３及び第４ビットＤ４についても同様な動作が反復される。

このフローダイアグラムを用いることにより、キャパシタの個数が増えた場合でも、サイクリック型デジタル／アナログ変換回路の処理を明快に記述することが可能になる。

更に、このフローダイアグラムを用いると、各ビットのＥＴＦ（の第１項）を容易に計算することが可能になる。その計算手法は、次のようにまとめられる。
（１）サンプリング動作においては、サンプリングに用いるキャパシタの静電容量を掛ける；
（２）電荷分配動作においては、並列接続されたキャパシタの静電容量の和で割る；
（３）電荷分配動作後の電荷保持動作においては、電荷保持に用いるキャパシタの静電容量を掛ける；

例えば図４のフローダイアグラムにおいて、第３ビットＤ３（第２ＭＳＢ）のサンプリング動作により供給された電荷は、
「Ａ」（サンプリング）；
「Ａ＋Ｂ」（電荷分配）；
「Ｂ」（電荷保持）；
「Ａ＋Ｂ」（電荷分配）；
という経過を経て処理されるため、これに上記の計算手法を適用すると、
Ａ×｛１／（Ａ＋Ｂ）｝×Ｂ×｛１／（Ａ＋Ｂ）｝；
となる。これは、式（１０）に示す第２ＭＳＢのＥＴＦの第１項と一致する。

以上ではフローダイアグラムの見方に関して述べたが、逆にこれを用いることによって、実現可能な動作シーケンスを自由に構成することも可能である。動作シーケンスが決まれば、デジタル／アナログ変換回路の構成を決定することができる。

さて次に、上述した巡回有理式の条件を満たす本実施形態の一例として、図１に示すデジタル／アナログ変換回路を説明する。

図１に示すデジタル／アナログ変換回路は、キャパシタＣ１，Ｃ２，Ｃ３と、制御回路１０と、電圧印加回路２０と、接続回路３０と、バッファ増幅器４０とを有する。
キャパシタＣ１，Ｃ２，Ｃ３は、それぞれ本発明のキャパシタの一実施形態である。
電圧印加回路２０は、本発明の電圧印加手段の一実施形態である。
接続回路３０は、本発明の接続手段の一実施形態である。
制御回路１０は、本発明の制御手段の一実施形態である。

キャパシタＣ１，Ｃ２，Ｃ３は、それぞれ静電容量Ａ，Ｂ，Ｃを持つ。静電容量Ａ，Ｂ，Ｃはほぼ等しい値を有する。

電圧印加回路２０は、制御回路１０の制御に従って、キャパシタＣ１，Ｃ２，Ｃ３にそれぞれ基準電圧Ｖ_ｒｅｆ又はゼロ電圧を印加する。

図１の例において、電圧印加回路２０は、例えばＭＯＳトランジスタ等のスイッチ素子によって構成されるスイッチＳＷ１，…，ＳＷ５を有する。
キャパシタＣ１，Ｃ２，Ｃ３の一方の端子とスイッチＳＷ２，ＳＷ４，ＳＷ５の一方の端子はグラウンドＧＮＤに共通接続される。スイッチＳＷ１，ＳＷ３の一方の端子は基準電圧Ｖ_ｒｅｆに共通接続される。スイッチＳＷ２は、キャパシタＣ１と並列に接続されるとともにスイッチＳＷ１と直列に接続される。スイッチＳＷ４は、キャパシタＣ２と並列に接続されるとともにスイッチＳＷ３と直列に接続される。スイッチＳＷ５は、キャパシタＣ３と並列に接続される。

制御回路１０によってスイッチＳＷ１がオン、スイッチＳＷ２がオフに設定された場合、キャパシタＣ１には基準電圧Ｖ_ｒｅｆが印加される。逆にスイッチＳＷ１がオフ、スイッチＳＷ２がオンに設定された場合、キャパシタＣ１にはゼロ電圧が印加される（すなわちキャパシタＣ１の両端が短絡される）。スイッチＳＷ１，ＳＷ２が両方オフに設定された場合、キャパシタＣ１に対する電圧の印加が停止される。
制御回路１０によってスイッチＳＷ３がオン、スイッチＳＷ４がオフに設定された場合、キャパシタＣ２には基準電圧Ｖ_ｒｅｆが印加される。逆にスイッチＳＷ３がオフ、スイッチＳＷ４がオンに設定された場合、キャパシタＣ２にはゼロ電圧が印加される（すなわちキャパシタＣ２の両端が短絡される）。スイッチＳＷ３，ＳＷ４が両方オフに設定された場合、キャパシタＣ２に対する電圧の印加が停止される。
制御回路１０によってスイッチＳＷ５がオンに設定された場合、キャパシタＣ３にはゼロ電圧が印加される（すなわちキャパシタＣ３の両端が短絡される）。スイッチＳＷ５がオフに設定された場合、キャパシタＣ３に対する電圧の印加が停止される。

接続回路３０は、制御回路１０の制御に従って、キャパシタＣ１，Ｃ２，Ｃ３からキャパシタ対を選択し並列に接続する。

図１の例において、接続回路３０は、例えばＭＯＳトランジスタ等のスイッチ素子によって構成されるスイッチＳＷ６，ＳＷ７，ＳＷ８を有する。
スイッチＳＷ６，ＳＷ７，ＳＷ８は、それぞれ、キャパシタＣ１，Ｃ２，Ｃ３の各端子間（グランドＧＮＤに接続されていない方の端子間）に接続される。すなわち、スイッチＳＷ６はキャパシタＣ１及びＣ２の端子間に接続され、スイッチＳＷ７はキャパシタＣ２及びＣ３の端子間に接続され、スイッチＳＷ８はキャパシタＣ３及びＣ１の端子間に接続される。

制御回路１０によってスイッチＳＷ６がオン、スイッチＳＷ７，ＳＷ８がオフに設定された場合、キャパシタＣ１とＣ２が並列接続される。スイッチＳＷ７がオン、スイッチＳＷ６，ＳＷ８がオフに設定された場合、キャパシタＣ２とＣ３が並列接続される。スイッチＳＷ８がオン、スイッチＳＷ６，ＳＷ７がオフに設定された場合、キャパシタＣ３とＣ１が並列接続される。

バッファ増幅器４０は、キャパシタＣ１に発生する電圧に応じた信号Ａｏｕｔを発生し、これをデジタル／アナログ変換結果として出力する。

制御回路１０は、電圧印加回路２０及び接続回路３０を所定の動作シーケンスに従って制御することにより、ビット長Ｌ（Ｌは３以上の整数を示す）のバイナリコードＤｉｎの値に応じた電圧をキャパシタＣ１に発生させる。

制御回路１０の動作シーケンスには、先述したようにサンプリング動作（電圧印加動作）、電荷分配動作、電荷保持動作及び電荷リセット動作（初期化動作）の４つが含まれる。

サンプリング動作では、バイナリコードＤｉｎの第Ｋビット（Ｋは１以上の整数を示し、第１ビットはバイナリコードＤｉｎの最下位ビットを示す。）の値に応じてキャパシタＣ１又はＣ２に基準電圧Ｖ_ｒｅｆ又はゼロ電圧を印加するように電圧印加回路２０を制御する。この電圧印加によって、キャパシタ（Ｃ１，Ｃ２）には第Ｋビットの値に応じた電荷が供給される。サンプリング動作においてキャパシタ（Ｃ１，Ｃ２）に供給される電荷を、以下ではサンプリング電荷と呼ぶ。

電荷分配動作では、キャパシタＣ１，Ｃ２，Ｃ３から選択した２つのキャパシタを並列接続するように接続回路３０を制御する。２つのキャパシタを並列接続することにより、各々のキャパシタに蓄積される電荷を２つのキャパシタに分配する。

電荷保持動作では、並列接続された２つのキャパシタを切り離してその一方に蓄積される電荷を保持するように接続回路３０を制御する。

電荷リセット動作では、キャパシタＣ１，Ｃ２又はＣ３の電圧をゼロ電圧に初期化する（すなわちキャパシタの両端を短絡する）。

制御回路１０は、バイナリコードＤｉｎの第Ｋビットのサンプリング電荷に対して（Ｌ−Ｋ＋Ｎ）回（Ｎは２以上の整数を示す）の電荷分配動作を行うともに、バイナリコードＤｉｎの各ビットのサンプリング電荷を動作シーケンスの最後の電荷分配動作までに共通のキャパシタへ収集する。
すなわち、動作シーケンスが完了したとき、各ビットのサンプリング電荷はそれぞれ所定回数の電荷分配動作を経て共通のキャパシタに収集される。このとき各ビットのサンプリング電荷に対してなされた電荷分配動作の回数は下位ビットになるほど多くなり、具体的には１ビット下位になると電荷分配動作の回数が１回多くなる。１回の電荷分配動作によって電荷は約（１／２）倍されることから、サンプリング電荷に乗ぜられる重み係数は１ビット下位になるごとに（１／２）倍になる。
したがって、動作シーケンスの完了時に共通のキャパシタへ収集される各ビットのサンプリング電荷には、ビットごとに「（１／２）のべき乗」の重み係数が乗ぜられることになり、その結果、当該共通のキャパシタにはバイナリコードＤｉｎの値に応じた電圧が発生する。

また制御回路１０は、各ビットのサンプリング電荷が最後の電荷分配動作において分配されるまでの一連の動作の中で、１のキャパシタが電荷分配動作に係わる回数を、サンプリング動作又は電荷保持動作に係わる回数の２倍に設定する。
例えば、ある特定ビットのサンプリング電荷に対するサンプリング動作と電荷保持動作にそれぞれ１回ずつ（計２回）キャパシタＣ１を使用する場合、当該サンプリング電荷に対する電荷分配動作にはキャパシタＣ１を４回使用する。
このような条件を満たすように動作シーケンス構成すると、各ビットのＥＴＦ（の第１項）は巡回有理式によって表現されるようになり、静電容量Ａ，Ｂ，Ｃのミスマッチに関して高次の微少量となる。

次に、図１に示すデジタル／アナログ変換回路の動作シーケンスについて、図５及び図６を参照して説明する。

図５は、バイナリコードＤｉｎのビット数Ｌが「１１」の場合におけるデジタル／アナログ変換回路の動作シーケンスの一例を示すフローダイアグラムである。
図５に示す動作シーケンスでは、奇数ビット（Ｄ１，Ｄ３，…，Ｄ９，Ｄ１１）と偶数ビット（Ｄ２，Ｄ４，…，Ｄ８，Ｄ１０）のサンプリング電荷がそれぞれ独立のシーケンスで処理されており、この各々のシーケンスで処理されたサンプリング電荷が最後の電荷分配動作によって共通のキャパシタ（Ｃ１，Ｃ２）に収集されている。

図６は、図５に示す動作シーケンスから上述の独立したシーケンスを分離して示した図である。
図６に示す動作シーケンスは、３つのシーケンス（ＳＣ１，ＳＣ２，ＳＣ３）を含んでいる。第１シーケンスＳＣ１では、奇数ビット（Ｄ１，Ｄ３，…，Ｄ９，Ｄ１１）のサンプリング電荷が処理される。第２シーケンスＳＣ２では、偶数ビット（Ｄ２，Ｄ４，…，Ｄ８，Ｄ１０）のサンプリング電荷が処理される。第３シーケンスＳＣ３では、シーケンスＳＣ１，ＳＣ２で処理されたサンプリング電荷が共通のキャパシタ（Ｃ１，Ｃ２）に収集される。以下、これらのシーケンスについてそれぞれ説明する。

第１シーケンスＳＣ１は、図６に示すように動作サイクルＣＬ１＿１〜ＣＬ１＿６を含んでおり、このうち動作サイクルＣＬ１＿２〜ＣＬ１＿５では同一の処理が繰り返される。

動作サイクルＣＬ１＿１では、第１ビットＤ１（ＬＳＢ）のサンプリング動作が行われ、キャパシタＣ１（静電容量Ａ）には第１ビットＤ１の値に応じた電圧が印加される。また、このサンプリング動作と並行して、キャパシタＣ２（静電容量Ｂ）の電荷リセットが行われる。次に、キャパシタＣ１及びＣ２の並列接続によって電荷分配が行われ、その後キャパシタＣ１の電荷保持並びにキャパシタＣ２の電荷リセットが行われる。そして次に、キャパシタＣ１及びＣ２の並列接続によって再び電荷分配が行われ、この電荷分配の後、キャパシタＣ２の電荷保持が行われる。

動作サイクルＣＬ１＿２，ＣＬ１＿３，ＣＬ１＿４，ＣＬ１＿５では、それぞれ、第３ビットＤ３，第５ビットＤ５，第７ビットＤ７，第９ビットＤ９のサンプリング動作が行われる。このサンプリング動作により、キャパシタＣ１には該当するビットの値に応じた電圧が印加される。次に、前回の動作サイクルの最後に電荷を保持されたキャパシタＣ２と、上述のサンプリング動作によって電圧を印加されたキャパシタＣ１とが並列に接続され、両者の電荷分配が行われる。この電荷分配の後、キャパシタＣ１の電荷保持並びにキャパシタＣ２の電荷リセットが行われる。そして次に、キャパシタＣ１及びＣ２の並列接続によって再び電荷分配が行われ、この電荷分配の後、キャパシタＣ２の電荷保持が行われる。

動作サイクルＣＬ１＿６では、第１１ビットＤ１１（ＭＳＢ）のサンプリング動作が行われ、キャパシタＣ１には第１１ビットＤ１１の値に応じた電圧が印加される。次に、前回の動作サイクルＣＬ１＿５の最後に電荷を保持されたキャパシタＣ２と、上述のサンプリング動作によって電圧を印加されたキャパシタＣ１とが並列に接続され、両者の電荷分配が行われる。この電荷分配の後、キャパシタＣ２の電荷保持が行われる。

第２シーケンスＳＣ２は、図６に示すように動作サイクルＣＬ２＿１〜ＣＬ２＿５を含んでおり、このうち動作サイクルＣＬ２＿２〜ＣＬ２＿４では同一の処理が繰り返される。

動作サイクルＣＬ２＿１では、第２ビットＤ２のサンプリング動作が行われ、キャパシタＣ２（静電容量Ｂ）には第２ビットＤ２の値に応じた電圧が印加される。また、このサンプリング動作と並行して、キャパシタＣ３（静電容量Ｃ）の電荷リセットが行われる。次に、キャパシタＣ２及びＣ３の並列接続によって電荷分配が行われ、その後キャパシタＣ２の電荷保持並びにキャパシタＣ３の電荷リセットが行われる。そして次に、キャパシタＣ２及びＣ３の並列接続によって再び電荷分配が行われ、この電荷分配の後、キャパシタＣ３の電荷保持が行われる。

動作サイクルＣＬ２＿２，ＣＬ２＿３，ＣＬ２＿４では、それぞれ、第４ビットＤ４，第６ビットＤ６，第８ビットＤ８のサンプリング動作が行われる。このサンプリング動作により、キャパシタＣ２には該当するビットの値に応じた電圧が印加される。次に、前回の動作サイクルの最後に電荷を保持されたキャパシタＣ３と、上述のサンプリング動作によって電圧を印加されたキャパシタＣ２とが並列に接続され、両者の電荷分配が行われる。この電荷分配の後、キャパシタＣ２の電荷保持並びにキャパシタＣ３の電荷リセットが行われる。そして次に、キャパシタＣ２及びＣ３の並列接続によって再び電荷分配が行われ、この電荷分配の後、キャパシタＣ３の電荷保持が行われる。

動作サイクルＣＬ２＿５では、第１０ビットＤ１０のサンプリング動作が行われ、キャパシタＣ２には第１０ビットＤ１０の値に応じた電圧が印加される。次に、前回の動作サイクルＣＬ２＿４の最後に電荷を保持されたキャパシタＣ３と、上述のサンプリング動作によって電圧を印加されたキャパシタＣ２とが並列に接続され、両者の電荷分配が行われる。この電荷分配の後、キャパシタＣ３の電荷保持並びにキャパシタＣ１（静電容量Ａ）の電荷リセットが行われる。そして次に、キャパシタＣ１及びＣ３の並列接続によって電荷分配が行われ、この電荷分配の後、キャパシタＣ１の電荷保持が行われる。

第３シーケンスＳＣ３は、第１シーケンスＳＣ１の最後に電荷を保持されたキャパシタＣ２と第２シーケンスＳＣ２の最後に電荷を保持されたキャパシタＣ１とが並列接続され、両者の電荷分配が行われる。これにより、第１シーケンスＳＣ１で処理された奇数ビット（Ｄ１，Ｄ３，…，Ｄ９，Ｄ１１）のサンプリング電荷と、第２シーケンスＳＣ２で処理された偶数ビット（Ｄ２，Ｄ４，…，Ｄ８，Ｄ１０）のサンプリング電荷とが共通のキャパシタ（Ｃ１，Ｃ２）へ収集される。

上述した図５，図６に示す動作シーケンスによって、奇数ビット（Ｄ１，Ｄ３，…，Ｄ９，Ｄ１１）のＥＴＦは次式のように表される。

また、偶数ビット（Ｄ２，Ｄ４，…，Ｄ８，Ｄ１０）のＥＴＦは次式のように表される。

これらの式から分かるように、全てのビットにおいてＥＴＦの第１項は巡回有理式となっている。そのため、静電容量Ａ，Ｂ，Ｃにミスマッチが存在していても、ＥＴＦはそのミスマッチに関して高次の微少量となる。

以上説明したように、本実施形態に係るデジタル／アナログ変換回路によれば、各ビットのＥＴＦが巡回有理式で表されるように動作シーケンスが構成されている。すなわち、各ビットのサンプリング電荷が最後の電荷分配動作において分配されるまでの一連の動作の中で、１のキャパシタが電荷分配動作に係わる回数をサンプリング動作又は電荷保持動作に係わる回数の２倍にするように、制御回路１０が電圧印加回路２０及び接続回路３０を制御する。
これにより、各ビットのＥＴＦを静電容量のミスマッチに関して高次の微少量にすることができるため、バイナリコードＤｉｎがどのような値であっても、静電容量のミスマッチに伴う出力誤差を常に微小な値に抑制することができる。したがって、静電容量のミスマッチに起因する出力誤差を抜本的に改善し、最大有効ビット数（ＥＮＯＢ）の大幅な向上を図ることができる。
また、キャパシタのサイズを大きくすることなく静電容量のミスマッチに起因した出力誤差を改善できるため、回路の小面積化と低消費電流化を図ることができる。

図７は、本実施形態に係るデジタル／アナログ変換回路においてバイナリコードＤｉｎのビット長Ｌを「１１」、静電容量のミスマッチを０．２％とした場合の出力誤差とバイナリコードＤｉｎとの関係を示す図である。横軸は１０進法で表したバイナリコードＤｉｎ（入力データ）の値を示し、縦軸は１ＬＳＢの電圧値（Ｖ_ｒｅｆ／２^{（Ｌ＋１）}）によって正規化された出力電圧の誤差を示す。
図１６と図７を比較して分かるように、本実施形態に係るデジタル／アナログ変換回路の出力誤差は、従来の基本的なサイクリックＤＡＣに比べて２桁以上小さくなっている。静電容量のミスマッチを０．２％とした場合、本実施形態に係るデジタル／アナログ変換回路のＥＮＯＢは約１８ビットであり、基本的なサイクリックＤＡＣの２倍に高められている。

図８は、図７の場合と同一条件における本実施形態に係るデジタル／アナログ変換回路のＥＴＦを示す図である。横軸は第１ビットから第１１ビットまでの各ビットを示し、縦軸は１ＬＳＢの電圧値（Ｖ_ｒｅｆ／２^{（Ｌ＋１）}）によって正規化された出力電圧の誤差を示す。
図２と図８を比較して分かるように、本実施形態に係るデジタル／アナログ変換回路のＥＴＦは、従来の基本的なサイクリックＤＡＣに比べて格段に小さくなっている。

次に、本実施形態に係るデジタル／アナログ変換回路の変形例について説明する。

まず、第１の変形例について図９を参照して説明する。
図９は、図１に示す構成を有したデジタル／アナログ変換回路における動作シーケンスの変形例を示す。

図５に示す動作シーケンスでは、第１シーケンスＳＣ１の動作サイクルＣＬ１＿１〜ＣＬ１＿６と第２シーケンスＳＣ２の動作サイクルＣＬ２＿１〜ＣＬ２＿５とが交互に実行されている。これに対し、図９に示す動作シーケンスでは、第１シーケンスＳＣ１の動作サイクルＣＬ１＿５においてキャパシタＣ１の電荷保持を行っている間に、第２シーケンスＳＣ２の動作サイクルＣＬ２＿１〜ＣＬ２＿５が実行されている。
第１シーケンスＳＣ１と第２シーケンスＳＣ２はサンプリング電荷の処理に関して独立であるため、２つのシーケンスで使用されるキャパシタＣ２を適切に共有できれば、これらのシーケンスを任意の順序で実行することが可能である。

次に、第２の変形例について図１０を参照して説明する。
図１０は、図１に示す構成を有したデジタル／アナログ変換回路における動作シーケンスの他の変形例を示す。

図５，図９に示す動作シーケンスは、同一ビット長の基本的なサイクリックＤＡＣ（図１３）に比べて約２倍の変換時間を要する。多くの場合、これは許容範囲内、若しくはクロック速度を高めることによって解決可能である。
他方、要求されるＥＮＯＢがあまり大きくない場合には、図５，図９に示す動作シーケンスの一部を簡略化することによって変換時間の短縮を図ることも可能である。図２のグラフから分かるように、ＥＴＦは下位ビットほど小さくなる。したがって、一部の上位ビットのみ巡回有理式の条件を満たすようにして、残りの下位ビットには従来の簡易なフローを適用すれば、出力誤差をあまり大きくすることなく、変換時間を短縮することができる。

図１０に示す動作シーケンスは、第１ビットＤ１，…，第９ビットＤ９，第１１ビットＤ１１のサンプリング電荷を処理する第１シーケンスＳＣ１Ａと、第１０ビットＤ１０のサンプリング電荷を処理する第２シーケンスＳＣ２Ａと、この２つのシーケンス（ＳＣ１Ａ，ＳＣ１Ａ）において処理された電荷を共通のキャパシタ（Ｃ１，Ｃ２）に収集する第３シーケンスＳＣ３Ａとを有する。

第１シーケンスＳＣ１Ａは、１０の動作サイクル（ＣＬ１Ａ＿１〜ＣＬ１Ａ＿１０）を有しており、このうち動作サイクルＣＬ１Ａ＿９，ＣＬ１Ａ＿１０はそれぞれ図６における動作サイクルＣＬ１＿５，ＣＬ１＿６と同一の処理を行う。
第２シーケンスＳＣ２Ａは、図６における動作サイクルＣＬ２＿５と同一の処理を行う。
第３シーケンスＳＣ３Ａは、図６における第３シーケンスＳＣ３と同一の処理を行う。
したがって、図１０に示す動作シーケンスは、図６に示す動作シーケンスにおける動作サイクルＣＬ１＿１〜ＣＬ１＿４及びＣＬ２＿１〜ＣＬ２＿４を、簡易な動作サイクルＣＬ１Ａ＿１〜ＣＬ１Ａ＿８に置き換えたものになっている。すなわち、下位８ビット（Ｄ１〜Ｄ８）のサンプリング電荷が簡易なフローで処理されている。

動作サイクルＣＬ１Ａ＿１では、第１ビットＤ１（ＬＳＢ）のサンプリング動作としてキャパシタＣ１（静電容量Ａ）に電圧が印加されるとともに、キャパシタＣ２（静電容量Ｂ）の電荷リセットが行われる。次いで、キャパシタＣ１及びＣ２の並列接続によって電荷分配が行われ、この電荷分配の後、キャパシタＣ２の電荷保持が行われる。
動作サイクルＣＬ１Ａ＿２，…，ＣＬ１Ａ＿８では、それぞれ、第２ビットＤ２，…，第８ビットＤ８のサンプリング動作が行われ、キャパシタＣ１にはビット値に応じた電圧が印加される。次に、前回の動作サイクルの最後に電荷を保持されたキャパシタＣ２と、上述のサンプリング動作によって電圧を印加されたキャパシタＣ１とが並列に接続され、両者の電荷分配が行われる。この電荷分配の後、キャパシタＣ２の電荷保持が行われる。

図５と図１０を比較すると、図５に示す動作シーケンスは４４ステップを要するのに対し、図１０に示す動作シーケンスはこれより１６ステップ少ない２８ステップで済む。

次に、第３の変形例について図１１を参照して説明する。
図１１は、本実施形態に係るデジタル／アナログ変換回路の他の構成例を示す図である。

図１に示すデジタル／アナログ変換回路では３つのキャパシタを用いて巡回有理式の条件を満たす動作シーケンスを実現しているが、図１１に示すデジタル／アナログ変換回路ではこれを４つのキャパシタで実現する。

図１１に示すデジタル／アナログ変換回路は、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４と、制御回路１０Ｂと、電圧印加回路２０Ｂと、接続回路３０Ｂと、バッファ増幅器４０Ｂとを有する。

キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４は、それぞれ静電容量Ａ，Ｂ，Ｃ，Ｄを持つ。静電容量Ａ，Ｂ，Ｃ，Ｄはほぼ等しい値を有する。

電圧印加回路２０Ｂは、制御回路１０Ｂの制御に従って、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４にそれぞれ基準電圧Ｖ_ｒｅｆ又はゼロ電圧を印加する。

図１１の例において、電圧印加回路２０ＢはスイッチＳＷ１１，…，ＳＷ１６を有する。
キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４の一方の端子とスイッチＳＷ１２，ＳＷ１３，ＳＷ１５，ＳＷ１６の一方の端子はグラウンドＧＮＤに共通接続される。スイッチＳＷ１１，ＳＷ１４の一方の端子は基準電圧Ｖ_ｒｅｆに共通接続される。スイッチＳＷ１２は、キャパシタＣ１と並列に接続されるとともにスイッチＳＷ１１と直列に接続される。スイッチＳＷ１３はキャパシタＣ２と並列に接続される。スイッチＳＷ１５は、キャパシタＣ３と並列に接続されるとともにスイッチＳＷ１４と直列に接続される。スイッチＳＷ１６は、キャパシタＣ４と並列に接続される。

制御回路１０ＢによってスイッチＳＷ１１がオン、スイッチＳＷ１２がオフに設定された場合、キャパシタＣ１には基準電圧Ｖ_ｒｅｆが印加される。逆にスイッチＳＷ１１がオフ、スイッチＳＷ１２がオンに設定された場合、キャパシタＣ１にはゼロ電圧が印加される（すなわちキャパシタＣ１の両端が短絡される）。スイッチＳＷ１１，ＳＷ１２が両方オフに設定された場合、キャパシタＣ１に対する電圧の印加が停止される。
制御回路１０ＢによってスイッチＳＷ１４がオン、スイッチＳＷ１５がオフに設定された場合、キャパシタＣ３には基準電圧Ｖ_ｒｅｆが印加される。逆にスイッチＳＷ１４がオフ、スイッチＳＷ１５がオンに設定された場合、キャパシタＣ３にはゼロ電圧が印加される（すなわちキャパシタＣ３の両端が短絡される）。スイッチＳＷ１４，ＳＷ１５が両方オフに設定された場合、キャパシタＣ３に対する電圧の印加が停止される。
制御回路１０ＢによってスイッチＳＷ１３がオンに設定された場合、キャパシタＣ２にはゼロ電圧が印加される（すなわちキャパシタＣ２の両端が短絡される）。スイッチＳＷ１３がオフに設定された場合、キャパシタＣ２に対する電圧の印加が停止される。
制御回路１０ＢによってスイッチＳＷ１６がオンに設定された場合、キャパシタＣ４にはゼロ電圧が印加される（すなわちキャパシタＣ４の両端が短絡される）。スイッチＳＷ１６がオフに設定された場合、キャパシタＣ４に対する電圧の印加が停止される。

接続回路３０Ｂは、制御回路１０Ｂの制御に従って、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４からキャパシタ対を選択し並列に接続する。

図１１の例において、接続回路３０ＢはスイッチＳＷ１７，…，ＳＷ２２を有する。
スイッチＳＷ１７，…，ＳＷ２２は、それぞれ、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４の各端子間（グランドＧＮＤに接続されていない方の端子間）に接続される。すなわち、スイッチＳＷ１７はキャパシタＣ１及びＣ２の端子間に接続され、スイッチＳＷ１８はキャパシタＣ２及びＣ３の端子間に接続され、スイッチＳＷ１９はキャパシタＣ３及びＣ４の端子間に接続され、スイッチＳＷ２０はキャパシタＣ１及びＣ３の端子間に接続され、スイッチＳＷ２１はキャパシタＣ２及びＣ４の端子間に接続され、スイッチＳＷ２２はキャパシタＣ１及びＣ４の端子間に接続される。

制御回路１０ＢによってスイッチＳＷ１７がオン、スイッチＳＷ１８，ＳＷ２０，ＳＷ２１，ＳＷ２２がオフに設定された場合、キャパシタＣ１とＣ２が並列接続される。
制御回路１０ＢによってスイッチＳＷ１８がオン、スイッチＳＷ１７，ＳＷ１９，ＳＷ２０，ＳＷ２１がオフに設定された場合、キャパシタＣ２とＣ３が並列接続される。
制御回路１０ＢによってスイッチＳＷ１９がオン、スイッチＳＷ１８，ＳＷ２０，ＳＷ２１，ＳＷ２２がオフに設定された場合、キャパシタＣ３とＣ４が並列接続される。
制御回路１０ＢによってスイッチＳＷ２０がオン、スイッチＳＷ１７，ＳＷ１８，ＳＷ１９，ＳＷ２２がオフに設定された場合、キャパシタＣ１とＣ３が並列接続される。
制御回路１０ＢによってスイッチＳＷ２１がオン、スイッチＳＷ１７，ＳＷ１８，ＳＷ１９，ＳＷ２２がオフに設定された場合、キャパシタＣ２とＣ４が並列接続される。
制御回路１０ＢによってスイッチＳＷ２２がオン、スイッチＳＷ１７，ＳＷ１９，ＳＷ２０，ＳＷ２１がオフに設定された場合、キャパシタＣ１とＣ４が並列接続される。

バッファ増幅器４０Ｂは、キャパシタＣ１に発生する電圧に応じた信号Ａｏｕｔを発生し、これをデジタル／アナログ変換結果として出力する。

制御回路１０Ｂは、電圧印加回路２０Ｂ及び接続回路３０Ｂを所定の動作シーケンスに従って制御することにより、ビット長Ｌ（Ｌ≧３以上の整数を示す。）のバイナリコードＤｉｎの値に応じた電圧をキャパシタＣ１に発生させる。

制御回路１０Ｂの動作シーケンスには、先述と同様な４つの動作（サンプリング動作、電荷分配動作、電荷保持動作、電荷リセット動作）が含まれる。
なお制御回路１０Ｂは、電荷分配動作において同時に２組のキャパシタ対を並列接続することも可能である。例えばキャパシタＣ１及びＣ２を並列接続しているとき、同時にキャパシタＣ３及びＣ４を並列接続することができる。この場合制御回路１０Ｂは、スイッチＳＷ１７及びＳＷ１９をオン、スイッチＳＷ１８，ＳＷ２０，ＳＷ２１及びＳＷ２２をオフに設定すればよい。

図１２は、バイナリコードＤｉｎのビット数Ｌが「１１」の場合における図１１に示すデジタル／アナログ変換回路の動作シーケンスの一例を示すフローダイアグラムである。

図１２に示す動作シーケンスは、３つのシーケンス（ＳＣ１Ｂ，ＳＣ２Ｂ，ＳＣ３Ｂ）を含んでいる。第１シーケンスＳＣ１Ｂでは、奇数ビット（Ｄ１，Ｄ３，…，Ｄ９，Ｄ１１）のサンプリング電荷が処理される。第２シーケンスＳＣ２Ｂでは、偶数ビット（Ｄ２，Ｄ４，…，Ｄ８，Ｄ１０）のサンプリング電荷が処理される。第３シーケンスＳＣ３Ｂでは、シーケンスＳＣ１Ｂ，ＳＣ２Ｂで処理されたサンプリング電荷が共通のキャパシタ（Ｃ１，Ｃ３）に収集される。以下、これらのシーケンスについてそれぞれ説明する。

第１シーケンスＳＣ１Ｂは、図１２に示すように動作サイクルＣＬ１Ｂ＿１〜ＣＬ１Ｂ＿６を含んでおり、このうち動作サイクルＣＬ１Ｂ＿２〜ＣＬ１Ｂ＿５では同一の処理が繰り返される。

動作サイクルＣＬ１Ｂ＿１では、第１ビットＤ１（ＬＳＢ）のサンプリング動作が行われ、キャパシタＣ１（静電容量Ａ）には第１ビットＤ１の値に応じた電圧が印加される。また、このサンプリング動作と並行して、キャパシタＣ２（静電容量Ｂ）の電荷リセットが行われる。次に、キャパシタＣ１及びＣ２の並列接続によって電荷分配が行われ、その後キャパシタＣ１の電荷保持並びにキャパシタＣ２の電荷リセットが行われる。そして次に、キャパシタＣ１及びＣ２の並列接続によって再び電荷分配が行われ、この電荷分配の後、キャパシタＣ２の電荷保持が行われる。

動作サイクルＣＬ１Ｂ＿２，ＣＬ１Ｂ＿３，ＣＬ１Ｂ＿４，ＣＬ１Ｂ＿５では、それぞれ、第３ビットＤ３，第５ビットＤ５，第７ビットＤ７，第９ビットＤ９のサンプリング動作が行われる。このサンプリング動作により、キャパシタＣ１には該当するビットの値に応じた電圧が印加される。次に、前回の動作サイクルの最後に電荷を保持されたキャパシタＣ２と、上述のサンプリング動作によって電圧を印加されたキャパシタＣ１とが並列に接続され、両者の電荷分配が行われる。この電荷分配の後、キャパシタＣ１の電荷保持並びにキャパシタＣ２の電荷リセットが行われる。そして次に、キャパシタＣ１及びＣ２の並列接続によって再び電荷分配が行われ、この電荷分配の後、キャパシタＣ２の電荷保持が行われる。

動作サイクルＣＬ１Ｂ＿６では、第１１ビットＤ１１（ＭＳＢ）のサンプリング動作が行われ、キャパシタＣ１には第１１ビットＤ１１の値に応じた電圧が印加される。次に、前回の動作サイクルＣＬ１Ｂ＿５の最後に電荷を保持されたキャパシタＣ２と、上述のサンプリング動作によって電圧を印加されたキャパシタＣ１とが並列に接続され、両者の電荷分配が行われる。この電荷分配の後、キャパシタＣ２の電荷保持並びにキャパシタＣ３（静電容量Ｃ）の電荷リセットが行われる。そして次に、キャパシタＣ２及びＣ３の並列接続によって電荷分配が行われ、この電荷分配の後、キャパシタＣ３の電荷保持が行われる。

第２シーケンスＳＣ２Ｂは、図１２に示すように動作サイクルＣＬ２Ｂ＿１〜ＣＬ２Ｂ＿５を含んでおり、このうち動作サイクルＣＬ２Ｂ＿２〜ＣＬ２Ｂ＿４では同一の処理が繰り返される。

動作サイクルＣＬ２Ｂ＿１では、第２ビットＤ２のサンプリング動作が行われ、キャパシタＣ３（静電容量Ｃ）には第２ビットＤ２の値に応じた電圧が印加される。また、このサンプリング動作と並行して、キャパシタＣ４（静電容量Ｄ）の電荷リセットが行われる。次に、キャパシタＣ３及びＣ４の並列接続によって電荷分配が行われ、その後キャパシタＣ３の電荷保持並びにキャパシタＣ４の電荷リセットが行われる。そして次に、キャパシタＣ３及びＣ４の並列接続によって再び電荷分配が行われ、この電荷分配の後、キャパシタＣ４の電荷保持が行われる。

動作サイクルＣＬ２Ｂ＿２，ＣＬ２Ｂ＿３，ＣＬ２Ｂ＿４では、それぞれ、第４ビットＤ４，第６ビットＤ６，第８ビットＤ８のサンプリング動作が行われる。このサンプリング動作により、キャパシタＣ３には該当するビットの値に応じた電圧が印加される。次に、前回の動作サイクルの最後に電荷を保持されたキャパシタＣ４と、上述のサンプリング動作によって電圧を印加されたキャパシタＣ３とが並列に接続され、両者の電荷分配が行われる。この電荷分配の後、キャパシタＣ３の電荷保持並びにキャパシタＣ４の電荷リセットが行われる。そして次に、キャパシタＣ３及びＣ４の並列接続によって再び電荷分配が行われ、この電荷分配の後、キャパシタＣ４の電荷保持が行われる。

動作サイクルＣＬ２Ｂ＿５では、第１０ビットＤ１０のサンプリング動作が行われ、キャパシタＣ３には第１０ビットＤ１０の値に応じた電圧が印加される。次に、前回の動作サイクルＣＬ２Ｂ＿４の最後に電荷を保持されたキャパシタＣ４と、上述のサンプリング動作によって電圧を印加されたキャパシタＣ３とが並列に接続され、両者の電荷分配が行われる。この電荷分配の後、キャパシタＣ４の電荷保持並びにキャパシタＣ２（静電容量Ｂ）の電荷リセットが行われる。そして次に、キャパシタＣ４及びＣ２の並列接続によって電荷分配が行われ、この電荷分配の後、キャパシタＣ２の電荷保持並びにキャパシタＣ１（静電容量Ａ）の電荷リセットが行われる。更に続いて、キャパシタＣ１及びＣ２の並列接続によって電荷分配が行われ、この電荷分配の後、キャパシタＣ１の電荷保持が行われる。

第３シーケンスＳＣ３Ｂは、第１シーケンスＳＣ１Ｂの最後に電荷を保持されたキャパシタＣ３と第２シーケンスＳＣ２Ｂの最後に電荷を保持されたキャパシタＣ１とが並列接続され、両者の電荷分配が行われる。これにより、第１シーケンスＳＣ１Ｂで処理された奇数ビット（Ｄ１，Ｄ３，…，Ｄ９，Ｄ１１）のサンプリング電荷と、第２シーケンスＳＣ２Ｂで処理された偶数ビット（Ｄ２，Ｄ４，…，Ｄ８，Ｄ１０）のサンプリング電荷とが共通のキャパシタ（Ｃ１，Ｃ３）へ収集される。

上述した図５，図６に示す動作シーケンスによって、奇数ビット（Ｄ１，Ｄ３，…，Ｄ９，Ｄ１１）のＥＴＦは次式のように表される。

また、偶数ビット（Ｄ２，Ｄ４，…，Ｄ８，Ｄ１０）のＥＴＦは次式のように表される。

これらの式から分かるように、図１２に示す動作シーケンスでも、全てのビットにおいてＥＴＦの第１項は巡回有理式となり、静電容量のミスマッチに関して高次の微少量となる。したがって、図５に示す動作シーケンスと同様に、ＥＮＯＢを向上することができる。
また、図１２に示す動作シーケンスは、図５に示す動作シーケンスと比較してサンプリング電荷に対する電荷分配動作の回数が１回多くなり、キャパシタＣ１に発生する出力電圧が半分になる。しかしながら、２系統の電荷分配動作を同時に実行できるため、図５に示す動作シーケンスより変換速度を高速化できる。例えば１１ビットのデジタル／アナログ変換を行う場合、図５に示す動作シーケンスは４４ステップを要するのに対し、図１２に示す動作シーケンスはこれより１４ステップ少ない３０ステップで済む。

以上、本発明の実施形態について説明したが、本発明は上述の形態のみに限定されるものではない。

例えば、上述の実施形態ではビット長が「１１」の場合を例として挙げているが、これに限らず、任意のビット長のデジタル／アナログ変換回路に本発明は適用可能である。

また、上述した実施形態ではサンプリング動作や電荷リセット動作においてキャパシタにゼロ電圧を印加するが、本発明はこれに限定されない。すなわち、基準電圧Ｖ_ｒｅｆと異なる一定の電圧をゼロ電圧の代わりにキャパシタへ印加してもよい。

また、本実施形態において説明したフローダイアグラム手法（図５等）は、素子の特性にミスマッチが存在する下で平均化操作（１／２倍演算）を行う回路の解析や設計において有用である。したがって、本フローダイアグラム手法は、キャパシタのみならず、抵抗や電流源などの任意の回路素子を含む回路の動作シーケンスの記述に広く適用可能である。

本発明の実施形態に係るデジタル／アナログ変換回路の構成の一例を示す図である。 基本的なサイクリックＤＡＣ（１１ビット）のエラー伝達関数を示す図である。 基本的なサイクリックＤＡＣにおいて、第２ＭＳＢ（第１０ビット）のサンプリング動作によりキャパシタに供給された電荷がその後に経る過程を説明するための図である。 基本的なサイクリックＤＡＣの動作シーケンスを示すフローダイアグラムである。 図１に示すデジタル／アナログ変換回路の動作シーケンスの一例を示すフローダイアグラムである。 図５に示す動作シーケンスを３つのシーケンスに分けて表したフローダイアグラムである。 本実施形態に係るデジタル／アナログ変換回路における出力誤差と入力バイナリコードとの関係を示す図である。 本実施形態に係るデジタル／アナログ変換回路のエラー伝達関数を示す図である。 本実施形態に係るデジタル／アナログ変換回路の第１の変形例を示すフローダイアグラムである。 本実施形態に係るデジタル／アナログ変換回路の第２の変形例を示すフローダイアグラムである。 本実施形態に係るデジタル／アナログ変換回路の第３の変形例を示す構成図である。 図１１に示すデジタル／アナログ変換回路の動作シーケンスの一例を示すフローダイアグラムである。 一般的なサイクリックＤＡＣの構成例を示す図である。 図１３に示すサイクリックＤＡＣにおけるサンプリングと電荷分配の動作を説明するための図である。 図１３に示すサイクリックＤＡＣと等価なフィードバックシステムを示す図である。 図１３に示すサイクリックＤＡＣにおける出力誤差と入力データとの関係の一例を示す図である。 静電容量の補正を行う従来のサイクリックＤＡＣについて説明するための図である。 補償的スイッチング手法により変換を行う従来のサイクリックＤＡＣについて説明するための図である。

符号の説明

１０，１０Ｂ…制御回路、２０，２０Ｂ…電圧印加回路、３０，３０Ｂ…接続回路、４０，４０Ｂ…バッファ増幅器、ＳＷ１〜ＳＷ８，ＳＷ１１〜ＳＷ２２…スイッチ

Claims (5)

1. 同等な静電容量を持つ複数のキャパシタと、
   前記複数のキャパシタにそれぞれ第１の電圧又は第２の電圧を印加可能な電圧印加手段と、
   前記複数のキャパシタからキャパシタ対を選択して並列に接続可能な接続手段と、
   ビット長Ｌ（Ｌは３以上の整数を示す）のバイナリコードの第Ｋ桁（Ｋは１からＬまでの整数を示し、第１桁は前記バイナリコードの最下位桁を示す）の値に応じて１のキャパシタに前記第１の電圧又は前記第２の電圧を印加する電圧印加動作と、２つのキャパシタを並列に接続することによって１のキャパシタに蓄積される電荷を２つのキャパシタに分配する電荷分配動作と、前記並列接続された２つのキャパシタを切り離してその一方に蓄積される電荷を保持する電荷保持動作と、１のキャパシタの電圧を前記第２の電圧に初期化する初期化動作と、を有した所定の動作シーケンスに従って前記電圧印加手段及び前記接続手段を制御する制御手段と
   を具備し、
   前記制御手段は、
   前記バイナリコードの第Ｋ桁の電圧印加動作によって前記電圧印加手段から供給される電荷に対し（Ｌ−Ｋ＋Ｎ）回（Ｎは２以上の整数を示す）の電荷分配動作を行うとともに、前記バイナリコードの各桁の電圧印加動作によって前記電圧印加手段から供給される電荷を前記動作シーケンスの最後の電荷分配動作までに共通のキャパシタへ収集し、更に、
   少なくとも前記バイナリコードの上位Ｍ桁（Ｍは２以上の整数を示す）については、その電圧印加動作により前記電圧印加手段から供給される電荷が最後の電荷分配動作において分配されるまでの一連の動作の中で１のキャパシタが前記電荷分配動作に係わる回数を、前記電圧印加動作又は前記電荷保持動作に係わる回数の２倍に設定する、
   デジタル／アナログ変換回路。
2. 前記複数のキャパシタは、第１キャパシタ、第２キャパシタ及び第３キャパシタを含み、
   前記所定の動作シーケンスは、第１シーケンス、第２シーケンス及び第３シーケンスを含み、
   前記制御手段は、
   前記第１シーケンスにおいて、
   前記バイナリコードの第（Ｌ−２）桁の電圧印加動作により前記第１キャパシタに電圧を印加し、
   当該電圧印加の後、前記第１キャパシタ及び前記第２キャパシタの並列接続により電荷分配を行い、
   当該電荷分配動作の後、前記第１キャパシタの電荷保持並びに前記第２キャパシタの初期化を行い、
   当該初期化動作の後、前記第１キャパシタ及び前記第２キャパシタの並列接続により電荷分配を行い、
   当該電荷分配動作の後、前記バイナリコードの第Ｌ桁の電圧印加動作により前記第１キャパシタに電圧を印加するとともに前記第２キャパシタの電荷保持を行い、
   当該電圧印加動作の後、前記第１キャパシタ及び前記第２キャパシタの並列接続により電荷分配を行い、
   当該電荷分配動作の後、前記第２キャパシタの電荷保持を行い、
   前記第２シーケンスにおいて、
   前記バイナリコードの第（Ｌ−１）桁の電圧印加動作により前記第２キャパシタに電圧を印加し、
   当該電圧印加動作の後、前記第２キャパシタ及び前記第３キャパシタの並列接続により電荷分配を行い、
   当該電荷分配動作の後、前記第３キャパシタの電荷保持並びに前記第１キャパシタの初期化を行い、
   当該初期化動作の後、前記第３キャパシタと前記第１キャパシタとの並列接続により電荷分配を行い、
   当該電荷分配動作の後、前記第１キャパシタの電荷保持を行い、
   前記第３シーケンスにおいて、
   前記第１シーケンスの最後に電荷を保持された第２キャパシタと前記第２シーケンスの最後に電荷を保持された前記第１キャパシタとの並列接続により電荷分配を行う、
   請求項１に記載のデジタル／アナログ変換回路。
3. 前記第１シーケンス及び前記第２シーケンスは、それぞれ複数の動作サイクルを含み、
   前記制御手段は、
   前記第１シーケンスの動作サイクルにおいて、
   前記バイナリコードの第（Ｌ−Ｉ）桁（ＩはＬより小さい正の偶数を示す）の電圧印加動作により前記第１キャパシタに電圧を印加し、
   当該電圧印加動作の後、前の動作サイクルの最後に電荷を保持された第２キャパシタ（前記バイナリコードの第１桁又は第２桁の電圧印加動作後においては、前記第２の電圧に初期化された第２キャパシタ）と前記第１キャパシタとの並列接続により電荷分配を行い、
   当該電荷分配動作の後、前記第１キャパシタの電荷保持並びに前記第２キャパシタの初期化を行い、
   当該初期化動作の後、前記第１キャパシタ及び前記第２キャパシタの並列接続により電荷分配を行い、
   当該電荷分配動作の後、前記第２キャパシタの電荷保持を行い、
   前記第２シーケンスの動作サイクルにおいて、
   前記バイナリコードの第（Ｌ−Ｊ）桁（ＪはＬより小さい正の奇数を示す）の電圧印加動作により前記第２キャパシタに電圧を印加し、
   当該電圧印加動作の後、前の動作サイクルの最後に電荷を保持された第３キャパシタ（前記バイナリコードの第１桁又は第２桁の電圧印加動作後においては、前記第２の電圧に初期化された第３キャパシタ）と前記第２キャパシタとの並列接続により電荷分配を行い、
   当該電荷分配動作の後、前記第２キャパシタの電荷保持並びに前記第３キャパシタの初期化を行い、
   当該初期化動作の後、前記第２キャパシタ及び前記第３キャパシタの並列接続により電荷分配を行い、
   当該電荷分配動作の後、前記第３キャパシタの電荷保持を行う、
   請求項２に記載のデジタル／アナログ変換回路。
4. 前記複数のキャパシタは、第１キャパシタ、第２キャパシタ、第３キャパシタ及び第４キャパシタを含み、
   前記所定の動作シーケンスは、第１シーケンス、第２シーケンス及び第３シーケンスを含み、
   前記制御手段は、
   前記第１シーケンスにおいて、
   前記バイナリコードの第（Ｌ−２）桁の電圧印加動作により前記第１キャパシタに電圧を印加し、
   当該電圧印加の後、前記第１キャパシタ及び前記第２キャパシタの並列接続により電荷分配を行い、
   当該電荷分配動作の後、前記第１キャパシタの電荷保持並びに前記第２キャパシタの初期化を行い、
   当該初期化動作の後、前記第１キャパシタ及び前記第２キャパシタの並列接続により電荷分配を行い、
   当該電荷分配動作の後、前記バイナリコードの第Ｌ桁の電圧印加動作により前記第１キャパシタに電圧を印加するとともに前記第２キャパシタの電荷保持を行い、
   当該電圧印加動作の後、前記第１キャパシタ及び前記第２キャパシタの並列接続により電荷分配を行い、
   当該電荷分配動作の後、前記第２キャパシタの電荷保持並びに前記第３キャパシタの初期化を行い、
   当該初期化動作の後、前記第２キャパシタ及び前記第３キャパシタの並列接続により電荷分配を行い、
   当該電荷分配動作の後、前記第３キャパシタの電荷保持を行い、
   前記第２シーケンスにおいて、
   前記バイナリコードの第（Ｌ−１）桁の電圧印加動作により前記第３キャパシタに電圧を印加し、
   当該電圧印加動作の後、前記第３キャパシタ及び前記第４キャパシタの並列接続により電荷分配を行い、
   当該電荷分配動作の後、前記第４キャパシタの電荷保持並びに前記第２キャパシタの初期化を行い、
   当該初期化動作の後、前記第４キャパシタ及び前記第２キャパシタの並列接続により電荷分配を行い、
   当該電荷分配動作の後、前記第２キャパシタの電荷保持並びに前記第１キャパシタの初期化を行い、
   当該初期化動作の後、前記第２キャパシタ及び前記第１キャパシタの並列接続により電荷分配を行い、
   当該電荷分配動作の後、前記第１キャパシタの電荷保持を行い、
   前記第３シーケンスにおいて、
   前記第１シーケンスの最後に電荷を保持された第３キャパシタと前記第２シーケンスの最後に電荷を保持された前記第１キャパシタとの並列接続により電荷分配を行う、
   請求項１に記載のデジタル／アナログ変換回路。
5. 前記第１シーケンス及び前記第２シーケンスは、それぞれ複数の動作サイクルを含み、
   前記制御手段は、
   前記第１シーケンスの動作サイクルにおいて、
   前記バイナリコードの第（Ｌ−Ｉ）桁（ＩはＬより小さい正の偶数を示す）の電圧印加動作により前記第１キャパシタに電圧を印加し、
   当該電圧印加動作の後、前の動作サイクルの最後に電荷を保持された第２キャパシタ（前記バイナリコードの第１桁又は第２桁の電圧印加動作後においては、前記第２の電圧に初期化された第２キャパシタ）と前記第１キャパシタとの並列接続により電荷分配を行い、
   当該電荷分配動作の後、前記第１キャパシタの電荷保持並びに前記第２キャパシタの初期化を行い、
   当該初期化動作の後、前記第１キャパシタ及び前記第２キャパシタの並列接続により電荷分配を行い、
   当該電荷分配動作の後、前記第２キャパシタの電荷保持を行い、
   前記第２シーケンスの動作サイクルにおいて、
   前記バイナリコードの第（Ｌ−Ｊ）桁（ＪはＬより小さい正の奇数を示す）の電圧印加動作により前記第３キャパシタに電圧を印加し、
   当該電圧印加動作の後、前の動作サイクルの最後に電荷を保持された第４キャパシタ（前記バイナリコードの第１桁又は第２桁の電圧印加動作後においては、前記第２の電圧に初期化された第４キャパシタ）と前記第３キャパシタとの並列接続により電荷分配を行い、
   当該電荷分配動作の後、前記第３キャパシタの電荷保持並びに前記第４キャパシタの初期化を行い、
   当該初期化動作の後、前記第３キャパシタ及び前記第４キャパシタの並列接続により電荷分配を行い、
   当該電荷分配動作の後、前記第４キャパシタの電荷保持を行う、
   請求項４に記載のデジタル／アナログ変換回路。

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