KR101723624B1 - 싸이클릭 디지털-아날로그 변환기의 코어 회로 및 이를 포함하는 디지털-아날로그 변환기 - Google Patents

Abstract

캐패시터 차징(charging)을 위한 제1 기준전압단 및 제2 기준전압단; 제1 디지털 데이터 입력단과 상기 제2 기준전압단의 사이에 연결되는 제1 캐패시터와, 제2 디지털 데이터 입력단과 상기 제2 기준전압단의 사이에 연결되는 제2 캐패시터; 상기 제1 디지털 데이터 입력단과 상기 제2 기준전압단의 사이에 연결되며 상기 제1 캐패시터와 병렬 연결되는 제1 스위치와, 상기 제1 디지털 데이터 입력단과 상기 제1 기준전압단의 사이에 연결되는 제2 스위치와, 상기 제2 디지털 데이터 입력단과 상기 제2 기준전압단의 사이에 연결되며 상기 제2 캐패시터와 병렬 연결되는 제3 스위치와, 상기 제2 디지털 데이터 입력단과 상기 제1 기준전압단의 사이에 연결되는 제4 스위치; 상기 제1 디지털 데이터 입력단과 상기 제2 디지털 데이터 입력단 사이에 연결되는 제5 스위치; 및 상기 제1 캐패시터의 탑 플레이트(Top plate)와 신호 출력단 및 상기 제2 캐패시터의 탑 플레이트(Top plate)와 상기 신호 출력단 사이에 각각 연결되는 홀드 스위치를 포함하는 싸이클릭 디지털-아날로그 변환기의 코어 회로가 제공된다.

Description

싸이클릭 디지털-아날로그 변환기의 코어 회로 및 이를 포함하는 디지털-아날로그 변환기{CORE CIRCUIT FOR CYCLIC DIGITAL TO ANALOG CONVERTER AND DIGITAL TO ANALOG CONVERTER HAVING IT}

본 발명은 디지털-아날로그 변환기에 관한 것으로서, 보다 구체적으로는 싸이클릭 디지털-아날로그 변환기의 코어 회로(core circuit)에서의 캐패시터 미스매칭(capacitor mismatching)에 의한 에러를 줄이기 위한 방법에 관한 것이다.

최근 디스플레이, 오디오, 무선통신 시스템 등의 분야에서 고해상도, 저전력, 소면적 DAC(Digital to Analog Converter)에 대한 수요가 증가하고 있다. 이러한 수요를 만족하기 위하여 싸이클릭 DAC(Cyclic DAC)는 그 대안으로 주목 받고 있다.

그러나 Cyclic DAC는 DAC Core에 두 개의 캐패시터가 사용되며, 그 두 개의 캐패시터 간의 매칭 특성이 매우 중요하다. 그러나 종래의 기법으로는 공정상 캐패시터 미스매칭(Mismatching) 문제에 의한 에러(Error)를 효과적으로 줄이기 어려웠다. 이러한 이유로 Cyclic DAC는 해상도의 한계가 명확한 것으로 여겨져 왔다.

이러한 Cyclic DAC의 한계를 극복하기 위해 캐패시터 교환 기법(Capacitor Swapping technique)을 통해 두 개의 캐피시터 간 미스매칭을 개선하는 회로가 제안되었다. 그러나 이러한 회로는 지나치게 많은 스위치(switch)를 사용하는 등의 문제로 미스매칭에 의한 에러 감소에는 효과를 보일 지라도, DAC Core 자체의 성능을 저하시키는 요인이 되었다.

한국특허공개 10-2014-0006885 (2014년 1월 16일 공개)

본 발명은 싸이클릭 디지털-아날로그 변환기의 코어 회로(core circuit)에서의 캐패시터 미스매칭(capacitor mismatching)에 의한 에러와 기생 성분에 의한 에러를 줄여, 디지털-아날로그 변환기 코어 회로의 성능을 향상시키기 위한 것이다.

본 발명의 일 측면에 따르면, 캐패시터 차징(charging)을 위한 제1 기준전압단 및 제2 기준전압단; 제1 디지털 데이터 입력단과 상기 제2 기준전압단의 사이에 연결되는 제1 캐패시터와, 제2 디지털 데이터 입력단과 상기 제2 기준전압단의 사이에 연결되는 제2 캐패시터; 상기 제1 디지털 데이터 입력단과 상기 제2 기준전압단의 사이에 연결되며 상기 제1 캐패시터와 병렬 연결되는 제1 스위치와, 상기 제1 디지털 데이터 입력단과 상기 제1 기준전압단의 사이에 연결되는 제2 스위치와, 상기 제2 디지털 데이터 입력단과 상기 제2 기준전압단의 사이에 연결되며 상기 제2 캐패시터와 병렬 연결되는 제3 스위치와, 상기 제2 디지털 데이터 입력단과 상기 제1 기준전압단의 사이에 연결되는 제4 스위치; 상기 제1 디지털 데이터 입력단과 상기 제2 디지털 데이터 입력단 사이에 연결되는 제5 스위치; 및 상기 제1 캐패시터의 탑 플레이트(Top plate)와 신호 출력단 및 상기 제2 캐패시터의 탑 플레이트(Top plate)와 상기 신호 출력단 사이에 각각 연결되는 홀드 스위치를 포함하는 싸이클릭 디지털-아날로그 변환기의 코어 회로가 제공된다.

일 실시예에서, 상기 제1 기준전압단 및 상기 제2 기준전압단 중 어느 하나는 접지단이고, 상기 제1 디지털 데이터 입력단은 홀수 비트 입력단이고, 상기 제2 디지털 데이터 입력단은 짝수 비트 입력단일 수 있다.

본 발명의 다른 측면에 따르면, 상술한 코어 회로와, 상기 코어 회로 내의 스위치 동작을 제어하는 스위치 제어기를 포함하는 디지털-아날로그 변환기가 제공된다.

일 실시예에서, 상기 스위치 제어기는, 상기 제1 내지 제5 스위치 및 상기 홀드 스위치가 모두 열려있는 최초 상태에서, 디지털 입력에 따라,

홀수 비트의 디지털 입력이 0일 때에는 상기 제1 스위치만이 닫히도록 스위치 제어하고, 홀수 비트의 디지털 입력이 1일 때에는 상기 제2 스위치만이 닫히도록 스위치 제어하고, 짝수 비트의 디지털 입력이 0일 때에는 상기 제3 스위치만이 닫히도록 스위치 제어하고, 짝수 비트의 디지털 입력이 1일 때에는 상기 제4 스위치만이 닫히도록 스위치 제어할 수 있다.

일 실시예에서, 상기 스위치 제어기는,

상기 제1 내지 제4 스위치 중 어느 하나의 스위치가 디지털 입력에 따라 닫힘 동작이 수행된 이후마다 상기 제5 스위치가 닫힘 동작을 수행하도록 스위치 제어할 수 있다.

일 실시예에서, 상기 스위치 제어기는,

상기 제5 스위치가 닫히는 동안, 상기 제1 내지 제4 스위치가 모두 열림 동작을 수행하도록 스위치 제어할 수 있다.

일 실시예에서, 상기 스위치 제어기는,

사전 정의된 기준 비트수의 디지털 입력에 따른 상기 코어 회로의 모든 동작이 완료된 경우, 상기 홀드 스위치가 닫힘 동작을 수행하도록 스위치 제어할 수 있다.

본 발명의 실시예에 따르면, 싸이클릭 디지털-아날로그 변환기의 코어 회로(core circuit)에서의 캐패시터 미스매칭(capacitor mismatching)에 의한 에러와 기생 성분에 의한 에러를 줄여, 디지털-아날로그 변환기 코어 회로의 성능을 향상시킬 수 있는 효과가 있다.

도 1은 캐패시터 교환 기법이 적용된 종래 기술에 따른 디지털-아날로그 변환기의 코어 회로를 나타낸 도면.
도 2는 본 발명의 실시예에 따른 캐패시터 교환 기법이 적용된 싸이클릭 디지털-아날로그 변환기의 코어 회로를 나타낸 도면.
도 3은 도 2의 코어 회로를 포함하는 디지털-아날로그 변환기의 개념적 블록도.
도 4는 4 비트 싸이클릭 디지털-아날로그 변환기를 가정할 때, 특정 디지털 입력(0110)에 따른 각 스위치 동작의 시퀀스 다이어그램을 예시한 도면.
도 5 및 도 6은 종래 기술과 본 발명의 실시예에 따른 성능을 비교 설명하기 위한 도면.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다.

또한, 명세서 전체에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다.

도 1은 캐패시터 교환 기법이 적용된 종래 기술에 따른 디지털-아날로그 변환기의 코어 회로(이하, DAC 코어 회로로 간략히 기재함)를 나타낸 도면이다.

도 1을 참조하면, 이하 도 2에서 설명할 본 발명의 실시예에 따른 DAC 코어 회로와 비교할 때, 시리얼 입력(Serial Input)을 담당하는 스위치 2개와, 리셋(Reset)을 담당하는 스위치 2개가 추가되고 있음을 확인할 수 있다. 또한, 위와 같은 구성요소의 추가 이외에도, 도 1과 같이 DAC 코어 회로를 구성하게 되면, C1 캐패시터와 C2캐패시터에 VrefT, VrefB가 2개의 스위치를 거쳐서 인가되며, 캐패시터의 상판(Top plate)에 Reset 스위치가 각각 달려있어 Reset 스위치의 동작에 의한 에러(Error)가 코어 회로의 동작 중에 계속 쌓이게 된다. 결과적으로 도 1의 DAC 코어 회로 구성 방식에 의하면, 캐패시터 교환 기법에 의해 캐패시터의 공정 미스매칭에는 효과를 보이지만, 전체적인 성능은 떨어지는 문제점이 있다.

따라서, 본 발명의 실시예에서는 캐패시터의 공정 미스매칭에 의한 에러는 물론, 기존 기법에서 발생하는 스위치에 의한 에러(기생 성분에 따른 에러)도 최소화할 수 있어, DAC 코어 회로의 성능 저하 문제를 해결할 수 있는 회로 구성을 제안한다. 이는 이하 도 2를 포함하는 도면들의 설명을 통해서 명확히 이해될 수 있을 것이다.

도 2는 본 발명의 실시예에 따른 캐패시터 교환 기법이 적용된 싸이클릭 디지털-아날로그 변환기의 코어 회로를 나타낸 도면이다. 여기서, 도 2는 캐패시터 교환 기법(Swapping Capacitor technique)이 적용된 싸이클릭 DAC 코어의 회로도이다. 그리고 도 3은 도 2의 코어 회로를 포함하는 디지털-아날로그 변환기의 개념적 블록도이다.

도 2를 참조하면, 본 발명의 실시예에 따른 싸이클릭 DAC 코어 회로(100)는, 2개의 캐패시터(제1 캐패시터(110) 및 제2 캐패시터(120))와, 디지털 입력에 따라 코어 회로의 캐패시터에 VrefT와 VrefB의 차징(charging)을 결정하는 총 4개의 스위치(제1 스위치(112), 제2 스위치(114), 제3 스위치(122), 제4 스위치(124))와, 상기 2개의 캐패시터의 전압값을 평균내기 위한 제5 스위치(132)와, 특정 기준 비트수의 디지털 입력에 따른 코어 회로의 모든 동작이 완료된 후 T/H(출력단, 도 2의 도면부호 Out 참조)로 원하는 출력 전압을 내보내도록 하는 홀드 스위치(134, 136)를 포함한다.

이하, 발명 이해의 편의를 위해, 설명 과정에서, 제1 캐패시터(110)는 C1으로 간략히 표기하고, 제2 캐패시터(120)는 C2로 간략히 표기하며, 제1 스위치(112)는 Ch1B 스위치로 표기하고, 제2 스위치(114)는 Ch1T 스위치로 표기하고, 제3 스위치(122)는 Ch2B 스위치로 표기하며, 제4 스위치(124)는 Ch2T 스위치로 표기하고, 제5 스위치(132)는 Dt 스위치로 표기한다. 그리고 VrefT는 전압 차징을 위한 제1 기준전압이고, VrefB는 제2 기준전압이다. 여기서, VrefB는 접지(ground)단일 수 있다.

도 2를 참조할 때, C1 캐패시터(110)는 시리얼(serial) 입력되는 디지털 입력 중 홀수 비트의 입력단(도 2의 A 참조)과 제2 기준전압단(VrefB)의 사이에 연결되고, C2 캐패시터(120)는 시리얼 입력되는 디지털 입력 중 짝수 비트의 입력단(도 2의 B 참조)과 제2 기준전압단(VrefB)의 사이에 연결된다.

이에 따라, C1 캐패시터(110)는 홀수 비트의 디지털 입력에 따른 차징을 담당하고, C2 캐패시터(120)는 짝수 비트의 디지털 입력에 따른 차징을 담당한다. 이와 같이 본 발명의 실시예에서는 2개의 캐패시터를 이용하여 홀수 비트와 짝수 비트의 입력시 캐패시터를 번갈아 사용하는 캐패시터 교환을 수행한다. 또한 본 발명의 실시예에서는 홀수 비트에서 입력으로서 사용되는 C1 캐패시터(110)가 짝수 비트에서는 출력으로 사용되고, 짝수 비트의 입력으로서 사용되는 C2 캐패시터(120)가 홀수 비트에서는 출력으로 사용되는 캐패시터 교환 방식을 통해서 비트수가 높을수록 캐패시터 간의 미스매치를 계속하여 상쇄시킬 수 있다. 이는 이하의 설명을 통해 보다 명확히 이해될 수 있을 것이다.

Ch1B 스위치(112)는 홀수 비트의 입력단(A)과 제2 기준전압단(VrefB)의 사이에 연결되며 C1 캐패시터(110)와 병렬로 배치되고, Ch2B 스위치(122)는 짝수 비트의 입력단(B)과 제2 기준전압단(VrefB)의 사이에 연결되며 C2 캐패시터(120)와 병렬로 배치된다. Ch1T 스위치(114)는 홀수 비트의 입력단(A)과 제1 기준전압단(VrefT)의 사이에 연결되며, Ch2T 스위치(124)는 짝수 비트의 입력단(B)과 제1 기준전압단(VrefT)의 사이에 연결된다. 이에 따라, 홀수 비트의 디지털 입력이 0일 때에는 Ch1B 스위치(112)가 동작하고(닫히고), 홀수 비트의 디지털 입력이 1일 때에는 Ch1T 스위치(114)가 동작하며, 짝수 비트의 디지털 입력이 0일 때에는 Ch2B 스위치(122)가 동작하고, 짝수 비트의 디지털 입력이 1일 때에는 Ch2T 스위치(124)가 동작한다. 이러한 스위치 동작은 도 3의 DAC(10)의 스위치 제어기(12)에 의해 제어된다. 이하 설명할 Dt 스위치(132) 및 홀드 스위치(134, 136)의 동작도 스위치 제어기(12)에 의해 제어된다.

Dt 스위치(132)는 홀수 비트의 입력단(A)과 짝수 비트의 입력단(B)의 사이에 연결된다. Dt 스위치(132)는 앞서 설명한 4개의 Ch 스위치들의 각각의 동작 사이에 High가 되어(즉, 닫혀) C1 캐패시터(110)와 C2 캐패시터(120)에 차징된 전압값을 평균낸다. 이때, Dt 스위치(132)가 닫히는 동안에는 위 4개의 Ch 스위치들이 모두 열리도록 제어함으로써, C1 캐피시터(110)와 C2 캐패시터(120)의 전압값을 평균내는 동안 VrefT 및 VrefB의 기준전압이 물리지 않도록 한다.

2개의 홀드 스위치 중 어느 하나(134)는 출력단(Out)과 C2 캐패시터(110)의 Top plate(B) 사이에 연결되고, 다른 하나(136)는 출력단(Out)과 C1 캐패시터(120)의 Top plate(A) 사이에 연결된다.

앞서 설명 하였듯이, 디지털 입력에 따라 각 비트에 대해 4개의 Ch 스위치 중 1개가 동작하고, 이후 Dt 스위치(132)가 동작하는 싸이클을 DAC의 총 비트 수만큼 동작이 완료된 이후에 C1캐패시터(110)와 C2캐패시터(120)의 Top plate에는 최종 DAC의 출력이 물려있게 되는데, 이때, 마지막으로 홀드 스위치(134, 136)가 닫히면서 코어 회로(100)의 뒷단에 달려 있는 T/H(출력단)로 출력 전압을 전달(forcing)하게 된다. 이와 같이 전달된 출력 전압은 도 3의 DAC(10)의 버퍼(14)에 순차적으로 쌓이게 된다.

상술한 설명에 따라, 특정의 시리얼 디지털 입력으로서 '0110'이 입력되었을 때의 각 스위치 동작의 시퀀스 다이어그램이 도 4에 도시되어 있다.

도 5 및 도 6은 종래 기술과 본 발명의 실시예에 따른 성능을 비교 설명하기 위한 도면이다. 여기서, 도 5는 도 1에 도시된 종래 기술에 따른 캐패시터 교환 기법이 적용된 DAC 코어 회로의 모의 실험 결과이고, 도 6은 도 2에 도시된 본 발명의 실시예에 따른 캐패시터 교환 기법이 적용된 싸이클릭 DAC 코어 회로의 모의 실험 결과이다.

도 5 및 도 6의 모의 실험 결과를 비교하면, 기존의 캐패시터 교환 기법이 적용된 DAC 코어 회로에서의 에러는 6.133mV인 반면, 본 발명의 실시예에 따른 싸이클릭 DAC 코어 회로에서의 에러는 100uV로 나타나는 바, DAC 코어 회로의 성능이 크게 향상된 것을 확인 할 수 있다.

상술한 바와 같이, 본 발명의 실시예에 의하면, 캐패시터 교환 기법(Swapping Capacitor technique)을 통해서 Cyclic DAC의 성능에 치명적인 캐패시터 공정 미스매칭에 의한 에러를 보정하며, 캐패시터 교환 기법을 적용함에 따라 발생하는 스위치에 의한 에러(기생 성분에 따른 에러)를 최소화할 수 있는 효과가 있다.

이상에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 쉽게 이해할 수 있을 것이다.

Claims (7)

1. 삭제
2. 삭제
3. 캐패시터 차징(charging)을 위한 제1 기준전압단 및 제2 기준전압단;
   제1 디지털 데이터 입력단과 상기 제2 기준전압단의 사이에 연결되는 제1 캐패시터와, 제2 디지털 데이터 입력단과 상기 제2 기준전압단의 사이에 연결되는 제2 캐패시터;
   상기 제1 디지털 데이터 입력단과 상기 제2 기준전압단의 사이에 연결되며 상기 제1 캐패시터와 병렬 연결되는 제1 스위치와, 상기 제1 디지털 데이터 입력단과 상기 제1 기준전압단의 사이에 연결되는 제2 스위치와, 상기 제2 디지털 데이터 입력단과 상기 제2 기준전압단의 사이에 연결되며 상기 제2 캐패시터와 병렬 연결되는 제3 스위치와, 상기 제2 디지털 데이터 입력단과 상기 제1 기준전압단의 사이에 연결되는 제4 스위치;
   상기 제1 디지털 데이터 입력단과 상기 제2 디지털 데이터 입력단 사이에 연결되는 제5 스위치;
   상기 제1 캐패시터의 탑 플레이트(Top plate)와 신호 출력단 및 상기 제2 캐패시터의 탑 플레이트(Top plate)와 상기 신호 출력단 사이에 각각 연결되는 홀드 스위치; 및
   상기 스위치들의 동작을 제어하되, 상기 제1 내지 제5 스위치 및 상기 홀드 스위치가 모두 열려있는 최초 상태에서, 디지털 입력에 따라, 홀수 비트 디지털 입력이 0일 때에는 상기 제1 스위치만이 닫히도록 스위치 제어하고, 홀수 비트의 디지털 입력이 1일 때에는 상기 제2 스위치만이 닫히도록 스위치 제어하고, 짝수 비트의 디지털 입력이 0일 때에는 상기 제3 스위치만이 닫히도록 스위치 제어하고, 짝수 비트의 디지털 입력이 1일 때에는 상기 제4 스위치만이 닫히도록 스위치 제어하며, 상기 제1 내지 제4 스위치 중 어느 하나의 스위치가 디지털 입력에 따라 닫힘 동작이 수행된 이후마다 상기 제5 스위치가 닫힘 동작을 수행하도록 스위치 제어하고, 상기 제5 스위치가 닫히는 동안, 상기 제1 내지 제4 스위치가 모두 열림 동작을 수행하도록 스위치 제어하는 스위치 제어기;
   를 포함하는 디지털-아날로그 변환기.
   
4. 삭제
5. 삭제
6. 삭제
7. 제3항에 있어서,
   상기 스위치 제어기는,
   사전 정의된 기준 비트수의 디지털 입력에 따른 코어 회로의 모든 동작이 완료된 경우, 상기 홀드 스위치가 닫힘 동작을 수행하도록 스위치 제어하는, 디지털-아날로그 변환기.

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