TW202011698A - 連續逼近暫存器類比數位轉換器及其控制電路 - Google Patents

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Abstract

本發明揭露了一種連續逼近暫存器類比數位轉換器及其控制電路。連續逼近暫存器類比數位轉換器包含一比較器、一切換電容式數位類比轉換器及一控制電路。該切換電容式數位類比轉換器包含一電容及電連接該電容之一驅動電路。該驅動電路包含一P型金氧半場效電晶體及一N型金氧半場效電晶體，兩電晶體的閘極不電連接。P型金氧半場效電晶體受第一控制訊號控制，N型金氧半場效電晶體受第二控制訊號控制。該控制電路藉由控制該第一控制訊號的上升緣領先該第二控制訊號的上升緣以控制該電容之一端的電壓由一高電壓準位切換至一低電壓準位。

Description

連續逼近暫存器類比數位轉換器及其控制電路
本發明是關於連續逼近暫存器（successive approximation register, SAR）類比數位轉換器（analog-to-digital converter, ADC）（以下簡稱SAR ADC）及其控制電路。
在以下的說明中，將電容耦接比較器的一端稱為上板，非耦接比較器的一端稱為下板。如此的定義只是為了方便說明起見，不必然與實際電路中的「上」及「下」有關。
圖1係習知SAR ADC的功能方塊圖。SAR ADC用來將類比輸入訊號Vi轉換成數位訊號（即數位碼D ）。SAR ADC主要包含切換電容式數位類比轉換器（digital-to-analog converter, DAC）110、比較器120、連續逼近暫存器130及控制電路140。SAR ADC根據時脈CLK動作。在SAR ADC的某一次操作中，連續逼近暫存器130依據比較器120的比較結果決定數位碼D 的其中一位元的值（1/0），並且控制電路140根據數位碼D 產生控制訊號G 。 控制訊號G 控制切換電容式DAC 110內部電容的端電壓（亦即控制電容的下板耦接至參考電壓Vref1或參考電壓Vref2），使電容上的電荷重新分佈，進而改變比較器120之反相輸入端或非反相輸入端的電壓，以改變比較器120於下一個比較操作的比較對象。重覆上述的步驟，數位碼D 由最高有效位元（MSB）往最低有效位元（LSB）依序被決定，過程中數位碼D 所代表的值也漸漸往輸入訊號Vi逼近。
圖2顯示切換電容式DAC 110的內部電路。切換電容式DAC 110包含兩個電容陣列，每一電容陣列包含n個電容（C1~Cn或C1'~Cn'）及n個開關（SW1~SWn或SW1'~SWn'）（n為正整數），意謂著數位碼D 包含n+1個位元（D1~Dn+1，D1為LSB，Dn+1為MSB）且控制訊號G 包含為n個子控制訊號G1~Gn及n個子控制訊號#G1~#Gn，子控制訊號G1~Gn（或#G1~#Gn）分別對應於位元D2~Dn+1。子控制訊號#Gk為子控制訊號Gk的反相訊號，且開關SWk及開關SWk'分別由子控制訊號Gk及#Gk控制（k為整數且1≦k≦n）。更詳細地說，當開關SWk切換至參考電壓Vref1時，開關SWk'切換至參考電壓Vref2；當開關SWk切換至參考電壓Vref2時，開關SWk'切換至參考電壓Vref1。圖2亦顯示輸入訊號Vi為差動訊號（由訊號Vip及Vin組成），且開關SWip及開關SWin用來取樣輸入訊號Vi。
控制電路140包含n個子控制電路，n個子控制電路分別對應於開關SW1~SWn（亦即分別對應於電容C1~Cn）。圖3顯示子控制電路305-k與開關SWk的連結關係。開關SWk實際上為一個反相器，包含P型金氧半場效電晶體（PMOS）Mp以及N型金氧半場效電晶體（NMOS）Mn。開關SWk的切換狀態即代表PMOS Mp與NMOS Mn為導通或不導通。子控制電路305-k包含記憶體310-k及緩衝器320-k，用來根據位元Dk+1產生子控制訊號Gk。記憶體310-k用來儲存位元Dk+1，而緩衝器320-k用來提升訊號的驅動能力，且通常包含複數個串接的反相器。
在子控制訊號Gk由低電壓準位切換至高電壓準位或由高電壓準位切換至低電壓準位的過程中， PMOS Mp及NMOS Mn在短暫的時間內同時導通，導致參考電壓Vref1及參考電壓Vref2之間產生短路電流，而短路電流會使得參考電壓Vref1及參考電壓Vref2產生漣波（ripple），以及增加從參考電壓Vref1所抽取的電流（亦即增加耗電）。
鑑於先前技術之不足，本發明之一目的在於提供一種連續逼近暫存器類比數位轉換器及其控制電路。
本發明揭露一種連續逼近暫存器類比數位轉換器。該連續逼近暫存器類比數位轉換器包含一比較器、一切換電容式數位類比轉換器及一控制電路。該切換電容式數位類比轉換器包含一電容及電連接該電容之一驅動電路。該驅動電路包含一P型金氧半場效電晶體及一N型金氧半場效電晶體。該P型金氧半場效電晶體具有一第一閘極、一第一源極及一第一汲極。該第一閘極接收一第一控制訊號，該第一源極接收一第一參考電壓，以及該第一汲極電連接該切換電容式數位類比轉換器之該電容的一第一端。該電容的一第二端耦接該比較器之一輸入端。該N型金氧半場效電晶體具有一第二閘極、一第二源極及一第二汲極。該第二閘極接收一第二控制訊號，該第二源極接收一第二參考電壓，以及該第二汲極電連接該電容的該第一端。該控制電路根據該比較器之一輸出值控制該電容的該第一端的一目標電壓。該控制電路藉由控制該第一控制訊號的上升緣領先該第二控制訊號的上升緣以控制該目標電壓由一高電壓準位切換至一低電壓準位，或是該控制電路藉由控制該第二控制訊號的下降緣領先該第一控制訊號的下降緣以控制該目標電壓由該低電壓準位切換至該高電壓準位。
本發明另揭露一種連續逼近暫存器類比數位轉換器的控制電路。該連續逼近暫存器類比數位轉換器包含一比較器及一切換電容式數位類比轉換器。該切換電容式數位類比轉換器包含一電容及電連接該電容之一驅動電路。該驅動電路包含一第一P型金氧半場效電晶體及一第一N型金氧半場效電晶體，且該第一P型金氧半場效電晶體的閘極與該第一N型金氧半場效電晶體的閘極不電連接。該控制電路包含一記憶體、一第一反相器及一第二反相器。該記憶體用來儲存該比較器之一輸出值。該第一反相器耦接於該記憶體與該第一P型金氧半場效電晶體之間，用來產生控制該第一P型金氧半場效電晶體之一第一控制訊號。該第二反相器耦接於該記憶體與該第一N型金氧半場效電晶體之間，用來產生控制該第一N型金氧半場效電晶體之一第二控制訊號。該第一反相器包含一第二P型金氧半場效電晶體及一第二N型金氧半場效電晶體。該第二P型金氧半場效電晶體具有一第一長寬比，該第二N型金氧半場效電晶體具有一第二長寬比。該第二反相器包含一第三P型金氧半場效電晶體及一第三N型金氧半場效電晶體。該第三P型金氧半場效電晶體具有一第三長寬比，該第三N型金氧半場效電晶體具有一第四長寬比。該第一長寬比大於該第二長寬比及/或該第三長寬比小於該第四長寬比。
本發明另揭露一種連續逼近暫存器類比數位轉換器的控制電路。該連續逼近暫存器類比數位轉換器包含一比較器及一切換電容式數位類比轉換器。該切換電容式數位類比轉換器包含一電容及電連接該電容之一驅動電路。該驅動電路包含一P型金氧半場效電晶體及一N型金氧半場效電晶體，且該P型金氧半場效電晶體的閘極與該N型金氧半場效電晶體的閘極不電連接。該控制電路包含一第一記憶體、一第二記憶體、一第一緩衝器以及一第二緩衝器。該第一記憶體耦接該比較器，用來儲存該比較器之一輸出值。該第二記憶體耦接該比較器，用來儲存該比較器之該輸出值。該第一緩衝器耦接於該第一記憶體與該P型金氧半場效電晶體之間並具有一第一延遲，用來產生一第一控制訊號。該第二緩衝器耦接於該第二記憶體與該N型金氧半場效電晶體之間並具有一第二延遲，用來產生一第二控制訊號。該P型金氧半場效電晶體受該第一控制訊號控制，該N型金氧半場效電晶體受該第二控制訊號控制，且該第二延遲大於該第一延遲。
本發明之連續逼近暫存器類比數位轉換器及其控制電路能夠避免SAR ADC產生短路電流。相較於傳統技術，本發明之SAR ADC的功耗較低，且不會有漣波生成。
有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。
以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。
本發明之揭露內容包含連續逼近暫存器類比數位轉換器及其控制電路。由於本發明所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。
圖4係本發明SAR ADC 400的功能方塊圖。SAR ADC包含切換電容式DAC 410、比較器420、連續逼近暫存器430、及控制電路440。SAR ADC 400根據時脈CLK動作，將類比輸入訊號Vi轉換成數位訊號（即數位碼D ）。在SAR ADC 400的某一次操作中，連續逼近暫存器430依據比較器420的比較結果決定數位碼D 的其中一位元的值（1/0），並且當數位碼D 的全部位元都被決定後輸出重置訊號Rst或改變重置訊號Rst的電壓準位。控制電路440根據數位碼D 或重置訊號Rst產生控制訊號Gp 及Gn 。 控制訊號Gp 及Gn 控制切換電容式DAC 410內部電容的端電壓（亦即控制電容的下板耦接至參考電壓Vref1或參考電壓Vref2），使電容上的電荷重新分佈，以改變比較器420於下一個比較操作的比較對象。重覆上述的步驟，數位碼D 由最高有效位元往最低有效位元依序被決定，過程中數位碼D 所代表的值也漸漸往輸入訊號Vi逼近。
圖5顯示切換電容式DAC 410的內部電路。切換電容式DAC 410包含兩個電容陣列，每一電容陣列包含n個電容（C1~Cn或C1'~Cn'）及n個驅動電路（515-1~515-n或515-1'~515-n'）（n為正整數）。控制訊號Gp 包含n個子控制訊號Gp1~Gpn及n個子控制訊號#Gp1~#Gpn，以及控制訊號Gn 包含n個子控制訊號Gn1~Gnn及n個子控制訊號#Gn1~#Gnn。子控制訊號Gp1~Gpn（或#Gp1~#Gpn）分別對應於位元D2~Dn+1，以及子控制訊號Gn1~Gnn（或#Gn1~#Gnn）分別對應於位元D2~Dn+1。子控制訊號#Gpk為子控制訊號Gpk的反相訊號，以及子控制訊號#Gnk為子控制訊號Gnk的反相訊號。驅動電路515-k及驅動電路515-k'分別由子控制訊號對(Gpk, Gnk)及子控制訊號對(#Gpk, #Gnk)控制（k為整數且1≦k≦n）。更詳細地說，當驅動電路515-k提供參考電壓Vref1至電容Ck時，驅動電路515-k'提供參考電壓Vref2至電容Ck'；當驅動電路515-k提供參考電壓Vref2至電容Ck時，驅動電路515-k'提供參考電壓Vref1至電容Ck'。圖4亦顯示輸入訊號Vi為差動訊號（由訊號Vip及Vin組成），且開關SWip及開關SWin用來取樣輸入訊號Vi。
控制電路440包含n個子控制電路，n個子控制電路分別對應於驅動電路515-1~驅動電路515-n（亦即分別對應於電容C1~Cn）。圖6顯示子控制電路605-k與驅動電路515-k的連結關係。驅動電路515-k包含PMOS Mp以及NMOS Mn。PMOS Mp的閘極接收子控制訊號Gpk，PMOS Mp的源極接收參考電壓Vref1、PMOS Mp的汲極電連接電容Ck的下板。電容Ck的上板電連接比較器420。NMOS Mn的閘極接收子控制訊號Gnk，NMOS Mn的源極接收參考電壓Vref2、NMOS Mn的汲極電連接PMOS Mp的汲極以及電容Ck的下板。參考電壓Vref1大於參考電壓Vref2。PMOS Mp的閘極與NMOS Mn的閘極不電連接。
子控制電路605-k包含記憶體610-k、反相器620-k及反相器630-k。記憶體610-k儲存比較器420的輸出值（即位元Dk+1）。圖中的位元Dk+1可以是比較器420的輸出，或是連續逼近暫存器430的暫存值。反相器620-k耦接於記憶體610-k與PMOS Mp之間，用來反相記憶體610-k的儲存值（亦即位元Dk+1）以產生子控制訊號Gpk。反相器630-k耦接於記憶體610-k與NMOS Mn之間，用來反相記憶體610-k的儲存值（亦即位元Dk+1）以產生子控制訊號Gnk。記憶體610-k根據重置訊號Rst重置。
圖7為子控制訊號Gpk及子控制訊號Gnk的波形圖。當子控制訊號Gpk為低電壓準位時子控制訊號Gnk不為高電壓準位，以及當子控制訊號Gnk為高電壓準位時子控制訊號Gpk不為低電壓準位。換言之，驅動電路515-k的PMOS Mp及NMOS Mn不會同時導通。當驅動電路515-k將從PMOS Mp導通且NMOS Mn不導通的狀態切換為PMOS Mp不導通且NMOS Mn導通的狀態時，控制電路440先控制PMOS Mp不導通再控制NMOS Mn導通。當驅動電路515-k將從PMOS Mp不導通且NMOS Mn導通的狀態切換為PMOS Mp導通且NMOS Mn不導通的狀態時，控制電路440先控制NMOS Mn不導通再控制PMOS Mp導通。以下說明圖7之波形圖的細節。
在比較器420於時間點Ts產生輸出值（位元Dk+1）（此處假設位元Dk+1為邏輯值0）之後，子控制訊號Gpk於時間點Tsp由低電壓準位轉換至高電壓準位，子控制訊號Gnk於時間點Tsn由低電壓準位轉換至高電壓準位。換言之，子控制訊號Gpk的上升緣領先子控制訊號Gnk的上升緣。時間點Tsp與時間點Ts的時間間隔為記憶體610-k及/或反相器620-k所造成的延遲。時間點Tsn與時間點Ts的時間間隔為記憶體610-k及/或反相器630-k所造成的延遲。
在比較器420於時間點Tr被重置訊號Rst重置（此處假設比較器420的儲存值被重置為邏輯值1）之後，子控制訊號Gnk於時間點Trn由高電壓準位轉換至低電壓準位，子控制訊號Gpk於時間點Trp由高電壓準位轉換至低電壓準位。換言之，子控制訊號Gnk的下降緣領先子控制訊號Gpk的下降緣。時間點Trn與時間點Tr的時間間隔為記憶體610-k及/或反相器630-k所造成的延遲。時間點Trp與時間點Tr的時間間隔為記憶體610-k及/或反相器620-k所造成的延遲。
圖8為反相器620-k或反相器630-k的電路圖。反相器包含串接的PMOS Mp及NMOS Mn。訊號Vin為低電壓準位（例如參考電壓Vref2）時，PMOS Mp導通且NMOS Mn不導通，輸出訊號Vout為高電壓準位（例如參考電壓Vref1）。訊號Vin為高電壓準位（例如參考電壓Vref1）時，PMOS Mp不導通且NMOS Mn導通，輸出訊號Vout為低電壓準位（例如參考電壓Vref2）。反相器620-k的PMOS Mp具有第一長寬比（aspect ratio）(W/L)1 ，NMOS Mn具有第二長寬比(W/L)2 ；反相器630-k的PMOS Mp具有第三長寬比(W/L)1 ，NMOS Mn具有第四長寬比(W/L)2 。反相器620-k及反相器630-k可以根據以下的設計方案來實現圖7的波形圖：(1) (W/L)1 ＞ (W/L)2 ；及/或(2) (W/L)3 ＜ (W/L)4 。
在方案(1)中，(W/L)3 可以等於(W/L)4 。因為反相器620-k的PMOS Mp的驅動能力或導通能力大於反相器620-k的NMOS Mn，所以反相器620-k具有較高的轉態點（crossing point）。圖9顯示反相器之轉態點。圖9左邊的圖對應於反相器620-k（(W/L)1 ＞ (W/L)2 ），而右邊的圖則對應於反相器630-k（(W/L)3 ≈ (W/L)4 ），轉態點CP1高於轉態點CP2。換言之，在方案(1)中，反相器620-k的轉態點高於反相器630-k的轉態點，使得子控制訊號Gpk的上升緣領先子控制訊號Gnk的上升緣，且子控制訊號Gnk的下降緣領先子控制訊號Gpk的下降緣。
在方案(2)中，(W/L)1 可以等於(W/L)2 。因為反相器630-k的NMOS Mn的驅動能力或導通能力大於反相器630-k的PMOS Mp，所以反相器630-k具有較低的轉態點。換言之，在方案(2)中，反相器630-k的轉態點低於反相器620-k的轉態點，使得子控制訊號Gnk的上升緣落後子控制訊號Gpk的上升緣，且子控制訊號Gpk的下降緣落後子控制訊號Gnk的下降緣。
同時實作方案(1)及方案(2)可以更容易實現圖7的波形圖。
圖10為本發明之子控制電路之另一實施例的電路圖。子控制電路705-k包含記憶體712-k、記憶體714-k、緩衝器722-k、緩衝器724-k以及延遲電路730-k。記憶體712-k及記憶體714-k耦接比較器420，用來儲存比較器420的輸出值（位元Dk+1）。緩衝器722-k耦接於記憶體712-k與驅動電路515-k的PMOS Mp之間，緩衝器724-k耦接於記憶體714-k與驅動電路515-k的NMOS Mn之間。記憶體712-k及記憶體714-k分別根據重置訊號Rstp及重置訊號Rstn重置。延遲電路730-k根據重置訊號Rst產生重置訊號Rstp及重置訊號Rstn。
緩衝器722-k及緩衝器724-k分別根據記憶體712-k及記憶體714-k的儲存值（即位元Dk+1）產生子控制訊號Gpk及子控制訊號Gnk。緩衝器722-k包含一個反相器或多個串接的反相器，緩衝器724-k亦包含一個反相器或多個串接的反相器。在本實施例中，緩衝器724-k所造成或產生的延遲大於緩衝器722-k所造成或產生的延遲。緩衝器722-k及緩衝器724-k的延遲可以藉由改變反相器的個數做調整。換言之，在本實施例中，緩衝器724-k的反相器的個數大於緩衝器722-k的反相器的個數。緩衝器722-k的反相器的個數與緩衝器724-k的反相器的個數同為偶數或奇數。藉由調整緩衝器722-k的反相器的個數及緩衝器724-k的反相器的個數，本實施例即可實現子控制訊號Gpk的上升緣領先子控制訊號Gnk的上升緣。
延遲電路730-k使重置訊號Rstn領先重置訊號Rstp，因此記憶體714-k比記憶體712-k更早被重置，以實現子控制訊號Gnk的下降緣領先子控制訊號Gpk的下降緣。如果重置訊號Rstn領先重置訊號Rstp時間長度T，則時間長度T應大於緩衝器724-k的延遲與緩衝器722-k的延遲的差值。延遲電路730-k可以由多個串接的反相器實作。
前述的記憶體610-k、712-k、714-k可以是是鎖存器（latch）、正反器（例如D型正反器）、暫存器或具有資料儲存功能的電路。
由於本技術領域具有通常知識者可藉由本案之裝置發明的揭露內容來瞭解本案之方法發明的實施細節與變化，因此，為避免贅文，在不影響該方法發明之揭露要求及可實施性的前提下，重複之說明在此予以節略。請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
110、410:切換電容式DAC120、420:比較器130、430:連續逼近暫存器140、440:控制電路CLK:時脈G、Gp、Gn控制訊號Gk、Gpk、Gnk:子控制訊號SW1~SWn、SW1'~SWn'、SWk、SWip、SWin:開關310-k、610-k、712-k、714-k:記憶體320-k、722-k、724-k:緩衝器Mp:P型金氧半場效電晶體Mn:N型金氧半場效電晶體400:SAR ADCRst、Rstp、Rstn:重置訊號515、515-k、515-k':驅動電路Ck、Ck':電容605-k、705-k:子控制電路620-k、630-k:反相器730-k:延遲電路
［圖1］為習知SAR ADC的功能方塊圖； ［圖2］顯示切換電容式DAC的內部電路； ［圖3］顯示子控制電路與開關的連結關係； ［圖4］為本發明SAR ADC的功能方塊圖； ［圖5］顯示切換電容式DAC的內部電路； ［圖6］顯示本發明一實施例之子控制電路與驅動電路的連結關係； ［圖7］為子控制訊號Gpk及子控制訊號Gnk的波形圖； ［圖8］為反相器的電路圖； ［圖9］顯示反相器之轉態點；以及 ［圖10］顯示本發明另一實施例之子控制電路與驅動電路的連結關係。
400:SAR ADC
410:切換電容式DAC
420:比較器
430:連續逼近暫存器
440:控制電路
CLK:時脈
Gp、Gn:控制訊號
Rst:重置訊號

Claims (7)

  1. 一種連續逼近暫存器類比數位轉換器，該連續逼近暫存器類比數位轉換器包含一比較器、一切換電容式數位類比轉換器及一控制電路，該切換電容式數位類比轉換器包含一電容及電連接該電容之一驅動電路，該驅動電路包含： 一P型金氧半場效電晶體，具有一第一閘極、一第一源極及一第一汲極，其中該第一閘極接收一第一控制訊號，該第一源極接收一第一參考電壓，以及該第一汲極電連接該切換電容式數位類比轉換器之該電容的一第一端，其中該電容的一第二端耦接該比較器之一輸入端；以及 一N型金氧半場效電晶體，具有一第二閘極、一第二源極及一第二汲極，其中該第二閘極接收一第二控制訊號，該第二源極接收一第二參考電壓，以及該第二汲極電連接該電容的該第一端； 其中該控制電路根據該比較器之一輸出值控制該電容的該第一端的一目標電壓，該控制電路藉由控制該第一控制訊號的上升緣領先該第二控制訊號的上升緣以控制該目標電壓由一高電壓準位切換至一低電壓準位，或是該控制電路藉由控制該第二控制訊號的下降緣領先該第一控制訊號的下降緣以控制該目標電壓由該低電壓準位切換至該高電壓準位。
  2. 如申請專利範圍第1項所述之連續逼近暫存器類比數位轉換器，其中該P型金氧半場效電晶體係一第一P型金氧半場效電晶體，該N型金氧半場效電晶體係一第一N型金氧半場效電晶體，該控制電路包含： 一記憶體，用來儲存該比較器之該輸出值； 一第一反相器，耦接於該記憶體與該第一P型金氧半場效電晶體之間，用來產生該第一控制訊號，包含： 一第二P型金氧半場效電晶體，具有一第一長寬比；以及 一第二N型金氧半場效電晶體，具有一第二長寬比；以及 一第二反相器，耦接於該記憶體與該第一N型金氧半場效電晶體之間，用來產生該第二控制訊號，包含： 一第三P型金氧半場效電晶體，具有一第三長寬比；以及 一第三N型金氧半場效電晶體，具有一第四長寬比； 其中該第一長寬比大於該第二長寬比及/或該第三長寬比小於該第四長寬比。
  3. 如申請專利範圍第1項所述之連續逼近暫存器類比數位轉換器，其中該控制電路包含： 一第一記憶體，耦接該比較器，用來儲存該比較器之該輸出值； 一第二記憶體，耦接該比較器，用來儲存該比較器之該輸出值； 一第一緩衝器，耦接於該第一記憶體與該P型金氧半場效電晶體之間，用來提高該第一控制訊號的驅動能力及產生一第一延遲；以及 一第二緩衝器，耦接於該第二記憶體與該N型金氧半場效電晶體之間，用來提高該第二控制訊號的驅動能力及產生一第二延遲； 其中該第二延遲大於該第一延遲。
  4. 如申請專利範圍第3項所述之連續逼近暫存器類比數位轉換器，其中該連續逼近暫存器類比數位轉換器係產生一數位碼，該控制電路更包含： 一延遲電路，耦接該第一記憶體及該第二記憶體，用來根據一記憶體重置訊號產生一第一記憶體重置訊號及一第二記憶體重置訊號； 其中該連續逼近暫存器類比數位轉換器於產生該數位碼後產生該記憶體重置訊號，該第一記憶體重置訊號用來重置該第一記憶體，該第二記憶體重置訊號用來重置該第二記憶體，且該第二記憶體重置訊號領先該第一記憶體重置訊號。
  5. 一種連續逼近暫存器類比數位轉換器的控制電路，該連續逼近暫存器類比數位轉換器包含一比較器及一切換電容式數位類比轉換器，該切換電容式數位類比轉換器包含一電容及電連接該電容之一驅動電路，該驅動電路包含一第一P型金氧半場效電晶體及一第一N型金氧半場效電晶體，且該第一P型金氧半場效電晶體的閘極與該第一N型金氧半場效電晶體的閘極不電連接，該控制電路包含： 一記憶體，用來儲存該比較器之一輸出值； 一第一反相器，耦接於該記憶體與該第一P型金氧半場效電晶體之間，用來產生控制該第一P型金氧半場效電晶體之一第一控制訊號，包含： 一第二P型金氧半場效電晶體，具有一第一長寬比；以及 一第二N型金氧半場效電晶體，具有一第二長寬比；以及 一第二反相器，耦接於該記憶體與該第一N型金氧半場效電晶體之間，用來產生控制該第一N型金氧半場效電晶體之一第二控制訊號，包含： 一第三P型金氧半場效電晶體，具有一第三長寬比；以及 一第三N型金氧半場效電晶體，具有一第四長寬比； 其中該第一長寬比大於該第二長寬比及/或該第三長寬比小於該第四長寬比。
  6. 一種連續逼近暫存器類比數位轉換器的控制電路，該連續逼近暫存器類比數位轉換器包含一比較器及一切換電容式數位類比轉換器，該切換電容式數位類比轉換器包含一電容及電連接該電容之一驅動電路，該驅動電路包含一P型金氧半場效電晶體及一N型金氧半場效電晶體，且該P型金氧半場效電晶體的閘極與該N型金氧半場效電晶體的閘極不電連接，該控制電路包含： 一第一記憶體，耦接該比較器，用來儲存該比較器之一輸出值； 一第二記憶體，耦接該比較器，用來儲存該比較器之該輸出值； 一第一緩衝器，耦接於該第一記憶體與該P型金氧半場效電晶體之間並具有一第一延遲，用來產生一第一控制訊號；以及 一第二緩衝器，耦接於該第二記憶體與該N型金氧半場效電晶體之間並具有一第二延遲，用來產生一第二控制訊號； 其中該P型金氧半場效電晶體受該第一控制訊號控制，該N型金氧半場效電晶體受該第二控制訊號控制，且該第二延遲大於該第一延遲。
  7. 如申請專利範圍第6項所述之控制電路，其中該連續逼近暫存器類比數位轉換器係產生一數位碼，該控制電路更包含： 一延遲電路，耦接該第一記憶體及該第二記憶體，用來根據一記憶體重置訊號產生一第一記憶體重置訊號及一第二記憶體重置訊號； 其中該連續逼近暫存器類比數位轉換器於產生該數位碼後產生該記憶體重置訊號，該第一記憶體重置訊號用來重置該第一記憶體，該第二記憶體重置訊號用來重置該第二記憶體，且該第二記憶體重置訊號領先該第一記憶體重置訊號。
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